CN102117765A - 具有掩埋栅的半导体器件及其制造方法 - Google Patents

具有掩埋栅的半导体器件及其制造方法 Download PDF

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Abstract

一种半导体器件的制造方法，包括以下步骤：在衬底之上形成连接插塞；通过刻蚀所述连接插塞之间的衬底来形成沟槽；形成掩埋栅，以部分地填充所述沟槽；形成间隙填充层，以将所述掩埋栅的上侧面间隙填充；形成所述连接插塞的突出部分；以及修整所述连接插塞的突出部分。

Description

具有掩埋栅的半导体器件及其制造方法
相关申请的交叉引用
本申请要求2009年12月30日提交的韩国专利申请No.10-2009-0134849的优先权，本文通过全面引用包含该申请的全部内容。
技术领域
本发明的示例性实施方式涉及半导体器件的制造方法，更具体而言，涉及具有掩埋栅的半导体器件及其制造方法。
背景技术
在亚60纳米(nm)的DRAM工艺中，为了提高在一个单元内晶体管的集成度、简化工艺和改善诸如泄漏特性的器件特性，可以优选地形成掩埋栅。
掩埋栅的制造方法是通过形成沟槽并将栅掩埋于所述沟槽中来进行的。因此，可以将位线与栅之间的干扰最小化，并可以减少要层叠的膜的数量。此外，可以降低单元的电容量，从而改善刷新性能。
通常，在单元区中形成掩埋栅之后，可以执行密封工艺以使用间隙填充层密封所述掩埋栅的上侧面。可以执行栅氧化工艺和栅导电层形成工艺，以通过仅暴露外围电路区来形成外围电路区的晶体管。可以执行接触刻蚀工艺和位线(BL)工艺，以通过暴露单元区来形成位线接触孔。
但是，在这一方法中，由于在单元区中存储节点接触孔是在形成位线之后形成的，因此难以得到用于形成存储节点接触孔的暴露的接触面积。此外，由于暴露的接触面积狭窄，因此会增加存储节点接触与衬底之间的界面电阻。
具体而言，当执行基于6F2设计规则的所述工艺时，要形成位线接触孔的有源区在理想情况下应该被位线完全覆盖。因此，当位线的面积增加时，会使得用于形成存储节点接触孔的暴露的接触余量进一步缩小。
为了提高存储节点接触孔的工艺余量，可以在形成位线之前形成存储节点接触孔和存储节点接触。为了防止位线与存储节点接触之间发生桥接，理想情况下应该尽量大地形成所述位线。但是在这种情况下，降低了存储节点接触的面积，从而导致了接触电阻的增加。
发明内容
本发明的示例性实施方式涉及可以防止存储节点接触与位线之间发生桥接的半导体器件及其制造方法。
根据本发明的一个示例性实施方式，半导体器件的制造方法包括以下步骤：在衬底之上形成连接插塞(landing plug)；通过刻蚀所述连接插塞之间的衬底形成沟槽；形成掩埋栅，以部分地填充所述沟槽；形成间隙填充层，以将所述掩埋栅的上侧面间隙填充；形成所述连接插塞的突出部分；以及对所述连接插塞的突出部分进行修整。
根据本发明的另一个示例性实施方式，半导体器件的制造方法包括以下步骤：在衬底之上形成连接插塞；通过刻蚀所述连接插塞之间的衬底形成沟槽；形成掩埋栅，以部分地填充所述沟槽；形成第一间隙填充层，以将所述掩埋栅的上侧面间隙填充；形成所述连接插塞的突出部分；对所述连接插塞的突出部分进行修整；在包括修整后的连接插塞的整个表面之上形成间隔电介质层；在所述间隔电介质层之上形成第二间隙填充层；以及将所述第二间隙填充层和间隔电介质层平坦化，以暴露出修整后的连接插塞的表面。
根据本发明的另一个示例性实施方式，半导体器件包括：衬底，在所述衬底中设置有沟槽；部分地填充所述沟槽的掩埋栅；设置在所述掩埋栅上并且从所述衬底上突出的间隙填充层；以及具有掩埋部分和突出部分的连接插塞，所述掩埋部分设置在间隙填充层之间的衬底上，所述突出部分设置在掩埋部分上。
附图说明
图1是根据本发明的一个示例性实施方式的半导体器件的平面图。
图2A至图2N是描述根据本发明的另一个示例性实施方式的制造半导体器件的方法的截面图。
图3A是掩埋栅和连接插塞的平面图。
图3B是包括位线的掩埋栅和连接插塞的平面图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施方式。但是，本发明可以以不同形式实施，不应解释为限于本文提出的实施方式。更确切地说，提供这些实施方式是为了彻底和完整的公开，并向本领域技术人员充分传达本发明的范围。在本说明书中，相似的附图标记在本发明的不同附图和实施方案中表示相似的部分。
附图并非按比例绘制，并且在某些情况下，为清楚表述实施方式的特征，可能将比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示所述第一层直接形成在所述第二层或所述衬底上的情况，还表示在所述第一层与所述第二层或所述衬底之间存在第三层的情况。
图1是根据本发明的一个示例性实施方式的半导体器件的平面图。
参见图1，可以在有源区25A中形成掩埋栅28A。可以在有源区25A上形成连接插塞(landing plug)32。每个连接插塞32具有掩埋部分22D和突出部分22C。可以在掩埋栅28A之间的有源区25A上形成连接插塞32。连接插塞32可以包括要在其中形成位线接触的连接插塞和要在其中形成存储节点接触的连接插塞。可以在与掩埋栅28A交叉的方向上形成位线37。
参见图1，突出部分22C具有比掩埋部分22D小的面积。因此，突出部分22C之间的空间S2相对较大。
如上所述，由于突出部分22C之间的空间S2大，因此可以使位线接触孔与存储节点接触孔之间的桥接最小化。据此，可以改善位线接触孔和存储节点接触孔工艺的工艺余量。
图2A至图2N是描述根据本发明的另一个示例性实施方式的制造半导体器件的方法的截面图，是沿图1的线A-A’截取的。
参见图2A，可以在衬底21上形成第一导电层22。第一导电层22的厚度可以为第一导电层22可以包括多晶硅。
参见图2B，可以执行浅槽隔离(STI)工艺以隔离器件。在STI工艺中，可以通过使用光致抗蚀剂图案(未图示)刻蚀第一导电层22来形成第一导电图案22A。然后可以使用第一导电图案22A作为刻蚀阻挡层来刻蚀衬底21。据此，可以在衬底21A上形成具有恒定深度的第一沟槽23。第一沟槽23限定有源区25。
参见图2C，可以形成诸如旋涂电介质(SOD)的电介质层以将第一沟槽23间隙填充。然后可以执行诸如化学机械抛光(CMP)工艺的平坦化工艺，以形成将第一沟槽23间隙填充的器件隔离层24。
参见图2D，可以执行用于掩埋栅工艺的掩模和刻蚀工艺。例如，可以通过使用光致抗刻蚀图案(未图示)刻蚀第一导电图案22A来形成多个连接插塞22B。然后可以刻蚀各个连接插塞22B之间的衬底21。据此，可以在衬底21A中形成具有预定深度的第二沟槽26。可以通过同时刻蚀有源区25和器件隔离层24来形成第二沟槽26。在形成第二沟槽26之后，有源区用附图标记25A表示。在形成光致抗刻蚀图案之前，可以在包括连接插塞22B的整个表面上形成掩埋栅硬掩模层。掩埋栅硬掩模层可以包括氮化物层。掩埋栅硬掩模层可以用作形成第二沟槽26的刻蚀阻挡层。
可以以与器件隔离层24对准的方式形成连接插塞22B。这称为自对准连接插塞工艺。当执行自对准连接插塞工艺时，连接插塞22B的高度可以为
Figure BSA00000211316000041
或更高。
然后，参见图2E，可以在第二沟槽26的表面上形成栅绝缘层27。
然后，可以在包括栅绝缘层27的整个表面上形成第二导电层28以将第二沟槽26间隙填充。第二导电层28可以包括氮化钛层(TiN)、氮化钽层(TaN)或钨层(W)。
参见图2F，可以通过CMP工艺等来使第二导电层28平坦化，以便暴露出连接插塞22B的表面。然后可以执行回蚀工艺形成掩埋栅28A，从而部分填充第二沟槽26。
参见图2G，可以形成第一间隙填充层29以将掩埋栅28A的上侧面间隙填充。第一间隙填充层29可以包括氧化物层、氮化物层或由氧化物层和氮化物层构成的多层结构。例如，可以薄薄地涂覆氮化物层，并且可以形成诸如SOD的氧化物层以将掩埋栅28A的上侧面间隙填充。
然后可以将第一间隙填充层29平坦化，以暴露出连接插塞22B的表面。
然后，参见图2H，可以使第一间隙填充层29和器件隔离层24凹陷至预定深度。据此，可以在各个连接插塞22B之间形成第一凹陷30。在形成第一凹陷30之后，保留第一间隙填充层29A和器件隔离层24A。连接插塞22B可以部分地从第一凹陷30突出。例如，连接插塞22B可以从第一凹陷30突出
Figure BSA00000211316000042
或更多。
然后，参见图2I，可以进行修整工艺。修整工艺选择性地去除连接插塞22B的突出部分的一部分。据此，将连接插塞22B形成为连接插塞32。所述修整工艺可以将连接插塞22B的侧部去除或更多。通过修整工艺形成的每个连接插塞32可以包括突出部分22C和掩埋部分22D。然后可以在各个突出部分22C之间形成第二凹陷31。可以使用各向同性刻蚀工艺来形成连接插塞32。突出部分22C可以具有利用各向同性刻蚀工艺沿侧向刻蚀的结构。掩埋部分22D具有掩埋在第一间隙填充层29A之间的结构。每个连接插塞32的上表面的面积被减小为突出部分22C。由于掩埋部分22D保持最初的面积，因此可以保持掩埋部分22D与衬底21A之间的接触面积。
根据上述的示例性实施方式，每个连接插塞32的突出部分22C和掩埋部分22D可以具有不同的面积。由于与有源区25A接触的掩埋部分22D的面积相对较大，因此可以恒定地保持与有源区25A之间的接触电阻。另一方面，由于突出部分22C具有相对较小的面积，因此突出部分22C可以增加连接插塞32与要在后续工艺中形成的位线接触孔或存储节点接触孔之间的开放面积。
连接插塞32包括要与位线接触连接的连接插塞和要与存储节点接触连接的连接插塞。因此，要与位线接触连接的连接插塞32可以在有源区25A的中心形成，而要与存储节点接触连接的连接插塞32可以在有源区25A的中心的两侧形成。据此，要与位线接触连接的连接插塞32可以具有与要于存储节点接触连接的连接插塞32相同的形状。
然后，参见图2J，可以在包括连接插塞32的整个表面上形成间隔电介质层33，然后在间隔电介质层33上形成第二间隙填充层34以将连接插塞32之间的空间间隙填充。间隔电介质层33可以包括氮化物层。间隔电介质层33的厚度可以为或更大。第二间隙填充层34可以包括氧化物层，诸如SOD。
然后，参见图2K，可以执行平坦化工艺直至暴露出连接插塞32的突出部分的表面为止。在平坦化工艺期间，第二间隙填充层34和间隔电介质层33也可以被平坦化。据此，间隔件33A和第二间隙填充层34A保留在连接插塞32之间。间隔件33A用于在后续的位线接触工艺或存储节点接触工艺期间防止接触之间发生桥接。此外，间隔件33A防止后续工艺对连接插塞32造成损伤。
参见图2L，然后可以在整个表面上形成第一层间电介质层35。在形成第一层间电介质层35之前，可以形成刻蚀停止层。例如可以使用氮化物层形成厚度为或更大的刻蚀停止层。
然后，可以刻蚀第一层间电介质层35以形成位线接触孔，所述位线接触孔暴露出连接插塞32中的一个。然后可以形成位线37以使位线37通过位线接触孔36与暴露出的连接插塞32连接。暴露出的连接插塞32对应于在掩埋栅28A之间的有源区25A的中心上形成的连接插塞，如图2L所示。可以在与掩埋栅28A交叉的方向上形成位线37。位线37的掩埋于位线接触孔36中的部分成为位线接触。
参见图2M，然后可以在包括位线37的整个表面上形成第二层间电介质层38，然后可以形成存储节点接触孔39以暴露出连接插塞32中的一个。暴露出的连接插塞32对应于在有源区25A的中心两侧形成的连接插塞，如图2M所示。
然后，参见图2N，可以形成存储接触40以填充存储节点接触孔39。
由于可以利用突出部分22C来增加连接插塞32之间的空间S2，因此可以改善用于防止位线37和存储节点接触40之间发生桥接的工艺余量。
形成有存储节点接触40的半导体器件包括：衬底21A，在衬底21A中形成有沟槽26；部分填充沟槽26的掩埋栅28A；第一间隙填充层29A，可以形成在掩埋栅28A上并从衬底21A的表面突出；以及连接插塞32，每个连接插塞32具有在第一间隙填充层29A之间的衬底21A上形成的掩埋部分22D和在掩埋部分22D上形成的突出部分22C。突出部分22C可以具有比掩埋部分22D小的面积。连接插塞32可以包括多晶硅层。半导体器件可以包括在连接插塞32上形成的位线接触或存储节点接触40。位线接触是位线37的掩埋于位线接触孔36中的部分。
图3A是掩埋栅和连接插塞的平面图。图3B是包括位线的掩埋栅和连接插塞的平面图。
参见图3A和图3B，可以在有源区25A上形成掩埋栅28A，并且可以在有源区25A上形成连接插塞32。连接插塞32不与掩埋栅28A重叠。每个连接插塞32具有突出部分22C和掩埋部分22D。位线37可以与掩埋栅28A以直角相交叉。位线37的一部分可以掩埋于位线接触孔36中并与连接插塞32中的一个连接，并且可以在其他的连接插塞32上形成存储节点接触孔39。
根据本发明的上述示例性实施方式，可以通过修整工艺来形成具有小面积的突出部分22C的连接插塞32。因此，可以使位线接触孔36与存储节点接触孔39之间的桥接最小化。据此，可以改善位线接触孔36和存储节点接触孔39的工艺余量。此外，由于形成了具有相对小面积的突出部分22C的连接插塞32，因此可以增加位线接触孔36与连接插塞32之间的开放面积或存储节点接触孔39与连接插塞32之间的开放面积。
此外，存储节点接触孔39和存储节点接触40在形成位线37之后形成。位线37和存储节点接触40都形成在单元区中。
根据本发明的另一个示例性实施方式，可以在形成位线的同时形成外围电路区的栅。
根据本发明的又一个示例性实施方式，可以在形成外围电路区的栅之后形成层间电介质层。然后，可以形成存储节点接触，并且可以利用镶嵌工艺形成位线。
在形成位线接触孔或存储节点接触孔时，可以利用刻蚀停止层来使工艺停止，并可以执行附加刻蚀工艺以形成接触孔。所述附加刻蚀工艺促进氮化物层的刻蚀。据此，可以部分地去除用作间隔件33A的氮化物层以增加位线接触孔与连接插塞之间的开放面积或存储节点接触孔与连接插塞之间的开放面积。此外，可以防止有源区的损失。
在本发明的上述实施方式中，首先形成连接插塞22B，然后形成掩埋栅28A。据此，可以改善位线接触孔36和存储节点接触孔39的开放余量，并可以降低与有源区25A之间的接触电阻。
根据本发明的示例性实施方式，由于可以通过修整工艺形成具有小面积的突出部分和大面积的掩埋部分的连接插塞，因此可以防止位线接触孔与存储节点接触孔之间发生桥接。据此，可以改善位线接触孔和存储节点接触孔的工艺余量。此外，由于可以通过具有大的面积的掩埋部分来改善所述连接插塞和有源区之间的接触面积，因此可以保持接触电阻一致。
虽然根据具体实施例描述了本发明，但对于本领域技术人员来说明显的是，在不脱离所附的权利要求所限定的本发明的精神和范围的前提下，可以进行各种变化和修改。

Claims (17)

1.一种半导体器件的制造方法，包括以下步骤：
在衬底之上形成多个连接插塞；
通过刻蚀所述多个连接插塞之间的衬底来形成沟槽；
形成掩埋栅，以部分地填充所述沟槽；
形成间隙填充层，以将所述掩埋栅的上侧面间隙填充；
形成所述多个连接插塞的突出部分；以及
修整所述多个连接插塞的突出部分。
2.如权利要求1所述的方法，还包括以下步骤：形成接触孔，以暴露出修整后的所述多个连接插塞中相应的一个连接插塞。
3.如权利要求2所述的方法，其中，所述形成接触孔的步骤包括形成位线接触孔和存储节点接触孔。
4.如权利要求1所述的方法，其中，所述修整所述多个连接插塞的突出部分的步骤包括执行各向同性刻蚀工艺。
5.如权利要求1所述的方法，其中，所述形成多个连接插塞的步骤包括形成多晶硅层。
6.如权利要求1所述的方法，其中，形成所述多个连接插塞的突出部分的步骤包括使所述间隙填充层凹陷。
7.一种半导体器件的制造方法，包括以下步骤：
在衬底之上形成多个连接插塞；
通过刻蚀所述多个连接插塞之间的衬底来形成沟槽；
形成掩埋栅，以部分填充所述沟槽；
形成第一间隙填充层，以将所述掩埋栅的上侧面间隙填充；
形成所述多个连接插塞的突出部分；
修整所述多个连接插塞的突出部分；
在修整后的所述多个连接插塞的整个表面之上形成间隔电介质层；
在所述间隔电介质层之上形成第二间隙填充层；以及
将所述第二间隙填充层和间隔电介质层平坦化，以暴露出修整后的所述多个连接插塞的表面。
8.如权利要求7所述的方法，还包括以下步骤：在将所述第二间隙填充层和间隔电介质层平坦化之后，形成接触孔，以暴露出修整后的所述多个连接插塞中相应的一个连接插塞。
9.如权利要求8所述的方法，其中，所述形成接触孔的步骤包括形成位线接触孔和存储节点接触孔。
10.如权利要求7所述的方法，其中，所述修整所述多个连接插塞的突出部分的步骤包括执行各向同性刻蚀工艺。
11.如权利要求7所述的方法，其中，所述形成多个连接插塞的步骤包括形成多晶硅层。
12.如权利要求7所述的方法，其中，所述形成所述多个连接插塞的突出部分的步骤包括使所述第一间隙填充层凹陷。
13.一种半导体器件，包括：
衬底，在所述衬底设置有沟槽；
部分地填充所述沟槽的掩埋栅；
设置在所述掩埋栅上并从所述衬底的表面突出的间隙填充层；和
具有掩埋部分和突出部分的连接插塞，所述掩埋部分设置在所述间隙填充层之间的衬底之上，所述突出部分设置在所述掩埋部分上。
14.如权利要求13所述的半导体器件，其中，所述突出部分具有比所述掩埋部分小的面积。
15.如权利要求13所述的半导体器件，其中，所述连接插塞包括多晶硅层。
16.如权利要求13所述的半导体器件，还包括设置于所述连接插塞上的接触。
17.如权利要求16所述的半导体器件，其中，所述接触包括位线接触和存储节点接触。
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