KR20110001722A - 매립게이트를 구비한 반도체장치의 비트라인콘택홀 형성 방법 - Google Patents
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Abstract
본 발명은 홀 형태로 패터닝된 비트라인콘택마스크(BLC MASK)를 사용함에 따른 임계치수 균일도(CD uniformity) 불량에 의한 낫오픈(not open)을 방지할 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 기판에 제1사선방향으로 배열되는 복수의 활성영역을 정의하는 단계; 상기 기판 상에 패드막과 층간절연막을 형성하는 단계; 상기 층간절연막과 패드막을 식각하여 트렌치예정영역을 노출시키는 단계; 상기 트렌치예정영역의 노출된 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 상기 매립게이트 상부를 갭필하는 실링막을 형성하는 단계; 상기 실링막이 형성된 구조 상에 제2사선방향의 라인형태로 패터닝된 비트라인콘택마스크를 형성하는 단계; 및 상기 실링막과 층간절연막간의 선택비를 이용한 자기정렬콘택식각방식으로 상기 층간절연막을 식각하여 비트라인콘택홀을 형성하는 단계를 포함하고, 상술한 본 발명은 사선방향의 라인형태로 패터닝된 비트라인콘택마스크를 이용하되 층간절연막과 실링막간의 선택비를 이용한 자기정렬콘택 식각 공정을 적용하므로써 비트라인콘택홀의 임계치수 균일도를 확보할 수 있는 효과가 있다
매립게이트, 비트라인콘택홀, 비트라인콘택마스크, 사선방향, 임계치수
Description
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 매립게이트를 구비한 반도체장치의 비트라인콘택홀 형성 방법에 관한 것이다.
60nm 이하의 DRAM 공정에서 셀에서의 트랜지스터의 집적도를 증가시키고 공정 단순화 및 누설 특성과 같은 소자 특성을 향상시키기 위해 매립게이트(Buried Gate)를 형성하는 것이 필수적이다.
매립게이트 제조 방법은 트렌치(Trench)를 형성하고 트렌치 내부에 게이트를 매립하는 방식으로 진행하므로써 비트라인과 게이트간의 간섭을 최소화하고 적층되는 막(Film Stack)의 수를 감소시킬 수 있으며, 또한 전체 셀의 캐패시턴스(Capacitance)를 감소시켜 리프레시(Refresh) 특성을 향상시킬 수 있는 장점이 있다.
도 1은 종래기술에 따른 반도체장치의 평면도로서, 일정간격을 갖고 복수의 활성영역(13)이 형성되고, 활성영역과 교차하는 방향으로 매립게이트(17)가 배열되어 있다. 매립게이트 사이의 활성영역(13)을 오픈시키는 콘택홀(21)이 형성되어 있다.
도 2a 내지 도 2c는 도 1의 A-A'선에 따른 반도체장치의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 기판(11)에 소자분리막(12)을 형성하여 활성영역(13)을 정의한다.
이어서, 패드산화막(14)과 패드질화막(15)을 적층한 후에 매립게이트마스크(도시 생략) 및 식각을 통해 기판(11)을 식각하여 트렌치(16)를 형성한다.
도 2b에 도시된 바와 같이, 게이트절연막(도시 생략)을 형성한 후, 게이트절연막 상에 트렌치를 일부 매립하는 매립게이트(17)를 형성한다.
이어서, 매립게이트(17) 상부를 실링하는 실링막(18)을 형성한다.
도 2c에 도시된 바와 같이, 실링막(18)을 포함한 기판(11)의 전면에 층간절연막(19)을 형성한 후, 홀형태(Hole type)로 패터닝된 비트라인콘택마스크(20)를 이용하여 층간절연막(19), 패드질화막(15) 및 패드산화막(14)을 식각하여 활성영역(13)을 오픈시키는 비트라인콘택홀(21)을 형성한다.
상술한 종래기술은 비트라인콘택홀(21)을 형성하기 위해 홀 형태로 패터닝된 비트라인콘택마스크(BLC MASK, 20)를 사용함에 따라, 노광 마진 부족에 의한 임계치수 균일도(CD uniformity) 불량에 의한 낫오픈(not open)이 발생하여 반도체 장치의 신뢰성이 저하된다.
도 3은 종래기술에 따른 비트라인콘택홀의 낫오픈을 촬영한 사진으로서, 주변의 나머지 비트라인콘택홀에 비해 크기가 작은 비트라인콘택홀이 발생하고, 심한 경우에는 오픈되지 않는 비트라인콘택홀이 형성되는 문제가 있다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 홀 형태로 패터닝된 비트라인콘택마스크(BLC MASK)를 사용함에 따른 임계치수 균일도(CD uniformity) 불량에 의한 낫오픈(not open)을 방지할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 기판 상에 패드막과 층간절연막을 형성하는 단계; 상기 층간절연막과 패드막을 식각하여 트렌치예정영역을 노출시키는 단계; 상기 트렌치예정영역의 노출된 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 상기 매립게이트 상부를 갭필하는 실링막을 형성하는 단계; 및 상기 실링막과 층간절연막간의 선택비를 이용한 자기정렬콘택식각방식으로 상기 층간절연막을 식각하여 비트라인콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 비트라인콘택홀을 형성하는 단계는 상기 층간절연막과 실링막이 동시에 노출되도록 사선 방향의 라인 형태로 패터닝된 비트라인콘택마스크를 이용하여 진행하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 기판에 소자분리막을 형성하여 제1사선방향으로 배열되는 복수의 활성영역을 정의하는 단계; 상기 기판 상에 패드막 과 층간절연막을 형성하는 단계; 상기 층간절연막과 패드막을 식각하여 트렌치예정영역을 노출시키는 단계; 상기 트렌치예정영역의 노출된 기판과 소자분리막을 동시에 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 상기 매립게이트 상부를 갭필하는 실링막을 형성하는 단계; 상기 실링막이 형성된 구조 상에 제2사선방향의 라인형태로 패터닝된 비트라인콘택마스크를 형성하는 단계; 및 상기 실링막과 층간절연막간의 선택비를 이용한 자기정렬콘택식각방식으로 상기 층간절연막을 식각하여 비트라인콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 제2사선방향의 라인형태로 패터닝된 비트라인콘택마스크 형성시, 상기 층간절연막과 실링막이 동시에 노출되도록 상기 제2사선방향과 교차하는 형태를 갖도록 패터닝하는 것을 특징으로 한다.
상술한 본 발명은 비트라인콘택홀을 형성하기 위한 식각 공정시 사선방향의 라인형태로 패터닝된 비트라인콘택마스크를 이용하되 층간절연막과 실링막간의 선택비를 이용한 자기정렬콘택 식각 공정을 적용하므로써 비트라인콘택홀의 임계치수 균일도를 확보할 수 있고, 이에 따라 비트라인콘택홀의 낫오픈을 방지하여 반도체장치의 신뢰성을 향상시킬 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기 술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 매립게이트를 구비한 반도체장치 제조 공정을 도시한 평면도이고, 도 5a 내지 도 5d는 본 발명의 실시예에 따른 매립게이트를 구비한 반도체장치의 제조 방법을 도시한 공정 단면도이다. 도 5a 내지 도 5d는 최종 도면인 도 4e의 B-B' 선에 따른 공정 단면도라고 가정한다. 이하, 평면도 및 공정단면도에서는 주변영역에 대한 공정은 생략하고 셀영역에 한정하여 설명하기로 한다.
도 4a 및 도 5a에 도시된 바와 같이, 기판(31)에 소자분리막(32)을 형성하여 활성영역(33)을 정의한다. 이때, 활성영역(33)은 사선 방향으로 복수개가 배열되며, 이와 같이 활성영역(33)을 배열하므로써 6F2 또는 4F2 디자인룰의 고집적화에 적합한 반도체장치를 구현할 수 있다. 설명의 편의상 활성영역(33)은 제1사선방향으로 배열된다고 가정한다.
이어서, 패드막을 형성한다. 여기서, 패드막은 패드산화막(34)과 패드질화막(35)을 적층하여 형성하며, 패드막을 형성한 후에 층간절연막(36)을 형성한다. 여기서, 패드질화막(35)은 50Å∼300Å 두께로 형성하며, 층간절연막(36)은 LPTEOS(Low Pressure CVD Tetra Ethyl Ortho Silicate), PETEOS(Plasma Enhanced CVD Tetra Ethyl Ortho Silicate), HDP(High Density Plasma CVD oxide), USG(Undoped Silicate Glass) 등의 산화막을 포함한다.
이어서, 매립게이트마스크(도시 생략) 및 식각을 통해 층간절연막(36), 패드질화막(35) 및 패드산화막(34)을 식각하여 트렌치예정영역을 노출시킨다. 계속해서, 트렌치예정영역의 노출된 소자분리막(32)과 기판(11)을 동시에 식각하여 트렌치(37)를 형성한다. 트렌치(37)는 매립게이트가 매립될 라인 형태를 가지며, 일정 간격을 갖는 2개의 트렌치(37)가 활성영역(33) 상부를 가로지른다. 도 4a에서는 트렌치(37)가 활성영역(33)과 소자분리막(32)을 동시에 가로지르는 형태를 가지나, 설명의 편의상 도 5a에서는 소자분리막(32)에 형성된 트렌치만 도시하기로 한다.
도 4b 및 도 5b에 도시된 바와 같이, 게이트절연막(도시 생략)을 형성한 후, 게이트절연막 상에 트렌치를 일부 매립하는 매립게이트(38)를 형성한다.
매립게이트(38)를 형성하는 방법은 트렌치(37)를 매립하도록 티타늄질화막(TiN)과 텅스텐막(W)을 적층한다. 티타늄질화막(TiN)은 하부구조의 프로파일을 따라 얇게 증착하고, 텅스텐막(W)은 티타늄질화막(TiN) 상에서 트렌치를 완전히 갭필하는 두께로 증착한다. 이어서, 층간절연막(36) 표면이 드러날때까지 화학적기계적연마(Chemical Mechanical Polishing; CMP) 등의 평탄화공정을 진행한 이후에, 에치백(Etchback) 공정을 진행한다. 이에 따라, 트렌치(37)의 일부를 매립하는 형태의 매립게이트(38)가 완성되며 매립게이트(38)는 티타늄질화막과 텅스텐막의 이중 구조가 된다. 다른 실시예에서, 매립게이트(38)는 티타늄질화막을 단독으로 형성할 수도 있다.
도 4c 및 도 5c에 도시된 바와 같이, 매립게이트(38) 상부를 실링하는 실링막(39)을 형성한다. 여기서, 실링막(39)은 산화막, 질화막 또는 질화막과 산화막의 적층구조 중에서 선택될 수 있다. 바람직하게는 질화막을 얇게 실링한 후에 SOD(Spin On Dielectric) 등의 산화막을 갭필하여 형성할 수 있다.
이어서, 층간절연막(36)의 표면이 드러나도록 실링막(39)을 평탄화한다.
이와 같이 실링막(39)을 형성한 후의 평면도인 도 4c를 다시 참조하면, 실링막(39)은 매립게이트(38)의 상부를 덮는 라인패턴이 된다. 결국, 평면상으로 볼 때, 층간절연막(36) 사이에 라인 형태의 실링막(39)이 배열되는 평면 구조가 된다.
도 4d에 도시된 바와 같이, 실링막(39)이 형성된 전체 구조 상에 감광막을 도포한 후 노광 및 현상으로 패터닝하여 비트라인콘택마스크(40)를 형성한다. 여기서, 비트라인콘택마스크(40)는 라인 형태(Line type)로 패터닝되며, 바람직하게는 사선방향의 라인형태로 패터닝된다. 활성영역(33)이 제1사선방향으로 배열되는데 반해, 비트라인콘택마스크(40)는 활성영역(33)과 교차하는 제2사선방향으로 배열된다. 이에 따라, 비트라인콘택마스크(40)의 라인형태에 의해 그 아래에는 층간절연막(36)과 실링막(39)이 동시에 노출된다.
이어서, 도 4e 및 도 5d에 도시된 바와 같이, 비트라인콘택마스크(도 4d의 '40')에 의해 노출되어 있는 층간절연막(36)을 식각하여 비트라인콘택홀(41)을 형성한다.
위와 같은 비트라인콘택홀(41)을 형성하기 위한 식각 공정시, 층간절연막(36)과 실링막(39)간의 선택비, 즉 층간절연막(36)으로 사용된 산화막과 실링막(39)으로 사용된 질화막간의 선택비를 이용한 자기정렬콘택 식각(Self Aligned Contact) 공정을 적용한다. 이에 따라, 비트라인콘택홀(41)은 비트라인콘택마스크 및 실링막에 의해 층간절연막(36)만 선택적으로 식각되어 형성된다. 활성영역(33)을 노출시키기 위해 층간절연막(36)을 식각한 후에 패드질화막(35)과 패드산화막(34)을 더 식각할 수 있다. 따라서, 실링막(39)의 일부가 소모되어 도면부호 '39A'와 같이 높이가 낮아질 수 있다.
상술한 바와 같이, 본 발명은 층간절연막(36)으로 사용된 산화막과 실링막(39)으로 사용된 질화막간의 선택비를 이용한 자기정렬콘택 식각(Self Aligned Contact) 공정을 적용하므로써 비트라인콘택홀(41)의 임계치수 균일도를 확보하게 되고, 이에 따라 비트라인콘택홀(41)의 낫오픈을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 반도체장치의 평면도.
도 2a 내지 도 2c는 도 1의 A-A'선에 따른 반도체장치의 제조 방법을 도시한 공정 단면도.
도 3은 종래기술에 따른 비트라인콘택홀의 낫오픈을 촬영한 사진.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 매립게이트를 구비한 반도체장치 제조 공정을 도시한 평면도.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 매립게이트를 구비한 반도체장치의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 소자분리막
33 : 활성영역 38 : 매립게이트
39 : 실링막 40 : 비트라인콘택마스크
41 : 비트라인콘택홀
Claims (12)
- 기판 상에 패드막과 층간절연막을 형성하는 단계;상기 층간절연막과 패드막을 식각하여 트렌치예정영역을 노출시키는 단계;상기 트렌치예정영역의 노출된 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계;상기 매립게이트 상부를 갭필하는 실링막을 형성하는 단계; 및상기 실링막과 층간절연막간의 선택비를 이용한 자기정렬콘택식각방식으로 상기 층간절연막을 식각하여 비트라인콘택홀을 형성하는 단계를 포함하는 반도체장치 제조 방법.
- 제1항에 있어서,상기 비트라인콘택홀을 형성하는 단계는,상기 층간절연막과 실링막이 동시에 노출되도록 사선 방향의 라인 형태로 패터닝된 비트라인콘택마스크를 이용하여 진행하는 반도체장치 제조 방법.
- 제2항에 있어서,상기 층간절연막은 산화막을 포함하고, 상기 실링막은 질화막을 포함하는 반 도체장치 제조 방법.
- 제3항에 있어서,상기 층간절연막은 LPTEOS, PETEOS, HDP 또는 USG 중에서 선택된 어느 하나를 포함하는 반도체장치 제조 방법.
- 제1항에 있어서,상기 패드막은 패드산화막과 패드질화막의 순서로 적층하여 형성하는 반도체장치 제조 방법.
- 제1항에 있어서,상기 매립게이트는,티타늄질화막을 단독으로 사용하거나 티타늄질화막과 텅스텐막을 적층하여 형성하는 반도체장치 제조 방법.
- 기판에 소자분리막을 형성하여 제1사선방향으로 배열되는 복수의 활성영역을 정의하는 단계;상기 기판 상에 패드막과 층간절연막을 형성하는 단계;상기 층간절연막과 패드막을 식각하여 트렌치예정영역을 노출시키는 단계;상기 트렌치예정영역의 노출된 기판과 소자분리막을 동시에 식각하여 트렌치를 형성하는 단계;상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계;상기 매립게이트 상부를 갭필하는 실링막을 형성하는 단계;상기 실링막이 형성된 구조 상에 제2사선방향의 라인형태로 패터닝된 비트라인콘택마스크를 형성하는 단계; 및상기 실링막과 층간절연막간의 선택비를 이용한 자기정렬콘택식각방식으로 상기 층간절연막을 식각하여 비트라인콘택홀을 형성하는 단계를 포함하는 반도체장치 제조 방법.
- 제7항에 있어서,상기 제2사선방향의 라인형태로 패터닝된 비트라인콘택마스크 형성시,상기 층간절연막과 실링막이 동시에 노출되도록 상기 제2사선방향과 교차하는 형태를 갖도록 패터닝하는 반도체장치 제조 방법.
- 제8항에 있어서,상기 층간절연막은 산화막을 포함하고, 상기 실링막은 질화막을 포함하는 반도체장치 제조 방법.
- 제9항에 있어서,상기 층간절연막은 LPTEOS, PETEOS, HDP 또는 USG 중에서 선택된 어느 하나를 포함하는 반도체장치 제조 방법.
- 제7항에 있어서,상기 패드막은 패드산화막과 패드질화막의 순서로 적층하여 형성하는 반도체장치 제조 방법.
- 제7항에 있어서,상기 매립게이트는,티타늄질화막을 단독으로 사용하거나 티타늄질화막과 텅스텐막을 적층하여 형성하는 반도체장치 제조 방법.
Priority Applications (1)
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|---|---|---|---|
| KR1020090059383A KR20110001722A (ko) | 2009-06-30 | 2009-06-30 | 매립게이트를 구비한 반도체장치의 비트라인콘택홀 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090059383A KR20110001722A (ko) | 2009-06-30 | 2009-06-30 | 매립게이트를 구비한 반도체장치의 비트라인콘택홀 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20110001722A true KR20110001722A (ko) | 2011-01-06 |
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ID=43610252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090059383A KR20110001722A (ko) | 2009-06-30 | 2009-06-30 | 매립게이트를 구비한 반도체장치의 비트라인콘택홀 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20110001722A (ko) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8785319B2 (en) | 2012-03-28 | 2014-07-22 | Samsung Electronics Co., Ltd. | Methods for forming fine patterns of a semiconductor device |
| US9159730B2 (en) | 2012-12-05 | 2015-10-13 | Samsung Electronics Co., Ltd. | Methods for fabricating a semiconductor device |
| US9230612B2 (en) | 2012-10-18 | 2016-01-05 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of fabricating the same |
| US9754944B2 (en) | 2013-11-13 | 2017-09-05 | Samsung Electronics Co., Ltd. | Method of manufacturing semiconductor device |
| US9916979B2 (en) | 2016-04-25 | 2018-03-13 | Samsung Electronics Co., Ltd. | Methods for manufacturing a semiconductor device |
-
2009
- 2009-06-30 KR KR1020090059383A patent/KR20110001722A/ko not_active Application Discontinuation
Cited By (6)
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|---|---|---|---|---|
| US8785319B2 (en) | 2012-03-28 | 2014-07-22 | Samsung Electronics Co., Ltd. | Methods for forming fine patterns of a semiconductor device |
| US9230612B2 (en) | 2012-10-18 | 2016-01-05 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of fabricating the same |
| US9159730B2 (en) | 2012-12-05 | 2015-10-13 | Samsung Electronics Co., Ltd. | Methods for fabricating a semiconductor device |
| US9754944B2 (en) | 2013-11-13 | 2017-09-05 | Samsung Electronics Co., Ltd. | Method of manufacturing semiconductor device |
| US9916979B2 (en) | 2016-04-25 | 2018-03-13 | Samsung Electronics Co., Ltd. | Methods for manufacturing a semiconductor device |
| US10283360B2 (en) | 2016-04-25 | 2019-05-07 | Samsung Electronics Co., Ltd. | Semiconductor device |
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