KR20080001161A - 반도체 소자 및 그 제조방법 - Google Patents

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KR20080001161A
KR20080001161A KR1020060059316A KR20060059316A KR20080001161A KR 20080001161 A KR20080001161 A KR 20080001161A KR 1020060059316 A KR1020060059316 A KR 1020060059316A KR 20060059316 A KR20060059316 A KR 20060059316A KR 20080001161 A KR20080001161 A KR 20080001161A
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Abstract

본 발명은 반도체 소자의 스토리지노드 컨택 형성을 위한 식각공정시 랜딩플러그 컨택을 서로 절연시키기 위한 절연막의 손상으로 인해 발생하는 랜딩플러그 컨택과 소토리지노드 컨택 간의 쇼트를 방지할 수 있는 반도체 소자 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 복수의 컨택홀이 형성된 층간절연막을 제공하는 단계와, 상기 복수의 컨택홀이 매립되도록 복수의 컨택 플러그를 형성하되, 일부가 상기 복수의 컨택홀 상부로 돌출되어 서로 이웃하는 컨택 플러그 방향으로 신장되도록 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
랜딩플러그 컨택, 스토리지노드 컨택, 양각 패드, 정렬 마진, 비트라인

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 본 발명의 실시예에 따른 반도체 소자의 기억셀 어레이를 도시한 평면도.
도 2의 (a)는 도 1에 도시된 Ⅰ-Ⅰ' 절취선을 따라 절단한 반도체 소자의 단면도.
도 2의 (b)는 도 1에 도시된 Ⅱ-Ⅱ' 절취선을 따라 절단한 반도체 소자의 단면도.
도 3 내지 도 5의 (a)는 도 1에 도시된 Ⅰ-Ⅰ' 절취선을 따라 절단한 반도체 소자의 제조방법을 도시한 공정 단면도.
도 3 내지 도 5의 (b)는 도 1에 도시된 Ⅱ-Ⅱ' 절취선을 따라 절단한 반도체 소자의 제조방법을 도시한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 기판
15 : 게이트 전극
17 : 스페이서
18 : 절연막
19 : 랜딩플러그 컨택
20 : 패드
23, 27 : 층간절연막
24 : 비트라인 컨택홀
25 : 비트라인
29 : 스토리지노드 컨택홀
본 발명은 반도체 소자 제조기술에 관한 것으로, 특히 6F2 셀 구조를 갖는 반도체 소자의 랜딩플러그 컨택 및 그 형성방법에 관한 것이다.
스위칭 소자와 정보저장 소자로 구성된 기억 셀로 구성되는 보편적인 반도체 기억소자의 셀 어레이는 셀 면적이 8F2 구조이다. 여기서, F는 디자인 룰에 적용되는 최소선폭을 나타낸다. 최근에는, 소자의 고집적화를 위해서 기억셀이 차지하는 면적을 줄이는 방법이 요구되고 있고, 이러한 요구에 따라 반도체 기억 소자는 8F2 구조에서 6F2 셀 구조로 변화되고 있는 추세이다. 현재 개발되고 있는 6F2 구조 셀 어레이의 활성영역(active region)은 사선형(diagonal)을 가진다.
이러한 6F2 셀 구조에서는 고집적화에 따른 노광 마진(margin) 부족으로 인해 캐패시터의 컨택 플러그인 스토리지노드 컨택(SNC, Storage Node Contact)이 형성될 영역을 정의하기 위한 마스크 패턴 형성시, 마스크 패턴이 워드라인용 게이트 전극 사이에 형성되는 컨택 플러그-랜딩플러그 컨택(LPC, Landing Plug Contact)-에 오정렬(mis-align)되는 문제가 발생한다.
이와 같이, 마스크 패턴이 랜딩플러그 컨택에 오정렬되는 경우에는 원치 않는 지역에서 랜딩플러그 컨택을 절연하기 위한 절연막 표면 일부가 손상되는 문제가 발생한다. 이러한 문제가 발생하는 이유는 오정렬된 마스크 패턴을 통해 랜딩플러그 상부의 절연막을 식각하여 컨택홀을 형성하고 후속 세정공정을 진행하게 되면, 컨택홀 또한 랜딩플러그에 오정렬되어 이때 오정렬된 컨택홀 저부로 노출된 절연막의 표면이 손상을 받기 때문이다. 이러한, 절연막의 표면 손상은 랜딩플러그 컨택과 스토리지노드 컨택 간의 쇼트(short)를 유발한다.
따라서, 종래 기술에 따르면 반도체 기억소자에서 동작 패일(fail)이 발생할 수 있다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로, 반도체 소자의 스토리지노드 컨택 형성을 위한 식각공정시 랜딩플러그 컨택을 서로 절연시키기 위한 절연막의 손상으로 인해 발생하는 랜딩플러그 컨택과 소토리지노드 컨택 간의 쇼트를 방지할 수 있는 반도체 소자 및 그 제조방법을 제공하는 것을 그 목적 으로 한다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 상에 복수의 컨택홀이 형성된 층간절연막을 제공하는 단계와, 상기 복수의 컨택홀이 매립되도록 복수의 컨택 플러그를 형성하되, 일부가 상기 복수의 컨택홀 상부로 돌출되어 서로 이웃하는 컨택 플러그 방향으로 신장되도록 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 상에 복수의 랜딩 플러그용 컨택홀이 형성된 층간절연막을 제공하는 단계와, 상기 복수의 컨택홀이 매립되도록 복수의 랜딩 플러그를 양각 형태를 갖도록 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 또다른 측면에 따른 본 발명은, 기판 상에 복수의 랜딩 플러그용 및 비트라인 컨택 플러그용 컨택홀이 형성된 층간절연막을 제공하는 단계와, 상기 복수의 컨택홀이 매립되도록 복수의 랜딩 플러그와 비트라인 컨택 플러그를 양각 형태를 갖도록 동시에 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
통상, 워드라인용 게이트 전극 사이의 소스/드레인과 연결되는 랜딩플러그 컨택은 게이트 전극 및 랜딩플러그 컨택을 절연시키기 위한 절연막과 동일한 높이로 형성되었다. 따라서, 후속으로 스토리지노드 컨택홀 형성을 위한 식각공정시 스 토리지노드 컨택홀이 랜딩플러그 컨택과 오정렬되는 경우에는 랜딩플러그 컨택을 절연시키기 위한 절연막이 손상됨에 따라 스토리지노드 컨택홀 내에 형성될 스토리지노드 컨택과 랜딩플러그 컨택 간의 쇼트를 유발하였다.
따라서, 본 발명에서는 랜딩플러그 컨택이 랜딩플러그 컨택을 절연시키기 위한 절연막과 일부 중첩되어 절연막 상으로 돌출되도록 랜딩플러그 컨택을 양각 형태로 형성하여 스토리지노드 컨택과 랜딩플러그 컨택 간의 정렬 마진을 증가시킴으로써, 후속 스토리지노드 컨택홀 형성시 스토리지노드 컨택홀이 랜딩플러그 컨택홀(기존의 랜딩플러그 컨택영역)에 오정렬되더라도 랜딩플러그 컨택을 절연시키기 위한 절연막이 손상되는 것을 방지할 수 있게 된다. 이를 통해, 스토리지노드 컨택과 랜딩플러그 컨택 간의 쇼트를 방지할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호는 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 1은 본 발명의 실시예에 따른 반도체 소자의 기억셀 어레이를 도시한 평면도이고, 도 2의 (a)는 도 1에 도시된 Ⅰ-Ⅰ' 절취선을 따라 절단한 반도체 소자의 단면도이며 도 2의 (b)는 도 1에 도시된 Ⅱ-Ⅱ' 절취선을 따라 절단한 반도체 소자의 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 반도체 소자는 반도체 기판(10) 상부에 형성된 복수의 워드라인(WL)용 게이트 전극(15)과, 게이트 전극(15)을 서로 절연시키기 위한 절연막(18)과, 일부가 절연막(18)과 중첩되고 이웃하는 게이트 전극(15) 사이 및 절연막(18) 사이의 빈 공간이 매립되도록 일부가 절연막(18) 상부 표면을 덮고 형성된 랜딩플러그 컨택(19)을 구비한다. 이때, 랜딩플러그 컨택(19)은 절연막(18) 뿐만 아니라 게이트 전극(15)과도 일부 중첩되도록 일부가 게이트 전극(15) 상부 표면을 덮도록 형성될 수 있다.
특히, 본 발명의 실시예에 따른 랜딩플러그 컨택(19)은 기존과는 다르게 일부가 게이트 전극(15) 및 절연막(18) 상으로 돌출되되, 돌출된 부분의 전체 폭(W2, W4)이 게이트 전극(15) 또는 절연막(18) 사이에 고립된 부분의 전체 폭(W1, W3)보다 큰(W2>W1, W4>W3)것을 특징으로 한다.
따라서, 후속공정을 통해 랜딩플러그 컨택(19) 상부에 형성될 스토리지노드 컨택(미도시)과의 정렬 마진을 'S1' 및 'S2'만큼 증가시켜 스토리지노드 컨택홀이 랜딩플러그 컨택홀에 오정렬되더라도 스토리지노드 컨택홀 형성을 위한 식각공정 또는 후속 세정공정시 절연막(18)이 손상되는 것을 방지할 수 있다. 이는, 스토리 지노드 컨택홀 형성시 절연막(18)이 바로 노출되지 않고 절연막(18)을 덮는 부분의 랜딩플러그 컨택(19)이 먼저 노출되기 때문이다.
이를 통해, 랜딩플러그 컨택(19)과 후속 공정을 통해 스토리지노드 컨택홀 내에 고립되어 형성될 스토리지노드 컨택(미도시) 간의 쇼트를 방지하여 반도체 소자의 동작 패일을 억제할 수 있다.
여기서, 도 2의 (a)에서는 비트라인 컨택과 연결될 부분의 랜딩플러그 컨택(19)만을 도시하였다. 이를 참조하면, 비트라인 컨택과 연결될 부분의 랜딩플러그 컨택(19)은 게이트 전극(15) 상부에서는 그 양측부가 게이트 전극(15) 방향으로 각각 'S1' 만큼 이동(shift)되어 형성됨을 알 수 있다. 이를 통해, 후속공정을 통해 형성될 비트라인 컨택과 랜딩플러그 컨택(19) 간의 정렬 마진 또한 증가시킬 수 있다.
또한, 도 2의 (b)에서는 스토리지노드 컨택 및 비트라인 컨택과 각각 연결될 부분의 랜딩플러그 컨택(19)을 모두 도시하였다. 이를 참조하면, 비트라인 컨택(미도시)과 연결될 부분의 랜딩플러그 컨택(19)은 절연막(18) 상부에서는 그 양측부가 절연막(15) 방향으로 각각 일정폭만큼 이동되어 형성되고, 스토리지노드 컨택(미도시)과 연결될 부분의 랜딩플러그 컨택(19)은 절연막(18) 상부에서는 그 일측부가 절연막(18) 방향으로 'S2'만큼 이동되어 형성됨을 알 수 있다. 이를 통해, 스토리지노드 컨택과 랜딩플러그 컨택(19) 간의 정렬 마진을 증가시킬 수 있다. 이때, 'S2'는 5~30㎚ 정도가 바람직하다.
여기서, 게이트 전극(15)은 통상의 워드라인용 게이트 전극과 동일한 구조, 예컨대 게이트 산화막(11)/게이트 도전막(12)/하드마스크 질화막(13)의 적층구조로 형성되고, 그 양측부에는 랜딩플러그 컨택홀 형성을 위한 식각공정으로부터 게이트 전극(15)을 보호하기 위한 스페이서(17)가 구비된다.
도 3 내지 도 5는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정 단면도로써, 도 3 내지 도 5의 (a)는 도 1에 도시된 Ⅰ-Ⅰ' 절취선을 따라 도시하였고 도 3 내지 도 5의 (b)는 도 1에 도시된 Ⅱ-Ⅱ' 절취선을 따라 도시하였다.
먼저, 도 3에 도시된 바와 같이, 워드라인용 복수의 게이트 전극(15)이 형성된 반도체 기판(10) 상에 게이트 전극(15)을 절연하기 위한 절연막(18)을 증착한다. 도면에 도시하진 않았지만, 이러한 절연막(18)의 증착 전에는 소스/드레인 이온주입공정을 실시하여 반도체 기판(10) 내에 소스/드레인(미도시)을 형성한다.
여기서, 게이트 전극(15)은 게이트 산화막(11)/게이트 도전막(12)/하드마스크 질화막(14)의 적층 구조로 형성하되, 이후에는 일반적인 스페이서 형성공정에 따라 게이트 전극(15)의 양측벽을 보호하기 위한 스페이서(17)를 형성한다.
이어서, 평탄화 공정으로 CMP(Chemical Mechanical Polishing) 또는 에치백(etch-back) 공정을 실시하여 절연막(18)을 게이트 전극(15) 상부까지 평탄화한다.
이어서, 게이트 전극(15) 사이의 소스/드레인(미도시)이 노출되도록 절연막(18)을 선택적으로 식각하여 절연막(18) 내에 복수의 랜딩플러그 컨택홀(미도시) 을 형성한다.
이어서, 랜딩플러그 컨택홀이 매립되도록 게이트 전극(15)을 포함한 절연막(18) 상에 랜딩플러그용 도전막(미도시)으로 폴리실리콘막을 증착한 후, 평탄화 공정을 실시하여 이를 평탄화한다. 이때, 폴리실리콘막은 1000~3000Å의 두께로 증착한다.
이어서, 랜딩플러그용 도전막 상에 하드마스크용 패드물질(미도시)을 증착한 후, 패드물질 상에 소정의 감광막 패턴(미도시)을 형성한다. 여기서, 감광막 패턴은 랜딩플러그 컨택을 정의하기 위한 것으로, 컨택홀의 폭보다 넓은 폭으로 형성한다. 바람직하게는, 후속공정을 통해 비트라인 컨택과 연결될 부분에서의 감광막 패턴은 게이트 전극(15) 및 절연막(18)의 양측부와 중첩되도록 형성하고, 스토리지노드 컨택과 연결될 부분에서의 감광막 패턴은 절연막(18)의 일측부와 중첩되도록 형성한다. 바람직하게는, 절연막(18)의 일측부와 5~30㎚정도 중첩되도록 형성한다.
이어서, 감광막 패턴을 통해 패드물질을 식각하여 양각 형태의 패드(20)를 형성한다. 여기서, 양각 형태의 패드(20)란 패드(20)가 컨택홀보다 넓은 폭을 갖게 됨에 따라 컨택홀 영역의 일측 또는 양측으로 패드(20)가 돌출된 형태를 말한다.
이어서, 패드(20)를 마스크로 이용한 식각공정(21)을 실시하여 폴리실리콘막을 식각하여 절연막(18) 및 게이트 전극(15) 상부 표면의 일부를 덮고 절연막(18) 상으로 돌출된 형태의 랜딩플러그 컨택(19)을 형성한다. 특히, 스토리지노드 컨택과 연결될 부분의 랜딩플러그 컨택(19)은 절연막(18) 상부에서 그 일측이 절연 막(18)과 'S2'만큼 중첩되도록 형성한다. 여기서, 'S2'는 5~30㎚가 바람직하다.
또한, 비트라인 컨택과 연결될 부분의 랜딩플러그 컨택(19)은 게이트 전극(15) 상부에서 그 양측이 게이트 전극(15)과 각각 'S1'만큼 중첩되도록 형성한다.
이어서, 도 4에 도시된 바와 같이, 스트립 공정을 실시하여 감광막 패턴 및 패드(20)를 제거한 후 세정공정을 더 실시할 수 있다.
이어서, 양각 형태의 랜딩플러그 컨택(19)을 덮도록 게이트 전극(15)을 포함한 절연막(18) 상에 층간절연막(23)을 증착한다. 이때, 층간절연막(23)은 산화막 계열의 물질로 형성한다. 바람직하게는, BPSG(Boron Phosphorus Silicate Glass) 산화막을 약 1000~5000Å의 두께로 증착한다.
이어서, 마스크 공정 및 식각공정을 통해 비트라인 컨택이 형성될 영역의 층간절연막(23)을 선택적으로 식각한다. 이로써, 층간절연막(23) 내에 비트라인 컨택홀(24)이 형성된다. 이러한 비트라인 컨택홀(24)의 형성공정은 반도체 기억 셀이 형성될 셀 영역과 그 주변회로가 형성될 페리 영역에 동시에 진행된다. 따라서, 기존에 셀 영역과 페리 영역 별로 각각 비트라인 컨택홀 형성공정을 나누어 실시하던 것을 동시에 진행하여 공정 단순화가 가능하다.
참고로, 기존에는 셀 영역과 페리 영역에 동시에 비트라인 컨택홀 형성공정을 진행하다보면 게이트 전극을 구성하는 하드마스크 질화막을 뚫기 위한 페리 영역의 비트라인 컨택홀 형성시 셀 영역에 존재하는 게이트 전극의 하드마스크 질화막까지 손상되는 문제가 발생하였다. 한편, 본 발명에서는 양각 형태의 랜딩플러그 컨택(19)이 게이트 전극(15)의 양측을 덮고 이보다 돌출되어 형성되어 있기 때문에, 페리 영역에 존재하는 게이트 전극(15)의 하드마스크 질화막(13)을 뚫기 위한 식각공정시 셀 영역에서는 랜딩플러그 컨택(19) 상에서 식각이 멈추게 된다. 따라서, 본 발명에서는 기존의 문제를 해결하여 셀 영역과 페리 영역에 동시적으로 비트라인 컨택홀을 형성할 수 있다.
이어서, 도 5에 도시된 바와 같이, 비트라인(25) 형성공정을 진행한다.
구체적으로는, 도면에 도시하진 않았지만, 비트라인 컨택홀(24, 도 4 참조)의 내부면을 따라 장벽 금속막(barrier metal)을 증착한 후, 비트라인 컨택홀(24)이 매립되도록 비트라인 물질, 예컨대 텅스텐(W)막을 증착한다. 여기서, 장벽 금속막은 Ti/TiN의 적층막으로 형성하되, 그 형성두께는 100~1000Å으로 하는 것이 바람직하다. 또한, 텅스텐막은 300~1000Å의 두께로 증착하는 것이 바람직하다.
이어서, 텅스텐막 상에 하드마스크로 질화막을 약 1500~3500Å의 두께로 증착한 후, 소정의 감광막 패턴을 이용한 식각공정을 실시하여 하드마스크 질화막을 식각한다. 이로써, 비트라인을 패터닝하기 위한 하드마스크 패턴이 형성된다.이러한 식각공정은 CF4/CHF3/O2/Ar 혼합가스를 사용하되, 20~70mTorr의 압력 조건과 300~1000W의 파워(power) 조건에서 실시한다.
이어서, 하드마스크 패턴을 통해 텅스텐막을 식각하여 비트라인(25)을 형성한다. 이러한 텅스텐막의 식각시에는 SF6/BCL3/N2/Cl2 혼합가스를 사용한다. 또한, 20~70mTorr의 압력 조건과 300~1000W의 파워 조건에서 실시한다.
이어서, 스트립 공정을 실시하여 감광막 패턴을 제거한 후 습식세정공정을 실시하여 하드마스크 패턴을 제거한다.
이어서, 도면에 도시하진 않았지만, 비트라인(25)의 양측벽에 스페이서를 형성하기 위한 스페이서 형성공정을 진행할 수 있다. 이러한 스페이서 형성공정시에는 스페이서 물질로 질화막을 이용하는데, 이는 50~150Å의 두께로 증착하는 것이 바람직하다.
이어서, 비트라인(25)을 덮도록 층간절연막(23) 상에 또다른 층간절연막(27)을 증착한다. 이때, 층간절연막(27) 또한 산화막 계열의 물질로 형성한다. 바람직하게는, HDP(High Density Plasma) 산화막을 증착하되, 그 증착 두게는 4000~10000Å으로 한다.
이어서, CMP 공정을 실시하여 비트라인(25)을 절연시키는 층간절연막(27)을 평탄화한다.
이어서, 도면에 도시하진 않았지만, 층간절연막(27) 상에 하드마스크로 SRON(Silicon Rich Oxide Nitride)막을 증착한다. 바람직하게는, SRON막은 500~1500Å의 두께로 증착한다.
그런 다음, 스토리지노드 컨택이 형성될 영역을 개방(open) 시키는 구조의 감광막 패턴을 형성한 후, 이를 통해 하드마스크를 패터닝한다.
이어서, 패터닝된 하드마스크 패턴을 통해 그 저부의 층간절연막(27)을 식각한다. 이로써, 스토리지노드 컨택이 형성될 영역의 랜딩플러그 컨택(19)을 노출시키는 구조의 스토리지노드 컨택홀(29)이 형성된다. 이러한 층간절연막(27)의 식각 시 스토리지노드 컨택홀(29)이 목표했던 위치로부터 일정 폭만큼 이동('S' 부위 참조)되어 형성되더라도, 즉 스토리지노드 컨택홀(29)이 랜딩플러그 컨택홀(미도시)에 오정렬되어 형성되더라도 양각 형태의 랜딩플러그 컨택(19)이 존재하므로 랜딩플러그 컨택(19)을 절연시키는 절연막(18)이 손상되는 것을 방지할 수 있다.
특히, 이러한 스토리지노드 컨택홀(29) 형성을 위한 식각공정은 다음과 같은 식각 조건으로 실시하는 것이 바람직하다.
예컨대, 15~100mTorr의 압력 조건과 200~2000W의 파워 조건으로 실시하되, 이때 사용하는 식각 가스로는 CF4, CHF3, C4F8, C5F8, C4F6, CH2F2, Ar, O2, Co 및 N2로 이루어진 일군에서 선택된 적어도 어느 하나의 가스를 이용한다.
이어서, 스트립 공정을 통해 감광막 패턴(미도시)을 제거한 후 습식세정공정을 실시하여 하드마스크 패턴(미도시)을 제거한다.
이어서, 스토리지노드 컨택홀(29)이 매립되도록 플러그 물질을 증착한 후 이를 평탄화하여 스토리지노드 컨택홀(29) 내에 고립된 스토리지노드 컨택(미도시)을 형성한다.
이후에는, 통상적인 캐패시터 형성공정에 따라 스토리지노드 컨택과 전기적으로 연결되는 캐패시터를 완성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 랜딩플러그 컨택이 랜딩플러그 컨택을 절연시키기 위한 절연막과 일부 중첩되어 절연막 상으로 돌출되도록 랜딩플러그 컨택을 양각 형태로 형성하여 스토리지노드 컨택과 랜딩플러그 컨택 간의 정렬 마진을 증가시킬 수 있다.
따라서, 스토리지노드 컨택홀 형성시 스토리지노드 컨택홀이 랜딩플러그 컨택홀(기존의 랜딩플러그 컨택영역)에 오정렬되더라도 랜딩플러그 컨택을 절연시키기 위한 절연막이 손상되는 것을 방지할 수 있어, 스토리지노드 컨택과 랜딩플러그 컨택 간의 쇼트를 방지할 수 있다. 나아가서는, 반도체 기억소자의 동작 패일을 방지할 수 있는 효과를 얻을 수 있다.

Claims (8)

  1. 기판 상에 복수의 컨택홀이 형성된 층간절연막을 제공하는 단계; 및
    상기 복수의 컨택홀이 매립되도록 복수의 컨택 플러그를 형성하되, 일부가 상기 복수의 컨택홀 상부로 돌출되어 서로 이웃하는 컨택 플러그 방향으로 신장되도록 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 컨택 플러그는 이웃하는 컨택 플러그 방향으로 5~30nm 정도 신장시켜 형성하는 반도체 소자의 제조방법.
  3. 기판 상에 복수의 랜딩 플러그 컨택용 컨택홀이 형성된 층간절연막을 제공하는 단계; 및
    상기 복수의 컨택홀이 매립되도록 복수의 랜딩 플러그 컨택을 양각 형태를 갖도록 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 랜딩 플러그 컨택은 일부가 상기 복수의 컨택홀 상부로 돌출되어 서로 이웃하는 랜딩 플러그 컨택 방향으로 신장되도록 형성하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 랜딩 플러그 컨택은 이웃하는 랜딩 플러그 컨택 방향으로 5~30nm 정도 신장시켜 형성하는 반도체 소자의 제조방법.
  6. 기판 상에 복수의 랜딩 플러그 컨택용 및 비트라인 컨택용 컨택홀이 형성된 층간절연막을 제공하는 단계; 및
    상기 복수의 컨택홀이 매립되도록 복수의 랜딩 플러그 컨택과 비트라인 컨택을 양각 형태를 갖도록 동시에 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 랜딩 플러그 컨택 및 상기 비트라인 컨택은 일부가 상기 복수의 컨택홀 상부로 돌출되어 서로 이웃하는 랜딩 플러그 컨택 및 비트라인 컨택 방향으로 신장되도록 형성하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 랜딩 플러그 컨택 및 상기 비트라인 컨택은 이웃하는 랜딩 플러그 컨택 및 비트라인 컨택 방향으로 5~30nm 정도 신장시켜 형성하는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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KR100855867B1 (ko) * 2007-06-29 2008-09-01 주식회사 하이닉스반도체 반도체 소자의 제조 방법

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