KR101910129B1 - 반도체 소자 및 그 형성 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 형성 방법은 소자분리영역 및 활성영역을 포함하는 반도체 기판 상부에 실링절연막을 형성하는 단계와, 상기 실링절연막 상부로 돌출되며 상기 활성영역과 연결되는 비트라인 콘택플러그를 형성하는 단계와, 상기 돌출된 상기 비트라인 콘택플러그 측벽에 스페이서를 형성하는 단계 및 상기 비트라인 콘택플러그 상부와 연결되는 비트라인을 형성하는 단계를 포함하여, 비트라인 콘택플러그가 그 측벽에 형성되는 층간절연막 상부로 돌출되도록 형성함으로써 비트라인 배리어 금속이 산화되거나 비트라인 콘택플러그의 콘택 저항이 증가하는 것을 방지할 수 있다.

Description

반도체 소자 및 그 형성 방법{Semiconductor device and method for using the same}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 자세하게는 돌출되어 형성되는 비트라인 콘택플러그를 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.
최근 대부분의 전자 제품들(electronic appliances)은 반도체 소자(semiconductor devices)를 구비한다. 상기 반도체 소자는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다.
한편, 반도체 소자들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 점점 더 고집적화될 필요가 있다. 반도체 소자의 집적도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.
반도체 소자의 종류 중에서 디램(DRAM)은 캐패시터 및 트랜지스터로 구성된 단위 셀(unit cell)을 다수 포함하고 있다. 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고, 트랜지스터는 환경에 따라 전기 전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있다. 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해 왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있다. 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산 가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 리세스의 곡면을 따라 채널 영역이 형성되는 리세스 게이트를 사용하는 것이며, 이 리세스 게이트에서 나아가 리세스 내에 게이트 전체를 매립하여 형성하는 매립형 게이트(Buried Gate)가 연구되고 있다.
매립형 게이트를 포함하는 반도체 소자에서 비트라인 콘택플러그는 매립형 게이트가 구비되어 있는 반도체 기판의 활성영역과 접속된다. 일반적인 비트라인 콘택플러그의 형성 방법을 간략히 살펴보면 다음과 같다.
매립형 게이트가 구비되어 있는 반도체 기판 상에 층간절연막을 형성한 후, 활성영역이 노출되도록 층간절연막을 식각하여 비트라인 콘택홀을 형성한다. 이때, 비트라인 콘택홀의 하부는 활성영역이 충분히 덮어지는 크기를 갖도록 한다. 이어서, 비트라인 콘택홀을 포함하는 층간절연막에 도전층을 형성한 후 도전층에 에치백 공정을 수행하여 비트라인 콘택플러그를 형성한다.
그러나, 에치백 과정에서 비트라인 콘택플러그는 층간절연막보다 낮은 높이를 갖게되어 층간절연막의 표면과 단차를 유발하게 된다. 이는 후속 비트라인 배리어 금속 증착시 비트라인 콘택플러그와 배리어 금속 사이에 산화물 생성을 촉진시킨다. 또한 단차에 의해 배리어 금속의 스텝 커버리지(step coverage)를 불량하게 만들수 있으며 비트라인 콘택홀의 크기가 작게 형성되거나 오정렬되는 경우 비트라인 콘택플러그의 손실을 유발한다. 이로 인해 비트라인 콘택플러그의 저항이 증가하게 되고 이로 인한 불량이 증가하는 문제가 있다.
본 발명은 비트라인 콘택플러그 형성시 비트라인 콘택플러그 측벽의 층간절연막의 높이보다 낮아져 후속 비트라인 배리어 금속 사이에 산화물 생성을 촉진시키거나, 비트라인 배리어 금속의 스텝 커버리지를 불량하게 만들거나, 오정렬되는 경우 비트라인 콘택플러그의 손실을 유발하여 콘택저항을 증가시키는 문제를 해결하고자 한다.
본 발명에 따른 반도체 소자는 소자분리막 및 활성영역을 포함하는 반도체 기판과, 상기 반도체 기판 상부에 구비된 실링절연막으로부터 돌출되며 상기 활성영역과 연결되는 비트라인 콘택플러그와, 상기 돌출된 비트라인 콘택플러그의 측벽에 구비되는 스페이서 및 상기 비트라인 콘택플러그 상부와 연결되는 비트라인을 포함하는 것을 특징으로 한다.
그리고, 상기 반도체 기판 내 구비된 트렌치 및 상기 트렌치 내에 매립된 매립형 게이트를 더 포함하는 것을 특징으로 한다.
그리고, 상기 반도체 기판 상부에 상기 트렌치를 정의하도록 구비되는 마스크 절연막을 더 포함하는 것을 특징으로 한다.
그리고, 상기 실링절연막은 질화막을 포함하는 것을 특징으로 한다.
그리고, 상기 스페이서는 질화막을 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은 소자분리영역 및 활성영역을 포함하는 반도체 기판 상부에 실링절연막을 형성하는 단계와, 상기 실링절연막 상부로 돌출되며 상기 활성영역과 연결되는 비트라인 콘택플러그를 형성하는 단계와, 상기 돌출된 상기 비트라인 콘택플러그 측벽에 스페이서를 형성하는 단계 및 상기 비트라인 콘택플러그 상부와 연결되는 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 실링절연막을 형성하는 단계 이전 상기 반도체 기판 상부에 마스크 절연막을 형성하는 단계와, 상기 마스크 절연막을 마스크로 상기 반도체 기판 내에 트렌치를 형성하는 단계 및 상기 트렌치 내에 매립형 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 실링절연막은 상기 매립형 게이트 상부에도 형성되는 것을 특징으로 한다.
그리고, 상기 실링절연막은 질화막을 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인 콘택플러그를 형성하는 단계는 상기 실링절연막 상부에 희생절연막을 형성하는 단계와, 상기 활성영역이 노출되도록 상기 희생절연막 및 상기 실링절연막을 식각하여 비트라인 콘택홀을 형성하는 단계와, 상기 비트라인 콘택홀에 도전물질을 매립한 후 에치백 공정을 수행하는 단계 및 상기 희생절연막을 제거하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 희생절연막은 산화막을 포함하는 것을 특징으로 한다.
그리고, 상기 희생절연막의 두께는 400Å으로 형성하는 것을 특징으로 한다.
그리고, 상기 희생절연막을 제거하는 단계는 불산(HF)을 이용하여 제거하는 것을 특징으로 한다.
그리고, 상기 돌출된 상기 비트라인 콘택플러그 측벽에 스페이서를 형성하는 단계는 상기 비트라인 콘택플러그를 포함하는 상기 실링절연막 상부에 스페이서 절연막을 형성하는 단계 및 상기 스페이서 절연막에 에치백을 수행하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 스페이서 절연막은 질화막을 포함하는 것을 특징으로 한다.
본 발명은 비트라인 콘택플러그가 그 측벽에 형성되는 층간절연막 상부로 돌출되도록 형성함으로써 비트라인 배리어 금속이 산화되거나 비트라인 콘택플러그의 콘택 저항이 증가하는 것을 방지할 수 있다.
도 1은 본 발명에 따른 반도체 소자를 나타낸 단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 소자를 나타낸 단면도이다.
도 1에 도시된 바와 같이, 소자분리막(102) 및 활성영역(104)을 포함하는 반도체 기판(100)과, 반도체 기판(100) 상부에 구비된 실링절연막(112)으로부터 돌출되며 활성영역(104)과 연결되는 비트라인 콘택플러그(116)와, 비트라인 콘택플러그(116)의 측벽에 구비되는 스페이서(118)와, 비트라인 콘택플러그(116) 상부와 연결되는 비트라인(126)을 포함한다.
또한, 반도체 기판(100) 상부에는 트렌치(108)를 정의하는 마스크 절연막(106)과, 트렌치(108) 내에 매립된 매립형 게이트(110)와, 비트라인(126) 측벽에 구비된 비트라인 스페이서(128)를 더 포함한다.
이때, 비트라인(126)은 비트라인 콘택플러그(116)와 연결되는 배리어 금속층(120), 비트라인 금속층(122) 및 하드마스크층(124)을 포함하는 것이 바람직하다. 실링절연막(112)은 질화막을 포함하는 것이 바람직하고, 마스크 절연막(106)은 산화막을 포함하는 것이 바람직하다.
본 발명은 비트라인 콘택플러그(116)를 반도체 기판(100) 상부에 구비된 실링절연막(112)의 표면으로부터 돌출되도록 형성함으로써 종래기술과 같이 비트라인 콘택플러그(116)의 표면이 실링절연막(112)의 표면보다 낮아져 발생되는 배리어 금속층(122)의 산화를 근본적으로 방지할 수 있다. 또한, 돌출된 비트라인 콘택플러그 구조는 비트라인 콘택플러그(116)의 표면의 클리닝을 용이하여 비트라인 콘택플러그(116) 상부에 남아있을지 모르는 레지듀(residue)를 제거하기 때문에 비트라인 콘택플러그의 저항이 증가될 수 있는 요인을 차단할 수 있다.
상술한 구성을 갖는 본 발명에 따른 반도체 소자의 형성 방법은 다음과 같다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 2a에 도시된 바와 같이, 소자분리막(102)에 의해 정의되는 활성영역(104)을 포함하는 반도체 기판(100) 상에 마스크 절연막(106)을 형성한다. 이어서, 마스크 절연막(106)을 식각마스크로 반도체 기판(100)을 식각하여 트렌치(108)를 형성한다. 이어서, 트렌치(108)가 매립되도록 금속물질을 형성한 후 에치백을 수행하여 트렌치(108) 저부에 매립형 게이트(110)를 형성한다. 이어서, 매립형 게이트(110) 및 마스크 절연막(106) 상부에 실링절연막(112)을 형성한다. 여기서, 실링절연막(112)은 질화막을 포함하는 것이 바람직하다.
도 2b에 도시된 바와 같이, 실링절연막(112) 상부에 희생절연막(114)을 형성한다. 희생절연막(114)은 TEOS(Tetra Ethyl Ortho Silicate)를 포함할 수 있으며 400Å의 두께를 갖는 것이 바람직하다. 하지만 희생절연막(114)의 두께는 이에 한정되는 것은 아니며 후속 공정에서 형성되는 비트라인 콘택플러그(미도시)가 실링절연막(112)의 표면으로부터 충분히 돌출될 수 있는 두께를 갖는 것이 바람직하다.
도 2c에 도시된 바와 같이, 희생절연막(114) 상부에 비트라인 콘택플러그를 정의하는 감광막 패턴(미도시)을 형성한 후 감광막 패턴(미도시)를 마스크로 희생절연막(114) 및 실링절연막(112)을 식각하여 비트라인 콘택홀을 형성한다. 이어서, 비트라인 콘택홀이 매립되도록 희생절연막(114) 상부에 도전물질을 형성한 후 도전물질에 에치백 공정을 수행하여 비트라인 콘택플러그(116)를 형성한다.
도 2d에 도시된 바와 같이, 희생절연막(114)을 제거한다. 희생절연막(114)은 불산(HF)을 이용하여 제거하는 것이 바람직하다. 이 과정에서 비트라인 콘택플러그(116)의 표면에 남아있는 레지듀가 제거될 수 있다. 이로써, 비트라인 콘택플러그(116)는 실링절연막(112)의 표면으로부터 돌출된 형상을 갖는다. 즉, 비트라인 콘택플러그(116)를 형성하는 과정에서 비트라인 콘택플러그(116)의 표면이 희생절연막(114)의 표면보다 낮아지더라도 희생절연막(114)은 제거되기 때문에 결국 비트라인 콘택플러그(116)는 실링절연막(112)의 표면으로부터 돌출된다.
도 2e에 도시된 바와 같이, 비트라인 콘택플러그(116)를 포함하는 실링절연막(112) 상부에 스페이서 절연막을 형성한 후 스페이서 절연막에 에치백 공정을 수행하여 돌출된 비트라인 콘택플러그(116)의 측벽에 스페이서(118)를 형성한다. 이때, 스페이서 절연막은 질화막(SiN)을 포함하는 것이 바람직하다.
도 2f에 도시된 바와 같이, 스페이서(118)를 포함하는 비트라인 콘택플러그(116) 상부에 배리어 금속층(120), 비트라인 금속층(122) 및 하드마스크층(124)으로 적층된 비트라인(126)을 형성한다. 그 다음, 비트라인(126)의 측벽에 비트라인 스페이서(128)을 형성한다.
상술한 바와 같이, 본 발명은 실링절연막으로부터 돌출된 비트라인 콘택플러그를 형성함으로써 후속 공정의 배리어 금속층의 증착을 용이하게 하여 배리어 금속층의 산화를 방지할 수 있다. 또한, 비트라인 콘택홀이 오정렬이 되더라도 비트라인 콘택플러그의 손실을 방지하여 콘택 저항에 따른 불량을 차단할 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (15)

  1. 소자분리막 및 활성영역을 포함하는 반도체 기판;
    상기 반도체 기판 상부에 구비된 실링절연막으로부터 돌출되며 상기 활성영역과 연결되는 비트라인 콘택플러그;
    상기 돌출된 비트라인 콘택플러그의 측벽에 구비되는 스페이서; 및
    상기 비트라인 콘택플러그 상부와 연결되는 비트라인을 포함하되,
    상기 비트라인 콘택플러그는 상기 실링절연막 상부로 돌출된 부분의 폭이 상기 실링절연막 내에 매립된 부분의 폭보다 큰 것을 특징으로 하는 반도체 소자.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 반도체 기판 내 구비된 트렌치; 및
    상기 트렌치 내에 매립된 매립형 게이트를 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 2에 있어서,
    상기 반도체 기판 상부에 상기 트렌치를 정의하도록 구비되는 마스크 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 실링절연막은 질화막을 포함하는 것을 특징으로 하는 반도체 소자.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 스페이서는 질화막을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 소자분리영역 및 활성영역을 포함하는 반도체 기판 상부에 실링절연막을 형성하는 단계;
    상기 실링절연막 상부로 돌출되며 상기 활성영역과 연결되는 비트라인 콘택플러그를 형성하는 단계;
    상기 돌출된 상기 비트라인 콘택플러그 측벽에 스페이서를 형성하는 단계; 및
    상기 비트라인 콘택플러그 상부와 연결되는 비트라인을 형성하는 단계를 포함하되,
    상기 비트라인 콘택플러그는 상기 실링절연막 상부로 돌출된 부분의 폭이 상기 실링절연막 내에 매립된 부분의 폭보다 크게 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 6에 있어서,
    상기 실링절연막을 형성하는 단계 이전
    상기 반도체 기판 상부에 마스크 절연막을 형성하는 단계;
    상기 마스크 절연막을 마스크로 상기 반도체 기판 내에 트렌치를 형성하는 단계; 및
    상기 트렌치 내에 매립형 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 7에 있어서,
    상기 실링절연막은
    상기 매립형 게이트 상부에도 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 6에 있어서,
    상기 실링절연막은 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 6에 있어서,
    상기 비트라인 콘택플러그를 형성하는 단계는
    상기 실링절연막 상부에 희생절연막을 형성하는 단계;
    상기 활성영역이 노출되도록 상기 희생절연막 및 상기 실링절연막을 식각하여 비트라인 콘택홀을 형성하는 단계;
    상기 비트라인 콘택홀에 도전물질을 매립한 후 에치백 공정을 수행하는 단계; 및
    상기 비트라인 콘택플러그의 상부면 및 상부 측벽이 노출되도록 상기 희생절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 10에 있어서,
    상기 희생절연막은 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 10에 있어서,
    상기 희생절연막의 두께는 400Å으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 10에 있어서,
    상기 희생절연막을 제거하는 단계는 불산(HF)을 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 10에 있어서,
    상기 돌출된 상기 비트라인 콘택플러그 측벽에 스페이서를 형성하는 단계는
    상부면 및 상부 측벽이 노출된 상기 비트라인 콘택플러그와 상기 실링절연막 상부에 스페이서 절연막을 형성하는 단계; 및
    상기 스페이서 절연막에 에치백을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 14에 있어서,
    상기 스페이서 절연막은 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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