KR20180063946A - 반도체 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
반도체 메모리 소자 및 이의 제조 방법을 제공한다. 셀 영역 및 주변 회로 영역을 포함하는 기판을 제공하고, 상기 셀 영역을 덮고 상기 주변 회로 영역을 노출하는 마스크 패턴을 형성한다. 상기 마스크 패턴에 의하여 노출된 상기 주변 회로 영역 상에 상기 기판과는 다른 격자 상수를 갖는 반도체층을 성장시키고, 상기 셀 영역을 덮고 상기 반도체층을 노출하는 버퍼층을 형성한다. 상기 버퍼층 및 상기 반도체층을 덮는 도전층을 형성하고, 상기 도전층을 패터닝하여 상기 셀 영역에 도전 라인들을 형성하고 상기 주변 회로 영역에 게이트 전극을 형성한다.
Description
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자산업에서 중요한 요소로 각광받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하려는 과제는 신뢰성이 향상된 반도체 메모리 소자 및 이의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 제조 방법은, 셀 영역 및 주변 회로 영역을 포함하는 기판을 제공하는 것; 상기 셀 영역을 덮고 상기 주변 회로 영역을 노출하는 마스크 패턴을 형성하는 것; 상기 마스크 패턴에 의하여 노출된 상기 주변 회로 영역 상에 상기 기판과는 다른 격자 상수를 갖는 반도체층을 성장시키는 것; 상기 셀 영역을 덮고 상기 반도체층을 노출하는 버퍼층을 형성하는 것; 상기 버퍼층 및 상기 반도체층을 덮는 도전층을 형성하는 것; 및 상기 도전층을 패터닝하여 상기 셀 영역에 도전 라인들을 형성하고 상기 주변 회로 영역에 게이트 전극을 형성하는 것을 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 소자는, 소자 분리막에 의하여 정의되는 활성 영역들을 포함하는 기판; 상기 기판 상부의 트렌치 내에 매립되고 상기 활성 영역들을 가로질러 제 1 불순물 영역들과 제 2 불순물 영역들로 분리하는 워드 라인 구조체들; 상기 워드 라인 구조체들과 교차하여 연장되고 상기 제 1 불순물 영역들을 연결하는 비트 라인들; 및 상기 제 2 불순물 영역들과 연결되는 정보 저장부들을 포함하고, 상기 워드 라인 구조체들 각각은 상기 트렌치 내에 차례로 적층된 워드 라인, 캐핑 패턴, 및 잔류 패턴을 포함할 수 있다.
본 발명의 실시예들에 따르면, 셀 어레이 영역과 주변 회로 영역 사이에 도전성 잔류물의 형성을 방지하여 반도체 메모리 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다.
도 2는 도 1의 셀 어레이 영역의 확대도이다.
도 3a 내지 도 11a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로 도 2의 A-A'선에 따른 단면도들이다.
도 3b 내지 도 11b는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로 도 1의 D-D'선 및 E-E'선에 따른 단면도들이다.
도 11d는 도 2의 F-F'선에 따른 단면도들이다.
도 12a 및 도 12b는 각각 본 발명의 실시예들 및 비교례에 따른 도 11a의 Q 영역의 확대도이다.
도 13a 및 도 13b는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 도면들로, 도 2의 A-A'선 및 F-F'선에 따른 단면도들이다.
도 2는 도 1의 셀 어레이 영역의 확대도이다.
도 3a 내지 도 11a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로 도 2의 A-A'선에 따른 단면도들이다.
도 3b 내지 도 11b는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로 도 1의 D-D'선 및 E-E'선에 따른 단면도들이다.
도 11d는 도 2의 F-F'선에 따른 단면도들이다.
도 12a 및 도 12b는 각각 본 발명의 실시예들 및 비교례에 따른 도 11a의 Q 영역의 확대도이다.
도 13a 및 도 13b는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 도면들로, 도 2의 A-A'선 및 F-F'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다. 도 2는 도 1의 셀 어레이 영역(CAR)의 확대도이다. 도 3a 내지 도 11a, 도 3b 내지 도 11b, 도 3c 내지 도 11c는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 각각 도 1 또는 도 2의 A-A'선, B-B'선 및 C-C'선, D-D'선 및 E-E'선에 따른 단면도들이다. 도 11d는 도 2의 F-F'선에 따른 단면도들이다.
도 1, 도 2, 도 3a 내지 도 3c를 참조하여, 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)을 포함하는 기판(100)이 제공될 수 있다. 상기 셀 어레이 영역(CAR)은 메모리 셀들이 배치되는 영역일 수 있다. 상기 주변 회로 영역(PCR)은 워드라인 드라이버(driver), 센스 앰프(sense amplifier), 로우(row) 및 칼럼(column) 디코더들 및 제어 회로들이 배치되는 영역일 수 있다. 상기 주변 회로 영역(PCR)은 NMOSFET 영역(NR) 및 PMOSFET 영역(PR)을 포함할 수 있다. 상기 NMOSFET 영역(NR)은 제 1 및 제 2 영역들(PCR1, PCR2)을 포함할 수 있다. 상기 PMOSFET 영역(PR)은 제 3 및 제 4 영역들(PCR3, PCR4)을 포함할 수 있다. 상기 제 1 및 제 3 영역들(PCR1, PCR3)은 고전압 트랜지스터가 형성되는 영역일 수 있다. 상기 제 2 및 제 4 영역들(PCR2, PCR4)은 저전압 트랜지스터가 형성되는 영역일 수 있다.
상기 기판(100) 내에 소자 분리막들(101)이 형성되어 셀 어레이 영역(CAR)에 활성 영역들(AR)이 정의될 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판일 수 있다. 상기 활성 영역들(AR)은 수평적으로 분리된 바들(bars)의 형태를 가지며, 제 1 방향(이하, D1 방향)및 제 2 방향(이하, D2 방향) 모두에 대하여 비수직한(non-perpendicular) 제 3 방향(이하, D3 방향)으로 연장될 수 있다. 상기 D1 방향 및 상기 D2 방향은 서로 교차되고 상기 기판(100)의 상면에 평행한 방향들일 수 있다.
상기 활성 영역들(AR)의 상부에 불순물 영역(21, 22: 도 2 및 도 11d참조)이 형성될 수 있다. 상기 불순물 영역은 상기 기판(100)과 다른 도전형의 불순물 이온들을 상기 기판(100)의 상부에 이온 주입하여 형성될 수 있다. 일 예로, 상기 불순물 영역은 상기 소자 분리막들(101)의 깊이보다 얕게 형성될 수 있다. 상기 불순물 영역은 상기 소자 분리막들(101)의 형성 후 또는 형성 전에 형성될 수 있다. 다른 실시예에 있어서, 상기 불순물 영역은 본 단계가 아닌 이후의 단계에서 형성될 수 있다. 상기 불순물 영역은 상기 셀 어레이 영역(CAR)에 한정되어 형성될 수 있으며, 상기 주변 회로 영역(PCR)은 마스크층(미도시)에 의하여 커버되어 형성되지 않을 수 있다.
상기 셀 어레이 영역(CAR)의 기판(100)의 상부에 트렌치들(11)이 형성될 수 있다. 상기 트렌치들(11)은 D1 방향으로 연장되며 D2 방향으로 상호 이격되도록 형성되어, 상기 불순물 영역을 제 1 불순물 영역(21) 및 제 2 불순물 영역들(22)로 분리할 수 있다. 즉, 하나의 활성 영역(AR)에서, 제 1 불순물 영역(21)은 한 쌍의 제 2 불순물 영역들(22) 사이에 제공되고, 상기 제 1 불순물 영역(21)과 상기 제 2 불순물 영역들(22)은 상기 트렌치들(11)에 의하여 분리될 수 있다.
상기 트렌치들(11)은 상기 기판(100)의 상면에 제 1 마스크 패턴(MP)을 형성 한 후, 이를 식각 마스크로 이용한 건식 및/또는 습식 식각 공정에 의하여 형성될 수 있다. 상기 제 1 마스크 패턴(MP)은 상기 주변 회로 영역(PCR)을 덮고, 이에 따라 상기 주변 회로 영역(PCR)에는 식각 공정이 수행되지 않을 수 있다. 일 예로, 상기 제 1 마스크 패턴(MP)은 실리콘산화막, 실리콘질화막, 및 실리콘산화질화막 중 적어도 하나를 포함할 수 있다. 상기 트렌치들(11)의 깊이는 상기 소자 분리막들(101)의 깊이보다 얕을 수 있다.
상기 트렌치들(11)이 형성된 결과물 상에, 셀 게이트 절연 패턴들(126), 셀 게이트 도전 패턴들(121), 및 캐핑 패턴들(129)이 차례로 형성될 수 있다. 일 예로, 상기 셀 게이트 도전 패턴들(121)은 워드 라인들(WL)일 수 있다. 일 예로, 상기 트렌치들(11) 내에 셀 게이트 절연층 및 셀 게이트 도전층이 형성된 후, 이를 식각하여 상기 트렌치들(11) 하부에 상기 셀 게이트 절연 패턴들(126) 및 상기 셀 게이트 도전 패턴들(121)을 형성할 수 있다. 상기 셀 게이트 도전 패턴들(121) 상에 캐핑 패턴들(129)이 형성될 수 있다. 상기 캐핑 패턴들(129)은 상기 셀 게이트 도전 패턴들(121)이 형성된 상기 트렌치들(11)의 나머지 부분을 채우는 절연막을 형성한 후, 에치백 공정을 수행하여 형성될 수 있다.
일 예로, 상기 셀 게이트 절연 패턴들(126)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 셀 게이트 도전 패턴들(121)은 도핑된 반도체 물질, 도전성 금속 질화물, 금속, 또는 금속-반도체 화합물 중 적어도 하나를 포함할 수 있다. 상기 캐핑 패턴들(129)은 실리콘 질화막, 실리콘 산화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 셀 게이트 절연 패턴들(126), 상기 셀 게이트 도전 패턴들(121) 및 상기 캐핑 패턴들(129)은 각각 각각 화학적 기상 증착(Chemical Vapor Deposition:CVD), 물리적 기상 증착(Physical Vapor Deposition:PVD), 또는 원자층 증착(Atomic Layer Depositon: ALD) 중 적어도 하나로 형성될 수 있다.
도 1, 도 2, 도 4a 내지 도 4c를 참조하여, 상기 제 1 마스크 패턴(MP)이 제거될 수 있다. 상기 제 1 마스크 패턴(MP)은 습식 식각 공정으로 제거될 수 있다. 상기 제 1 마스크 패턴(MP)의 제거 공정 시에 상기 캐핑 패턴들(129)의 상부가 함께 식각되어 상기 셀 게이트 도전 패턴들(121) 상에 리세스 영역들(RS)이 형성될 수 있다. 상기 리세스 영역들(RS)은 상기 트렌치들(11)을 따라 D1 방향으로 연장하고 D2 방향으로 상호 이격될 수 있다. 상기 리세스 영역들(RS)의 깊이는 상기 트렌치들(11)의 깊이의 약 10% 내지 약40%일 수 있다.
도 1, 도 2, 도 5a 내지 도 5c를 참조하여, 상기 기판(100)의 전 영역을 덮는 마스크층(130)을 형성한 후, 상기 셀 어레이 영역(CAR)을 덮는 포토 레지스트 패턴(135)을 형성할 수 있다. 상기 포토 레지스트 패턴(135)은 상기 주변 회로 영역(PCR)의 일부를 덮을 수 있다. 일 예로, 상기 포토 레지스트 패턴(135)은 상기 주변 회로 영역(PCR) 중 NMOSFET 영역(NR), 즉, 상기 제 1 및 제 2 영역들(PCR1, PCR2)을 덮을 수 있으며, PMOSFET 영역(PR), 즉, 상기 제 3 및 제 4 영역(PCR3, PCR4)을 노출할 수 있다. 상기 마스크층(130)은 상기 리세스 영역들(RS)을 채울 수 있다. 일 예로, 상기 마스크층(130)은 실리콘 산화막일 수 있다. 상기 마스크층(130)은 상기 리세스 영역들(RS)을 완전히 채우고 상기 리세스 영역들(RS) 사이의 상기 기판(100)의 상면으로 연장되도록 형성될 수 있다.
도 1, 도 2, 도 6a 내지 도 6c를 참조하여, 상기 포토 레지스트 패턴(135)을 이용하여 상기 마스크층(130)을 패터닝하여 제 2 마스크 패턴(131)을 형성할 수 있다. 상기 제 2 마스크 패턴(131)은 상기 셀 어레이 영역(CAR) 및 상기 NMOSFET 영역(NR)을 덮고 상기 PMOSFET 영역(PR)을 노출할 수 있다. 상기 패터닝 공정 동안, 상기 PMOSFET 영역(PR) 의 상부가 함께 식각되어 제거될 수 있다. 그 결과, 상기 PMOSFET 영역(PR)의 상면은 상기 셀 어레이 영역(CAR) 및 상기 NMOSFET 영역(NR) 보다 낮아질 수 있다. 이와는 달리, 상기 PMOSFET 영역(PR)의 상부는 제거되지 않을 수 있다.
노출된 PMOSFET 영역(PR)의 기판(100) 상에 반도체층(SP)이 형성될 수 있다. 상기 반도체층(SP)은 선택적 에피택시얼 성장(Selective Epitaxial Growth : SEG) 공정에 의하여 형성될 수 있다. 상기 셀 어레이 영역(CAR) 및 상기 NMOSFET 영역(NR)은 상기 제 2 마스크 패턴(131)에 의하여 커버되어 상기 반도체층(SP)이 형성되지 않을 수 있다. 상기 반도체층(SP)은 실리콘보다 캐리어 이동도가 높은 반도체 물질을 포함할 수 있다. 일 예로, 상기 반도체층(SP)은 상기 기판(100)과는 다른 격자 상수를 갖는 실리콘-저마늄층일 수 있다. 일 예로, 상기 반도체층(SP)은 약 80Å 내지 120 Å의 두께로 형성될 수 있다.
도 1, 도 2, 도 7a 내지 도 7c를 참조하여, 상기 셀 어레이 영역(CAR) 및 상기 NMOSFET 영역(NR)으로부터 상기 제 2 마스크 패턴(131)이 제거될 수 있다. 상기 제 2 마스크 패턴(131)의 일부는 상기 리세스 영역들(RS) 내에 잔류하여 잔류 패턴(132)을 형성할 수 있다. 상기 셀 어레이 영역(CAR)을 덮고 상기 주변 회로 영역(PCR)을 노출하는 버퍼 패턴(BP)이 형성될 수 있다. 상기 버퍼 패턴(BP)의 하면은 상기 잔류 패턴(132)의 상면과 접할 수 있다. 일 예로, 상기 버퍼 패턴(BP)은 제 1 버퍼 패턴(137) 및 상기 제 1 버퍼 패턴(137) 상의 제 2 버퍼 패턴(138)을 포함할 수 있다. 상기 제 1 버퍼 패턴(137)은 실리콘 산화막일 수 있고, 상기 제 2 버퍼 패턴(138)은 실리콘 질화막일 수 있다. 상기 버퍼 패턴(BP)은 상기 기판(100)의 전면에 실리콘 산화막 및 실리콘 질화막을 차례로 형성한 후, 상기 셀 어레이 영역(CAR)을 덮고 상기 주변 회로 영역(PCR)을 노출하는 포토 레지스트 패턴을 이용한 패터닝 공정을 수행하여 형성될 수 있다. 일 실시예에 따르면, 상기 제 2 버퍼 패턴(138)과 상기 포토 레지스트 패턴 사이에 추가적인 실리콘 산화막이 제공될 수 있다.
도 1, 도 2, 도 8a 내지 도 8c를 참조하여, 고전압 트랜지스터 영역인 제 1 및 제 3 영역들(PCR1, PCR3) 상에 제 1 게이트 절연막(31)이 형성될 수 있다. 이후, 상기 기판(100)의 전면에 제 2 게이트 절연막(32)이 형성될 수 있다. 일 실시예에 따르면, 상기 제 2 게이트 절연막(32)의 형성 이전에, 저전압 트랜지스터 영역인 제 2 및 제 4 영역들(PCR2, PCR4)에 제 3 게이트 절연막(30)이 형성될 수 있다. 상기 제 1 및 제 2 게이트 절연막들(31, 32)은 상기 셀 어레이 영역(CAR)에도 형성될 수 있다.
상기 제 1 게이트 절연막(31)은 상기 제 2 및 제 3 게이트 절연막(32, 30)보다 유전 상수가 낮을 수 있다. 일 예로, 상기 제 1 게이트 절연막(31)은 실리콘 산화막 및/또는 실리콘 산화질화막을 포함할 수 있다. 상기 제 1 게이트 절연막(31)은 상기 제 2 및 제 3 게이트 절연막들(30, 32)보다 두꺼울 수 있다. 상기 제 2 게이트 절연막(32)은 실리콘산화막보다 유전상수가 큰 고유전막일 수 있다. 상기 제 2 게이트 절연막(32)은 상기 제 1 및 제 3 게이트 절연막들 보다 유전 상수가 클 수 있다. 일 예로, 상기 제 2 게이트 절연막(32)은 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr), 및 란탄(La) 중 하나를 포함하는 산화물, 질화물, 규화물, 산화질화물, 또는 규화산화질화물일 수 있다. 상기 제 1 게이트 절연막(31) 및 상기 제 2 게이트 절연막(32)은 ALD, CVD, 및 PVD 중 하나로 형성될 수 있다. 상기 제 3 게이트 절연막(30)은 실리콘 산화막 또는 실리콘 산화질화막일 수 있다. 일 예로, 상기 제 3 게이트 절연막(30)은 노출된 상기 기판(100) 또는 상기 반도체층(SP)을 소모하는 열산화 및/또는 열질화 공정으로 형성될 수 있다.
도 1, 도 2, 도 9a 내지 도 9c를 참조하여, 상기 NMOSFET 영역(NR)에 제 1 일함수 조절막(33)이 형성되고 상기 PMOSFET 영역(PR)에 제 2 일함수 조절막(34)이 형성될 수 있다. 상기 셀 어레이 영역(CAR) 상에 형성되었던 상기 제 1 및 제 2 게이트 절연막들(31, 32)은 제거될 수 있다. 상기 제 1 및 제 2 일함수 조절막들(33, 34)은 각 트랜지스터들이 요구되는 문턱전압 및 그 밖의 성능을 구현하기 위한 층들일 수 있다. 상기 제 1 및 제 2 일함수 조절막들(33, 34)은 각각 특정 일함수를 갖는 단일 또는 다중의 금속 함유막일 수 있다.
예를 들면, 제 2 일함수 조절막(34)은 TiN, TiN/TaN, Al2O3/TiN, Al/TiN, TiN/Al/TiN, TiN/TiON, 또는 Ta/TiN, TaN/TiN을 포함하는 층들일 수 있으며, TiN은 TaN, TaCN, TiCN, CoN, CoCN으로 대체 가능하다. 상기 제 2 일함수 조절막(34)은 30Å 내지 60Å의 두께를 가질 수 있다. 상기 제 1 일함수 조절막(33)은 상기 제 2 일함수 조절막(34)과 동일한 구성을 갖는 층 상에 La/TiN, Mg/TiN, 또는 Sr/TiN을 포함하는 층들을 더 포함할 수 있다. La 은 LaO 또는 LaON으로 대체 가능하다.
도 1, 도 2, 도 10a 내지 도 10c를 참조하여, 상기 셀 어레이 영역(CAR) 및 상기 주변 회로 영역(PCR) 상에 제 1 도전층(141)이 형성될 수 있다. 상기 제 1 도전층(141)은 도핑된 반도체층일 수 있다. 일 예로, 상기 제 1 도전층(141)은 p형 도펀트로 도핑된 폴리 실리콘층일 수 있다. 상기 제 1 도전층(141) 및 상기 버퍼 패턴(BP)을 관통하여 상기 제 1 불순물 영역(21)에 연결되는 제 1 콘택(CT1)이 형성될 수 있다. 상기 제 1 콘택(CT1)은 도핑된 반도체, 도전성 금속 질화물 또는 금속을 포함할 수 있다. 상기 제 1 콘택(CT1)이 형성된 후, 상기 셀 어레이 영역(CAR) 및 상기 주변 회로 영역(PCR) 상에 배리어층(142) 및 제 2 도전층(143)이 차례로 형성될 수 있다. 상기 배리어층(142)은 도전성 금속질화물, 금속-실리콘 화합물, 금속-실리콘 질화물 중 적어도 하나를 포함할 수 있다. 상기 제 2 도전층(143)은 금속, 도전성 금속 질화물, 금속-실리콘화합물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제 2 도전층(143)은 W, Ti, 또는 Ta 중 적어도 하나를 포함할 수 있다. 상기 제 1 도전층(141), 상기 배리어층(142) 및 상기 제 2 도전층(143)은 ALD 또는 PVD에 의하여 형성될 수 있다.
도 1, 도 2, 도 11a 내지 도 11d를 참조하여, 캐핑층(151)을 형성한 후, 패터닝 공정을 수행하여 상기 셀 어레이 영역(CAR)에 도전 라인들을 형성하고, 상기 주변 회로 영역(PCR)에 제 1 내지 제 4 트랜지스터들(TR1-TR4)을 형성할 수 있다. 일 예로, 상기 도전 라인들은 비트 라인들(BL)일 수 있다. 상기 제 1 도전층(141), 상기 배리어층(142) 및 상기 제 2 도전층(143)은 각각 제 1 도전 패턴(145), 배리어 패턴(14) 및 제 2 도전 패턴(147)이 될 수 있다. 상기 패터닝 공정은 상기 버퍼 패턴(BP)을 식각 정지막으로 사용하여 수행될 수 있다. 이후, 상기 NMOSFET 영역(NR)에 제 1 소스/드레인 영역(161)이 형성되고, 상기 PMOSFET 영역(PR)에 제 2 소스/드레인 영역(162)이 형성될 수 있다. 일 예로, 상기 제 1 소스/드레인 영역(161)은 n형 불순물 영역일 수 있고, 상기 제 2 소스/드레인 영역(162)은 p형 불순물 영역일 수 있다. 상기 비트 라인들(BL) 및 상기 제 1 내지 제 4 트랜지스터들(TR1-TR4)의 측벽에 스페이서들(152)이 형성될 수 있다. 일 예로, 상기 스페이서들(152)은 실리콘 산화막일 수 있다.
상기 제 2 불순물 영역(22)을 노출하는 콘택홀을 형성한 후, 상기 콘택홀을 채우는 제 2 콘택들(CT2)이 형성될 수 있다. 상기 제 2 콘택들(CT2)은 금속, 도전성 금속 질화물, 금속-실리콘화합물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제 2 콘택들(CT2)은 차례로 적층된 폴리 실리콘 패턴 및 금속 패턴을 포함할 수 있다. 상기 제 2 콘택들(CT2) 상에 정보 저장부들(DS)은 형성할 수 있다. 일 예로, 본 발명의 메모리 소자가 DRAM일 경우, 상기 정보 저장부들(DS)은 하부 전극, 유전막, 및 상부 전극을 포함하는 커패시터일 수 있다. 이와는 달리, 상기 정보 저장부(DS)는 상변환층, 가변저항층, 또는 자기터널접합층을 포함할 수 있다.
도 12a 및 도 12b는 각각 본 발명의 실시예들 및 비교례에 따른 도 11a의 Q 영역의 확대도이다. Q 영역은 상기 셀 어레이 영역(CAR)과 상기 주변 회로 영역(PCR)의 경계에 해당하는 영역으로, 상기 비트 라인들(BL)의 단부들이 제공된다. 도 12b의 비교례는 상기 반도체층(SP)의 형성 이전에 상기 버퍼 패턴(BP)을 형성한 결과물로, 상기 제 1 마스크 패턴(MP)의 일부가 완전히 제거되지 않았다. 그 결과, 도 11a 내지 도 11b를 참조하여 설명된 패터닝 공정에서 잔류된 제 1 마스크 패턴(MP) 및 그 위의 제 1 버퍼 패턴(137)의 측벽이 과도하게 리세스되어 언더컷 영역(UC)이 형성되며, 상기 언더컷 영역(UC)을 덮는 층간 절연막(157) 내에 도전성 잔류물(MS)이 형성될 수 있다. 상기 도전성 잔류물(MS)은 언더컷 영역(UC)이 형성된 이후 콘택 또는 전극 등 도전성 물질의 증착 공정에 의하여 발생될 수 있다. 일 예로, 상기 도전성 잔류물(MS)은 La, Ti, Al, 또는 Hf와 같은 금속 물질을 포함할 수 있다. 상기 도전성 잔류물(MS)은 상기 셀 어레이 영역(CAR)과 상기 주변 회로 영역(PCR)의 경계를 따라 연장될 수 있으며, 이에 따라 반도체 메모리 소자의 배선들 사이의 단락을 초래할 수 있다.
도 12a를 참조하면, 본 발명의 실시예들에 따라 상기 반도체층(SP)의 형성 이후에 상기 버퍼 패턴(BP)을 형성한 결과물로, 언더컷 영역 및 도전성 잔류물이 없는 것을 볼 수 있다. 잔류된 제 1 마스크 패턴(MP)을 완전히 제거하기 위해서는 도 4a 내지 도 4c와 같이 리세스 영역들(RS)이 생기도록 식각 공정을 진행해야 한다. 그러나, 비교례와 같이 상기 반도체층(SP)의 형성 이전에 상기 버퍼 패턴(BP)을 형성하는 경우, 상대적으로 두께가 얇은 상기 버퍼 패턴(BP)에 의하여 상기 리세스 영역들(RS)이 완전히 채워지지 않는 문제가 발생된다. 본 발명의 실시예들에 따르면, 상기 리세스 영역들(RS)이 형성된 후 상기 버퍼 패턴(BP)의 형성 전, 상기 반도체층(SP)이 형성될 수 있다. 상기 반도체층(SP)의 형성을 위한 상기 제 2 마스크 패턴(131)의 일부가 상기 리세스 영역들(RS)을 채우므로 위와 같은 문제가 해결될 수 있다. 이에 따라, 반도체 메모리 소자의 신뢰성을 향상시킬 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 상기 기판(100)의 상부에 형성된 상기 트렌치들(11) 내의 워드 라인 구조체들을 포함하며, 상기 워드 라인 구조체들 각각은 상기 트렌치들(11) 내에 차례로 적층된 워드 라인(WL). 캐핑 패턴(129), 및 잔류 패턴(123)을 포함할 수 있다. 상기 잔류 패턴(123)은 상기 워드 라인(WL)의 상면을 따라 연장될 수 있다. 상기 워드 라인 구조체들은 상기 활 성 영역들을 가로질러 제 1 불순물 영역들(21) 및 제 2 불순물 영역들(22)로 분리할 수 있다. 상기 비트 라인들(BL)은 D2 방향으로 연장되며 상기 제 1 콘택들(CT1)을 통하여 상기 제 1 불순물 영역들(21)과 연결될 수 있다. 상기 제 2 불순물 영역들(22)은 제 2 콘택들(CT2)을 통하여 정보 저장부들(DS)과 연결될 수 있다. 상기 비트 라인들(BL)과 상기 기판(100) 사이에 버퍼 패턴(BP)이 제공되고, 상기 제 1 콘택들(CT1) 및 상기 제 2 콘택들(CT2)은 상기 버퍼 패턴(BP)을 관통할 수 있다. 상기 제 1 콘택들(CT1)은 상기 버퍼 패턴(BP)을 관통하여 상기 잔류 패턴(123)과 연결될 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 NMOSFET 영역(NR) 상의 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)을 포함하고, PMOSFET 영역(PR) 상의 제 3 트랜지스터(TR3) 및 제 4 트랜지스터(TR4)를 포함할 수 있다. 상기 제 3 및 제 4 트랜지스터들(TR3, TR4)은 캐리어 이동도가 높은 반도체 물질, 일 예로, 실리콘-저마늄을 포함하는 반도체층(SP)을 채널로 사용할 수 있다. 고전압 트랜지스터인 상기 제 1 및 제 3 트랜지스터들(TR1, TR3)은 제 1 게이트 절연막(31) 및 제 2 게이트 절연막(32)을 포함하고, 저전압 트랜지스터인 상기 제 2 및 제 4 트랜지스터들(TR2, TR4)은 제 3 게이트 절연막(30) 및 제 2 게이트 절연막(32)을 포함할 수 있다. 상기 제 1 및 제 2 트랜지스터들(TR1, TR2)은 제 1 일함수 조절막(33)을 포함하고, 상기 제 3 및 제 4 트랜지스터들(TR3, TR4)은 제 2 일함수 조절막(34)을 포함할 수 있다. 상기 제 1 내지 제 4 트랜지스터들(TR1-TR4)은 제 1 도전 패턴(145), 배리어 패턴(14), 제 2 도전 패턴(147), 및 캐핑층(151)을 포함할 수 있다.
도 13a 및 도 13b는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 도면들로, 도 2의 A-A'선 및 F-F'선에 따른 단면도들이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략된다.
도 13a 및 도 13b를 참조하면, 본 실시예에 따른 반도체 메모리 소자는 버퍼 패턴(BP)이 상기 제 2 버퍼 패턴(138) 없이 상기 제 1 버퍼 패턴(137)의 단일막일 수 있다. 일 예로, 상기 제 1 버퍼 패턴(137)은 실리콘 산화막일 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 셀 영역 및 주변 회로 영역을 포함하는 기판을 제공하는 것;
상기 셀 영역을 덮고 상기 주변 회로 영역을 노출하는 마스크 패턴을 형성하는 것;
상기 마스크 패턴에 의하여 노출된 상기 주변 회로 영역 상에 상기 기판과는 다른 격자 상수를 갖는 반도체층을 성장시키는 것;
상기 셀 영역을 덮고 상기 반도체층을 노출하는 버퍼층을 형성하는 것;
상기 버퍼층 및 상기 반도체층을 덮는 도전층을 형성하는 것; 및
상기 도전층을 패터닝하여 상기 셀 영역에 도전 라인들을 형성하고 상기 주변 회로 영역에 게이트 전극을 형성하는 것을 포함하는 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,
상기 버퍼층은 상기 반도체층의 형성 이후 형성되는 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,
상기 도전층을 패터닝하는 것은 상기 버퍼층을 식각 정지막으로 수행되는 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,
상기 반도체층은 실리콘-저마늄을 포함하는 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,
상기 버퍼층 형성 후 상기 도전층을 형성하기 이전, 상기 반도체층 상에 게이트 절연막을 형성하는 것을 더 포함하는 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,
상기 주변 회로 영역은 PMOSFET 영역 및 NMOSFET 영역을 포함하고,
상기 마스크 패턴은 상기 NMOSFET 영역을 덮고,
상기 반도체층은 상기 PMOSFET 영역에 형성되는 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,
상기 버퍼층은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함하는 반도체 메모리 소자의 제조 방법.
- 제 7 항에 있어서,
상기 버퍼층은 실리콘 산화막 및 상기 실리콘 산화막 상의 실리콘 질화막을 포함하는 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,
상기 버퍼층은 상기 마스크 패턴보다 얇은 반도체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,
상기 마스크 패턴을 형성하기 전,
상기 셀 영역의 기판에 소자 분리막에 의하여 정의되는 활성 영역들을 형성하는 것; 및
상기 활성 영역들 각각을 제 1 불순물 영역 및 제 2 불순물 영역으로 분리하는 워드 라인들을 형성하는 것을 더 포함하는 반도체 메모리 소자의 제조 방법.
- 제 10 항에 있어서,
상기 워드 라인들을 형성하는 것은:
상기 기판 내에 트렌치들을 형성하는 것; 및
상기 트렌치들 내에 도전 물질을 제공하는 것을 포함하고,
상기 마스크 패턴은 상기 트렌치들의 상부를 채우는 반도체 메모리 소자의 제조 방법.
- 제 11 항에 있어서,
상기 트렌치들을 형성하는 것은:
상기 기판 상에 트렌치 마스크를 형성하는 것;
상기 트렌치 마스크를 식각 마스크로 상기 기판의 상부를 식각하는 것; 및
상기 트렌치 마스크를 제거하는 것을 포함하는 반도체 메모리 소자의 제조 방법.
- 제 12 항에 있어서,
상기 워드 라인들의 형성 후, 상기 트렌치들의 상부를 채우는 캐핑 패턴을 형성하는 것을 더 포함하고,
상기 트렌치 마스크의 제거 시, 상기 캐핑 패턴의 상부가 제거되어 상기 트렌치들 내에 리세스 영역들이 형성되고,
상기 마스크 패턴은 상기 리세스 영역들을 채우는 반도체 메모리 소자의 제조 방법.
- 제 10 항에 있어서,
상기 버퍼층을 관통하여 상기 제 1 불순물 영역들과 상기 도전 라인들을 연결하는 제 1 콘택들을 형성하는 것을 더 포함하는 반도체 메모리 소자의 제조 방법.
- 제 14 항에 있어서,
상기 도전층은 제 1 도전층 및 제 2 도전층을 포함하고,
상기 제 1 도전층은 반도체를 포함하고 상기 제 2 도전층은 금속을 포함하고,
상기 제 1 콘택들은 상기 제 2 도전층을 형성하기 이전 형성되고 상기 제 1 도전층을 관통하는 반도체 메모리 소자의 제조 방법.
- 제 10 항에 있어서,
상기 도전 라인들 사이에 상기 버퍼층을 관통하여 상기 제 2 불순물 영역들과 연결되는 제 2 콘택들을 형성하는 것; 및
상기 제 2 콘택들 상에 각각 정보 저장부를 형성하는 것을 더 포함하는 반도체 메모리 소자의 제조 방법.
- 소자 분리막에 의하여 정의되는 활성 영역들을 포함하는 기판;
상기 기판 상부의 트렌치 내에 매립되고 상기 활성 영역들을 가로질러 제 1 불순물 영역들과 제 2 불순물 영역들로 분리하는 워드 라인 구조체들;
상기 워드 라인 구조체들과 교차하여 연장되고 상기 제 1 불순물 영역들을 연결하는 비트 라인들; 및
상기 제 2 불순물 영역들과 연결되는 정보 저장부들을 포함하고,
상기 워드 라인 구조체들 각각은 상기 트렌치 내에 차례로 적층된 워드 라인, 캐핑 패턴, 및 잔류 패턴을 포함하는 반도체 메모리 소자.
- 제 17 항에 있어서,
상기 잔류 패턴은 상기 워드 라인의 상면을 따라 연장되는 반도체 메모리 소자.
- 제 17 항에 있어서,
상기 비트 라인들과 상기 기판 사이에 제공되는 버퍼 패턴을 더 포함하고,
상기 잔류 패턴의 상면은 상기 버퍼 패턴의 하면과 접하는 반도체 메모리 소자.
- 제 19 항에 있어서,
상기 비트 라인들과 상기 제 1 불순물 영역들을 연결하는 콘택들을 더 포함하고,
상기 콘택들은 상기 버퍼 패턴을 관통하여 상기 잔류 패턴과 연결되는 반도체 메모리 소자.
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