KR20230106990A - 반도체 소자 및 그 제조 방법 - Google Patents

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여성진
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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는, 셀 영역, 코어 영역, 및 상기 셀 영역과 상기 코어 영역 사이의 경계 영역을 포함하는 기판, 상기 셀 영역은 제1 활성 패턴을 포함하고, 상기 코어 영역은 제2 활성 패턴을 포함하며; 상기 경계 영역 상의 소자 분리막, 상기 소자 분리막은 상기 제1 활성 패턴과 상기 제2 활성 패턴 사이의 트렌치를 채우고; 상기 제1 활성 패턴 상에 제공되며, 상기 셀 영역에서 상기 경계 영역으로 연장되는 라인 구조체; 및 상기 경계 영역 상의 상기 라인 구조체의 일 단을 덮는 캐핑 패턴을 포함한다. 상기 소자 분리막은 상기 라인 구조체의 상기 일 단에 인접하여 형성된 리세스 영역을 포함하고, 상기 캐핑 패턴은 상기 라인 구조체의 상기 일 단을 따라 상기 리세스 영역까지 연장되며, 상기 캐핑 패턴의 바닥면은, 상기 라인 구조체 아래의 상기 소자 분리막의 상면보다 낮다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 신뢰성이 향상된 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 소자들 중에서 정보 저장 소자는 논리 데이터를 저장할 수 있다. 전자 산업의 발전과 함께 정보 저장 소자는 더욱 고집적화 되고 있다. 이로써, 정보 저장 소자를 구성하는 요소들의 선폭들이 감소 되고 있다.
또한, 정보 저장 소자의 고집적화와 함께, 정보 저장 소자의 높은 신뢰성이 요구되고 있다. 하지만, 고집적화로 인하여, 정보 저장 소자의 신뢰성이 저하될 수 있다. 따라서, 정보 저장 소자의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 향상된 반도체 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 셀 영역, 코어 영역, 및 상기 셀 영역과 상기 코어 영역 사이의 경계 영역을 포함하는 기판, 상기 셀 영역은 제1 활성 패턴을 포함하고, 상기 코어 영역은 제2 활성 패턴을 포함하며; 상기 경계 영역 상의 소자 분리막, 상기 소자 분리막은 상기 제1 활성 패턴과 상기 제2 활성 패턴 사이의 트렌치를 채우고; 상기 제1 활성 패턴 상에 제공되며, 상기 셀 영역에서 상기 경계 영역으로 연장되는 라인 구조체; 및 상기 경계 영역 상의 상기 라인 구조체의 일 단을 덮는 캐핑 패턴을 포함할 수 있다. 상기 소자 분리막은 상기 라인 구조체의 상기 일 단에 인접하여 형성된 리세스 영역을 포함하고, 상기 캐핑 패턴은 상기 라인 구조체의 상기 일 단을 따라 상기 리세스 영역까지 연장되며, 상기 캐핑 패턴의 바닥면은, 상기 라인 구조체 아래의 상기 소자 분리막의 상면보다 낮을 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 셀 영역, 코어 영역, 및 상기 셀 영역과 상기 코어 영역 사이의 경계 영역을 포함하는 기판, 상기 셀 영역은 제1 활성 패턴을 포함하고, 상기 코어 영역은 제2 활성 패턴을 포함하며; 상기 경계 영역 상의 소자 분리막, 상기 소자 분리막은 상기 제1 활성 패턴과 상기 제2 활성 패턴 사이의 트렌치를 채우고; 상기 제1 활성 패턴 상에 제공되며, 상기 셀 영역에서 상기 경계 영역으로 연장되는 라인 구조체; 상기 제2 활성 패턴 상에 제공된 코어 게이트 구조체; 상기 경계 영역 상에 제공되어, 상기 코어 게이트 구조체의 측벽을 덮는 측벽 스페이서; 및 상기 경계 영역 상에 제공되어, 상기 라인 구조체의 일 단을 덮는 캐핑 패턴을 포함할 수 있다. 상기 캐핑 패턴은 상기 측벽 스페이서와 다른 물질을 포함할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 셀 영역, 코어 영역, 및 상기 셀 영역과 상기 코어 영역 사이의 경계 영역을 포함하는 기판, 상기 셀 영역은 제1 활성 패턴을 포함하고, 상기 코어 영역은 제2 활성 패턴을 포함하며, 상기 제1 활성 패턴은 제1 방향으로의 장축을 가지고, 상기 제1 활성 패턴은 상기 제1 방향으로 서로 이격된 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함하며; 상기 제1 활성 패턴의 상기 제1 및 제2 소스/드레인 영역들 사이의 그루브 내에 제공된 게이트 전극, 상기 게이트 전극은 제2 방향으로 연장되고; 상기 게이트 전극과 상기 제1 활성 패턴 사이에 개재된 게이트 유전막; 상기 게이트 전극 상에 제공되어 상기 그루브를 채우는 게이트 캐핑막; 상기 기판 상에 제공되어, 상기 제1 활성 패턴과 상기 제2 활성 패턴을 정의하는 소자 분리막; 상기 셀 영역 상의 버퍼막; 상기 버퍼막 상에서 상기 제1 활성 패턴을 가로지르며 상기 제2 방향에 교차하는 제3 방향으로 연장되는 라인 구조체, 상기 라인 구조체는 상기 셀 영역에서 상기 경계 영역으로 연장되고, 상기 라인 구조체는 상기 버퍼막을 관통하여 상기 제1 소스/드레인 영역에 접속하는 제1 도전 패턴, 상기 제1 도전 패턴 상의 비트 라인, 및 상기 비트 라인과 상기 제1 도전 패턴 사이의 제1 배리어 패턴을 포함하며; 상기 라인 구조체의 양 측벽들 상에 각각 제공된 한 쌍의 스페이서들; 상기 제2 소스/드레인 영역에 접속하는 콘택; 상기 콘택 상의 랜딩 패드; 상기 랜딩 패드 상의 정보 저장 요소; 상기 제2 활성 패턴 상의 코어 게이트 구조체, 상기 코어 게이트 구조체는 상기 제1 도전 패턴에 대응하는 제2 도전 패턴, 상기 제1 배리어 패턴에 대응하는 제2 배리어 패턴, 및 상기 비트 라인에 대응하는 코어 게이트 전극을 포함하고; 상기 코어 게이트 구조체의 측벽 상의 측벽 스페이서; 및 상기 경계 영역 상의 상기 라인 구조체의 일 단을 덮는 캐핑 패턴을 포함할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판의 셀 영역 상에 제1 활성 패턴을 형성하는 것; 상기 기판의 코어 영역 상이 제2 활성 패턴을 형성하는 것; 상기 셀 영역과 상기 코어 영역 사이의 경계 영역 상에 소자 분리막을 형성하는 것; 상기 셀 영역 상에 도전막을 포함하는 플레이트 구조체를 형성하는 것, 상기 플레이트 구조체의 일 단은 상기 경계 영역 상에 위치하고; 상기 플레이트 구조체의 상기 일 단 상에 측벽 스페이서를 형성하는 것; 상기 코어 영역을 덮되, 상기 경계 영역과 상기 셀 영역을 노출하는 제1 식각 마스크 패턴을 형성하는 것; 상기 제1 식각 마스크 패턴을 이용한 제1 식각 공정을 수행하여, 상기 플레이트 구조체의 상기 일 단 상의 상기 측벽 스페이서를 선택적으로 제거하는 것; 상기 플레이트 구조체 상에 마스크 막을 형성하는 것, 상기 마스크 막은 상기 플레이트 구조체의 상기 일 단을 캐핑하고; 상기 마스크 막을 패터닝하여 라인 형태의 마스크 패턴을 형성하는 것; 및 상기 마스크 패턴을 식각 마스크로 상기 플레이트 구조체를 식각하여, 상기 제1 활성 패턴을 가로지르는 라인 구조체를 형성하는 것을 포함할 수 있다.
본 발명의 반도체 소자에 따르면, 경계 영역 상의 라인 구조체의 일 단을 캐핑 패턴이 캐핑(cap)할 수 있다. 캐핑 구조체는 라인 구조체의 비트 라인이 산화물 환경에 노출되는 것을 방지하여, 비트 라인의 선폭이 줄어드는 공정 결함을 해소할 수 있다. 결과적으로 본 발명에 따른 반도체 소자는 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 2는 도 1의 셀 영역과 코어 영역 사이의 경계를 확대한 평면도이다.
도 3a는 도 2의 A-A'선에 따른 단면도이고, 도 3b는 도 2의 B-B'선에 따른 단면도이고, 도 3c는 도 2의 C-C'선에 따른 단면도이고, 도 3d는 도 2의 D-D'선에 따른 단면도이다.
도 4는 도 3d의 M 영역을 확대한 단면도이다.
도 5 및 도 6 각각은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 도 3d의 M 영역을 확대한 단면도이다.
도 7, 도 9, 도 11, 도 13 및 도 15는 본 발명의 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다.
도 8a, 도 10a, 도 12a, 도 14a, 및 도 16a는 각각 도 7, 도 9, 도 11, 도 13 및 도 15의 A-A'선에 따른 단면도들이다.
도 8b, 도 10b, 도 12b, 도 14b, 및 도 16b는 각각 도 7, 도 9, 도 11, 도 13 및 도 15의 B-B'선에 따른 단면도들이다.
도 8c, 도 10c, 도 12c, 도 14c, 및 도 16c는 각각 도 7, 도 9, 도 11, 도 13 및 도 15의 C-C'선에 따른 단면도들이다.
도 8d, 도 10d, 도 12d, 도 14d, 및 도 16d는 각각 도 7, 도 9, 도 11, 도 13 및 도 15의 D-D'선에 따른 단면도들이다.
도 8e, 도 10e, 도 12e, 도 14e, 및 도 16e는 각각 도 7, 도 9, 도 11, 도 13 및 도 15의 E-E'선에 따른 단면도들이다.
도 17 내지 도 21은 도 14d의 N 영역을 형성하는 방법을 설명하기 위한 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 반도체 소자(10)는 셀 영역들(CAR)을 포함할 수 있다. 셀 영역들(CAR)은 복수의 메모리 셀들을 포함하는 영역들로 각각 하나의 유닛 셀 블록을 구성할 수 있다. 셀 영역들(CAR)은 제1 방향(D1) 및 제2 방향(D2)으로 서로 이격될 수 있다.
서로 인접하는 셀 영역들(CAR) 사이에 코어 영역(COR)이 제공될 수 있다. 코어 영역(COR)에 센스 증폭기(sense amplifier) 및 쓰기 드라이버(write driver)가 제공될 수 있다. 셀 영역들(CAR)의 일 측에 주변 회로 영역(POR)이 제공될 수 있다. 주변 회로 영역(POR)은 로우 디코더(ROW Decoder) 및 칼럼 디코더(Column Decoder) 등을 포함할 수 있다.
도 2는 도 1의 셀 영역과 코어 영역 사이의 경계를 확대한 평면도이다. 도 3a는 도 2의 A-A'선에 따른 단면도이고, 도 3b는 도 2의 B-B'선에 따른 단면도이고, 도 3c는 도 2의 C-C'선에 따른 단면도이고, 도 3d는 도 2의 D-D'선에 따른 단면도이다. 도 4는 도 3d의 M 영역을 확대한 단면도이다.
도 2를 참조하면, 셀 영역(CAR), 경계 영역(BR) 및 코어 영역(COR)을 포함하는 기판(100)이 제공될 수 있다. 셀 영역(CAR)은 복수의 메모리 셀들이 제공되는 영역일 수 있다. 경계 영역(BR)은 셀 영역(CAR)과 코어 영역(COR) 사이에 개재될 수 있다. 경계 영역(BR)은 셀 영역(CAR) 상의 구조와 코어 영역(COR) 상의 구조간의 차이에 따른 공정 차이를 완충하기 위한 영역일 수 있다. 경계 영역(BR)은 셀 영역(CAR) 상의 구조와 코어 영역(COR) 상의 구조를 서로 연결할 수 있다.
기판(100)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택셜 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택셜 박막의 기판일 수 있다.
이하 도 2 및 도 3a 내지 도 3d를 참조하여 셀 영역(CAR)에 대해 먼저 상세히 설명한다. 기판(100)의 셀 영역(CAR) 상에 제1 활성 패턴들(ACT1)을 정의하는 소자 분리막(ST)이 제공될 수 있다. 제1 활성 패턴들(ACT1)은 기판(100)의 상부가 패터닝되어 형성된 것일 수 있다. 제1 활성 패턴들(ACT1) 각각은, 기판(100)의 상면에 평행한 제3 방향(D3)으로 연장될 수 있다. 다시 말하면 제1 활성 패턴들(ACT1) 각각은 제3 방향(D3)으로의 장축을 가질 수 있다. 제1 활성 패턴들(ACT1)은 제1 방향(D1) 및 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 제1 활성 패턴들(ACT1)은 제3 방향(D3)으로 서로 이격될 수 있다.
제1 활성 패턴들(ACT1) 각각은, 기판(100)의 상면에 수직한 방향(즉, 제4 방향(D4))으로 갈수록 그의 폭이 줄어들 수 있다. 다시 말하면, 제1 활성 패턴들(ACT1) 각각은, 기판(100)의 바닥면으로부터 멀어질수록 그의 폭이 줄어들 수 있다.
제1 활성 패턴들(ACT1) 사이에 제1 및 제2 트렌치들(TR1, TR2)이 정의될 수 있다. 소자 분리막(ST)은 제1 활성 패턴들(ACT1) 사이의 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 제2 방향(D2)으로 서로 인접하는 한 쌍의 제1 활성 패턴들(ACT1) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제3 방향(D3)으로 서로 인접하는 한 쌍의 제1 활성 패턴들(ACT1) 사이에 제2 트렌치(TR2)가 정의될 수 있다.
제2 방향(D2)으로 서로 인접하는 한 쌍의 제1 활성 패턴들(ACT1) 사이의 거리는 제3 방향(D3)으로 서로 인접하는 한 쌍의 제1 활성 패턴들(ACT1) 사이의 거리보다 작을 수 있다. 이로써, 제2 트렌치(TR2)는 제1 트렌치(TR1)보다 더 깊을 수 있다. 다시 말하면, 제2 트렌치(TR2)의 바닥은 제1 트렌치(TR1)의 바닥보다 더 낮을 수 있다 (도 3b 참조).
각각의 제1 활성 패턴들(ACT1)의 상부는, 제1 소스/드레인 영역(SD1) 및 한 쌍의 제2 소스/드레인 영역들(SD2)을 포함할 수 있다. 제1 소스/드레인 영역(SD1)은 한 쌍의 제2 소스/드레인 영역들(SD2) 사이에 위치할 수 있다. 다시 말하면, 평면적 관점에서, 제2 소스/드레인 영역(SD2), 제1 소스/드레인 영역(SD1) 및 제2 소스/드레인 영역(SD2)이 제3 방향(D3)을 따라 순차적으로 배열될 수 있다.
각각의 제1 활성 패턴들(ACT1)에 한 쌍의 그루브들(GRV)이 정의될 수 있다 (도 2c 참조). 각각의 그루브들(GRV)은, 제1 소스/드레인 영역(SD1)과 제2 소스/드레인 영역(SD2) 사이에 정의될 수 있다. 그루브(GRV)는 제1 활성 패턴(ACT1)의 상부를 관통하면서, 제1 활성 패턴(ACT1)의 상면으로부터 기판(100)의 바닥면을 향해 아래로 연장될 수 있다. 그루브(GRV)의 바닥은 제1 및 제2 트렌치들(TR1, TR2)의 바닥들보다 더 높을 수 있다.
각각의 제1 활성 패턴들(ACT1)의 상부는, 한 쌍의 채널 영역들(CH)을 더 포함할 수 있다. 평면적 관점에서, 채널 영역(CH)은 제1 소스/드레인 영역(SD1)과 제2 소스/드레인 영역(SD2) 사이에 개재될 수 있다. 채널 영역(CH)은 그루브(GRV)의 아래에 위치할 수 있다 (도 3d 참조). 따라서, 채널 영역(CH)은 제1 및 제2 소스/드레인 영역들(SD1, SD2)보다 더 낮게 위치할 수 있다.
제1 활성 패턴들(ACT1) 및 소자 분리막(ST)을 가로지르는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 그루브들(GRV) 내에 각각 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 활성 패턴(ACT1)의 한 쌍의 채널 영역들(CH) 상에 한 쌍의 게이트 전극들(GE)이 제공될 수 있다. 다시 말하면, 평면적 관점에서, 게이트 전극(GE)이 제1 소스/드레인 영역(SD1)과 제2 소스/드레인 영역(SD2) 사이에 개재될 수 있다. 게이트 전극(GE)의 상면은 제1 활성 패턴(ACT1)의 상면(예를 들어, 제1 소스/드레인 영역(SD1)의 상면 또는 제2 소스/드레인 영역(SD2)의 상면)보다 더 낮을 수 있다.
도 3d를 다시 참조하면, 게이트 전극(GE)의 상부는 제1 활성 패턴(ACT1)의 제1 소스/드레인 영역(SD1)에 인접할 수 있다. 게이트 전극(GE)의 하부는 채널 영역(CH)에 인접할 수 있다. 게이트 전극(GE)은 메모리 셀의 워드 라인에 대응할 수 있다.
도 2 및 도 3a 내지 도 3d를 참조하면, 게이트 전극(GE)과 제1 활성 패턴(ACT1) 사이에 게이트 유전막(GI)이 개재될 수 있다. 게이트 전극(GE) 상에 게이트 캐핑막(GP)이 제공될 수 있다. 게이트 캐핑막(GP)은 게이트 전극(GE)의 상면을 덮을 수 있다. 게이트 캐핑막(GP)의 상면은 제1 활성 패턴(ACT1)의 상면과 공면을 이룰 수 있다.
게이트 전극(GE)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및/또는 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄)을 포함할 수 있다. 게이트 유전막(GI)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및/또는 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 납 아연 니오브산염 또는 이들의 조합을 포함할 수 있다. 게이트 캐핑막(GP)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.
기판(100) 상에 버퍼막(IL)이 제공될 수 있다. 버퍼막(IL)은 제1 활성 패턴들(ACT1)의 제1 소스/드레인 영역들(SD1)을 노출하는 제1 콘택홀들(CNH1)을 포함할 수 있다. 본 발명의 일 실시예로, 버퍼막(IL)은 순차적으로 적층된 제1 절연막 및 제2 절연막을 포함할 수 있다. 상기 제2 절연막은 상기 제1 절연막보다 큰 유전율을 가질 수 있다. 예를 들어, 상기 제1 절연막은 실리콘 산화막을 포함하고, 상기 제2 절연막은 실리콘 산질화막을 포함할 수 있다.
버퍼막(IL) 상에 제1 방향(D1)으로 서로 평행하게 연장되는 라인 구조체들(LST)이 제공될 수 있다. 라인 구조체들(LST)은 제2 방향(D2)을 따라 배열될 수 있다. 평면적 관점에서, 라인 구조체들(LST)은 게이트 전극들(GE)과 수직하게 교차할 수 있다 (도 2 참조). 라인 구조체들(LST) 각각의 양 측벽들 상에 한 쌍의 스페이서들(SP)이 제공될 수 있다. 스페이서들(SP)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.
본 발명의 일 실시예로, 각각의 스페이서들(SP)은 제1 스페이서, 제2 스페이서 및 제3 스페이서를 포함할 수 있다. 상기 제1 스페이서는 라인 구조체(LST)의 측벽을 직접 덮을 수 있다. 상기 제2 스페이서는 상기 제1 스페이서와 상기 제3 스페이서 사이에 개재될 수 있다. 상기 제2 스페이서는 상기 제1 및 제3 스페이서들보다 낮은 유전율을 가지는 절연물로 이루어질 수 있다. 일 예로, 상기 제1 및 제3 스페이서들 각각은 실리콘 질화막을 포함하고, 상기 제2 스페이서는 실리콘 산화막을 포함할 수 있다. 다른 예로, 상기 제2 스페이서는 공기, 즉 에어 스페이서로 이루어질 수 있다.
각각의 라인 구조체들(LST)은, 순차적으로 적층된 도전 패턴(CP), 배리어 패턴(BP), 비트 라인(BL), 및 마스크 패턴(MP)을 포함할 수 있다. 도전 패턴(CP)은, 제1 콘택홀(CNH1)을 채우며 제1 소스/드레인 영역(SD1)에 접속하는 콘택부(CNP)를 포함할 수 있다. 보다 구체적으로, 콘택부(CNP)는 버퍼막(IL)을 관통하여 기판(100)의 바닥면을 향해 연장될 수 있다. 콘택부(CNP)는 제1 소스/드레인 영역(SD1)에 직접 접촉할 수 있다.
배리어 패턴(BP)은 비트 라인(BL) 내의 금속 물질이 도전 패턴(CP)으로 확산되는 것을 억제할 수 있다. 비트 라인(BL)은 배리어 패턴(BP) 및 도전 패턴(CP)을 통하여 제1 소스/드레인 영역(SD1)과 전기적으로 연결될 수 있다.
도전 패턴(CP)은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등)을 포함할 수 있다. 배리어 패턴(BP)은 도전성 금속질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물)을 포함할 수 있다. 비트 라인(BL)은 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄)을 포함할 수 있다.
마스크 패턴(MP)은, 비트 라인(BL) 상에 순차적으로 적층된 제1 마스크 패턴(MP1), 스토퍼 패턴(STP) 및 제2 마스크 패턴(MP2)을 포함할 수 있다. 스토퍼 패턴(STP)은 제1 및 제2 마스크 패턴들(MP1, MP2) 사이에 개재될 수 있다. 제1 마스크 패턴(MP1), 스토퍼 패턴(STP) 및 제2 마스크 패턴(MP2) 각각은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 일 예로, 제1 마스크 패턴(MP1), 스토퍼 패턴(STP) 및 제2 마스크 패턴(MP2)은 서로 동일한 물질(예를 들어, 실리콘 질화물)을 포함할 수 있다.
도 3b를 다시 참조하면, 게이트 캐핑막(GP) 상에 복수개의 절연 펜스들(IFS)이 제공될 수 있다. 각각의 절연 펜스들(IFS)은 버퍼막(IL)을 관통하여 게이트 캐핑막(GP)의 상부까지 연장될 수 있다.
도 2 및 도 3b를 다시 참조하면, 절연 펜스들(IFS)은 제1 방향(D1) 및 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 구체적으로, 절연 펜스들(IFS)은 제2 방향(D2)으로 연장되는 게이트 캐핑막(GP) 상에 제2 방향(D2)을 따라 배열될 수 있다. 절연 펜스들(IFS) 및 라인 구조체들(LST)은, 제2 방향(D2)을 따라 서로 교번적으로 배열될 수 있다. 제2 방향(D2)을 따라 배열된 절연 펜스들(IFS)은, 그 아래의 게이트 전극(GE)과 수직적으로 중첩될 수 있다.
도 2 및 도 3a 내지 도 3d를 참조하면, 버퍼막(IL)을 관통하여 제2 소스/드레인 영역들(SD2)에 각각 접속하는 콘택들(CNT)이 제공될 수 있다. 각각의 콘택들(CNT)은, 제2 소스/드레인 영역(SD2)의 상부가 부분적으로 식각되어 형성된 제2 콘택홀(CNH2)을 채울 수 있다. 도 3a를 다시 참조하면, 콘택(CNT)은 제2 콘택홀(CNH2)에 의해 노출된 제2 소스/드레인 영역(SD2)에 직접 접촉할 수 있다. 추가적으로, 콘택(CNT)은 스페이서(SP)의 측벽 및 소자 분리막(ST)의 상면과 접촉할 수 있다. 콘택(CNT)은 스페이서(SP)에 의해 그와 인접하는 라인 구조체(LST)로부터 이격될 수 있다. 각각의 콘택들(CNT)은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등)을 포함할 수 있다.
도 2를 다시 참조하면, 콘택들(CNT)은 제1 방향(D1) 및 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 구체적으로, 콘택들(CNT) 및 라인 구조체들(LST)은, 제2 방향(D2)을 따라 서로 교번적으로 배열될 수 있다. 서로 인접하는 라인 구조체들(LST) 사이에 콘택들(CNT) 및 절연 펜스들(IFS)이 개재될 수 있다. 서로 인접하는 라인 구조체들(LST) 사이의 콘택들(CNT) 및 절연 펜스들(IFS)은, 제1 방향(D1)을 따라 서로 교번적으로 배열될 수 있다.
콘택들(CNT) 상에, 콘택들(CNT)에 각각 접속하는 랜딩 패드들(LP)이 제공될 수 있다. 랜딩 패드들(LP)은 콘택들(CNT)을 통해 제2 소스/드레인 영역들(SD2)과 각각 전기적으로 연결될 수 있다. 랜딩 패드(LP)는, 그에 연결된 콘택(CNT)과 오정렬될 수 있다. 다시 말하면, 랜딩 패드(LP)는, 그에 연결된 콘택(CNT)의 중심으로부터 수평적으로 오프셋될 수 있다 (도 2 및 도 3a 참조). 랜딩 패드들(LP)은 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄)을 포함할 수 있다.
마스크 패턴들(MP) 상에 절연 패턴(INP)이 제공될 수 있다. 셀 영역(CAR) 상의 절연 패턴(INP)은 랜딩 패드들(LP)의 평면적 형태를 정의할 수 있다. 절연 패턴(INP)에 의해, 인접하는 랜딩 패드들(LP)이 서로 분리될 수 있다.
랜딩 패드들(LP) 상에 정보 저장 요소들(DS)이 각각 제공될 수 있다. 구체적으로, 각각의 정보 저장 요소들(DS)은, 랜딩 패드(LP) 및 콘택(CNT)을 통해 제2 소스/드레인 영역(SD2)에 전기적으로 연결될 수 있다. 일 실시예에 따르면, 각각의 정보 저장 요소들(DS)은 데이터를 저장하는 캐패시터일 수 있다. 일 예로, 정보 저장 요소들(DS)은 랜딩 패드들(LP)에 각각 연결되는 하부 전극들, 상기 하부 전극들을 덮는 상부 전극, 상기 하부 전극들과 상기 상부 전극 사이에 개재하는 유전막을 포함할 수 있다. 상기 상부 전극은 상기 하부 전극들을 공통적으로 덮는 공통 전극일 수 있다.
각각의 상기 하부 전극들은 속이 빈 실린더 형태를 가질 수 있다. 각각의 상기 하부 전극들은 불순물이 도핑된 실리콘, 텅스텐과 같은 금속, 또는 티탄 질화물과 같은 도전성 금속 화합물을 포함할 수 있다. 유전막(HDL)은 고유전율 물질, 예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 납 아연 니오브산염 또는 이들의 조합을 포함할 수 있다. 상기 상부 전극은 도핑된 실리콘, Ru, RuO, Pt, PtO, Ir, IrO, SRO(SrRuO), BSRO((Ba,Sr)RuO), CRO(CaRuO), BaRuO, La(Sr,Co)O, Ti, TiN, W, WN, Ta, TaN, TiAlN, TiSiN, TaAlN, TaSiN, 또는 이들의 조합을 포함할 수 있다.
이하 도 2, 도 3d 및 도 3e를 참조하여 경계 영역(BR) 및 코어 영역(COR)에 대해 상세히 설명한다. 기판(100)의 셀 영역(CAR)과 코어 영역(COR) 사이에 제3 트렌치(TR3)가 정의될 수 있다. 다시 말하면, 기판(100)의 경계 영역(BR) 상에 제3 트렌치(TR3)가 정의될 수 있다. 소자 분리막(ST)이 제3 트렌치(TR3)를 채울 수 있다.
코어 영역(COR) 상에 적어도 하나의 제2 활성 패턴(ACT2)이 제공될 수 있다. 일 예로, 셀 영역(CAR)의 제1 활성 패턴(ACT1)과 코어 영역(COR)의 제2 활성 패턴(ACT2) 사이에 제3 트렌치(TR3)정의될 수 있다. 도 2에 제2 활성 패턴(ACT2)은 사각 형상으로 도시되었으나, 이에 한정되지 않으며 어떠한 형태로도 변형이 가능하다.
상기 코어 영역(COR) 상에 코어 게이트 구조체(CGS)가 제공될 수 있다. 상기 코어 게이트 구조체(CGS)는 제2 활성 패턴(ACT2) 상에 차례로 적층된 코어 게이트 절연막(CGI), 도전 패턴(CP), 배리어 패턴(BP), 코어 게이트 전극(CGE), 및 제1 마스크 패턴(MP1)을 포함할 수 있다. 일 예로, 코어 게이트 구조체(CGS)와 제2 활성 패턴(ACT2)은 코어 영역(COR)의 센스 증폭기의 트랜지스터를 구성할 수 있다.
코어 게이트 구조체(CGS)의 구성 요소들은, 앞서 설명한 셀 영역(CAR) 상의 라인 구조체(LST)의 구성 요소들과 실질적으로 동일 공정으로 형성될 수 있다. 코어 게이트 구조체(CGS)의 구성 요소들은 라인 구조체(LST)의 구성 요소들과 실질적으로 동일한 레벨들에 각각 배치될 수 있다. 다시 말하면, 코어 게이트 절연막(CGI)은 버퍼막(IL)에 대응될 수 있고, 코어 게이트 전극(CGE)은 비트 라인(BL)에 대응될 수 있다.
일 실시예로, 코어 게이트 구조체(CGS)의 일 단은 경계 영역(BR)의 소자 분리막(ST) 상까지 연장될 수 있다. 다시 말하면, 코어 게이트 구조체(CGS)의 적어도 일부는 경계 영역(BR)의 소자 분리막(ST)과 수직적으로 중첩될 수 있다.
코어 게이트 구조체(CGS)의 측벽 상에 측벽 스페이서(SPC)가 제공될 수 있다. 도 3d에 나타난 바와 같이, 측벽 스페이서(SPC)는 경계 영역(BR)의 소자 분리막(ST) 상에 위치할 수 있다. 측벽 스페이서(SPC)는 실리콘 산화막, 실리콘 질화막, 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
도 2를 참조하면, 라인 구조체(LST)의 일 단(EN)은 경계 영역(BR)의 소자 분리막(ST) 상까지 연장될 수 있다. 라인 구조체(LST)의 일 단(EN)에 캐핑 패턴(DML)이 연결될 수 있다. 캐핑 패턴(DML)은 경계 영역(BR)의 소자 분리막(ST) 상에 제공될 수 있다. 캐핑 패턴(DML)은 라인 구조체(LST)의 일 단(EN)으로부터 제1 방향(D1)의 반대 방향으로 코어 영역(COR)을 향해 연장될 수 있다. 캐핑 패턴(DML)과 그에 연결된 라인 구조체(LST)는 제1 방향(D1)으로 정렬될 수 있다. 캐핑 패턴(DML)의 선폭과 그에 연결된 라인 구조체(LST)의 선폭은 서로 실질적으로 동일할 수 있다.
도 2, 도 3d 및 도 3e를 다시 참조하면, 캐핑 패턴(DML)은 스토퍼 패턴(STP) 및 제2 마스크 패턴(MP2)을 포함할 수 있다. 캐핑 패턴(DML)에는 도전 패턴(CP), 배리어 패턴(BP) 및 비트 라인(BL)이 생략될 수 있다.
스토퍼 패턴(STP)은, 경계 영역(BR) 상의 라인 구조체(LST)의 일 단(EN)을 덮을 수 있다. 스토퍼 패턴(STP)은 라인 구조체(LST)로부터 경계 영역(BR)의 소자 분리막(ST)의 상면을 덮으며 코어 게이트 구조체(CGS) 상으로 연장될 수 있다. 스토퍼 패턴(STP)은 측벽 스페이서(SPC)를 덮을 수 있다. 측벽 스페이서(SPC)를 덮는 스토퍼 패턴(STP)과 캐핑 패턴(DML) 사이에 층간 절연막(ILD)이 개재될 수 있다.
제2 마스크 패턴(MP2)은 스토퍼 패턴(STP) 상에 제공될 수 있다. 제2 마스크 패턴(MP2)은 라인 구조체(LST)로부터 캐핑 패턴(DML)을 거쳐 코어 게이트 구조체(CGS) 상으로 연장될 수 있다. 평면적 관점에서, 제2 마스크 패턴(MP2)은 라인 구조체(LST) 및 캐핑 패턴(DML)과 중첩될 수 있다. 코어 영역(COR) 상의 제2 마스크 패턴(MP2)은, 코어 영역(COR)과 중첩되는 플레이트 형태를 가질 수 있다. 다시 말하면, 코어 영역(COR) 상의 제2 마스크 패턴(MP2)은, 코어 게이트 구조체(CGS)뿐만 아니라 코어 게이트 구조체(CGS) 주변의 층간 절연막(ILD)을 모두 덮을 수 있다.
일 실시예로, 도 2에 나타난 바와 같이, 제2 마스크 패턴(MP2)는 평면적으로 손바닥 형태를 가질 수 있다. 구체적으로, 셀 영역(CAR) 및 경계 영역(BR) 상의 제2 마스크 패턴(MP2)은 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 셀 영역(CAR) 및 경계 영역(BR) 상의 제2 마스크 패턴(MP2)은, 라인 구조체(LST) 및 캐핑 패턴(DML)과 중첩될 수 있다. 코어 영역(COR) 상의 제2 마스크 패턴(MP2)은, 코어 영역(COR)을 전체적으로 덮는 플레이트 형태를 가질 수 있다.
캐핑 패턴(DML) 아래의 소자 분리막(ST)의 상부에 리세스 영역(RS)이 정의될 수 있다. 소자 분리막(ST)의 리세스 영역(RS)의 바닥은, 라인 구조체(LST) 아래의 소자 분리막(ST)의 상면(STt)보다 낮을 수 있다. 소자 분리막(ST)의 리세스 영역(RS)의 바닥은, 코어 게이트 구조체(CGS) 아래의 소자 분리막(ST)의 상면보다 낮을 수 있다.
캐핑 패턴(DML)의 제2 마스크 패턴(MP2)은 스토퍼 패턴(STP)을 따라 소자 분리막(ST)의 리세스 영역(RS) 내로 연장될 수 있다. 캐핑 패턴(DML)의 제2 마스크 패턴(MP2)의 바닥면은, 라인 구조체(LST)의 제2 마스크 패턴(MP2)의 바닥면보다 낮을 수 있다. 캐핑 패턴(DML)의 제2 마스크 패턴(MP2)의 바닥면은, 코어 영역(COR) 상의 제2 마스크 패턴(MP2)의 바닥면보다 낮을 수 있다.
캐핑 패턴(DML)의 바닥면(DMLb)은 소자 분리막(ST)의 리세스 영역(RS)의 바닥과 동일할 수 있다. 캐핑 패턴(DML)의 바닥면(DMLb)은 라인 구조체(LST)의 버퍼막(IL)의 바닥면보다 낮을 수 있다. 다시 말하면, 캐핑 패턴(DML)의 바닥면(DMLb)은 라인 구조체(LST) 아래의 소자 분리막(ST)의 상면(STt)보다 낮을 수 있다.
도 3e를 다시 참조하면, 캐핑 패턴(DML)의 양 측벽들 상에 한 쌍의 스페이서들(SP)이 제공될 수 있다. 한 쌍의 스페이서들(SP)은, 라인 구조체(LST)의 양 측벽들로부터 캐핑 패턴(DML)의 양 측벽들 상으로 연장될 수 있다. 서로 인접하는 캐핑 패턴들(DML) 사이에 더미 콘택(DCNT)이 제공될 수 있다. 더미 콘택(DCNT)의 바닥은 소자 분리막(ST)과 접촉할 수 있다. 더미 콘택(DCNT) 상에는 더미 도전막(DCL)이 제공될 수 있다.
도 2, 도 3d 및 도 3e를 다시 참조하면, 제2 마스크 패턴(MP2) 상에 절연 패턴(INP)이 제공될 수 있다. 도시되진 않았지만, 절연 패턴(INP) 내에 적어도 하나의 금속 배선이 제공될 수 있다. 상기 금속 배선은 라인 구조체(LST)의 비트 라인(BL)과 코어 게이트 구조체(CGS)의 코어 게이트 전극(CGE)을 서로 전기적으로 연결할 수 있다.
도 4를 참조하여, 본 발명의 일 실시예에 따른 캐핑 패턴(DML)에 대해 보다 상세히 설명한다. 캐핑 패턴(DML)은 코어 영역(COR)의 층간 절연막(ILD)과 라인 구조체(LST)의 일 단(EN) 사이에 제공될 수 있다. 캐핑 패턴(DML)은 라인 구조체(LST)의 일 단(EN)을 캐핑할 수 있다. 다시 말하면, 캐핑 패턴(DML)은 비트 라인(BL)이, 라인 구조체(LST)의 일 단(EN) 인근에서 산화물(oxide) 환경에 노출되는 것을 방지할 수 있다.
캐핑 패턴(DML)은 라인 구조체(LST)의 일 단(EN)을 따라 소자 분리막(ST)을 향해 연장될 수 있다. 캐핑 패턴(DML)의 하부는 소자 분리막(ST)의 리세스 영역(RS) 내에 제공될 수 있다. 캐핑 패턴(DML)의 바닥면(DMLb)은 라인 구조체(LST)의 바닥면보다 낮을 수 있다. 캐핑 패턴(DML)의 바닥면(DMLb)은 라인 구조체(LST) 아래의 소자 분리막(ST)의 상면(STt)보다 낮을 수 있다. 이로써 캐핑 패턴(DML)은 라인 구조체(LST)의 일 단(EN)을 보다 완전히 캐핑할 수 있다.
코어 게이트 구조체(CGS)의 측벽 상에는 측벽 스페이서(SPC)가 제공되나, 라인 구조체(LST)의 일 단(EN) 상에는 스페이서가 생략될 수 있다. 라인 구조체(LST)의 일 단(EN)은 캐핑 패턴(DML)이 직접 덮을 수 있다. 보다 구체적으로, 라인 구조체(LST)의 일 단(EN)은 캐핑 패턴(DML)이 직접 덮을 수 있다. 보다 구체적으로, 라인 구조체(LST)의 일 단(EN)은 캐핑 패턴(DML)의 스토퍼 패턴(STP)이 직접 덮을 수 있다. 일 예로 스토퍼 패턴(STP)은 실리콘 질화물을 포함하므로, 비트 라인(BL)의 일 단(EN)이 산화물 환경에 노출되는 것이 방지될 수 있다.
소자 분리막(ST)의 리세스 영역(RS)은, 라인 구조체(LST)의 아래로 연장되는 언더컷 영역(UCR)을 포함할 수 있다. 언더컷 영역(UCR)은 리세스 영역(RS)으로부터 수평적으로 연장된 공간일 수 있다. 언더컷 영역(UCR)에 의해 버퍼막(IL)의 바닥면(ILb)이 노출될 수 있다. 캐핑 패턴(DML)은, 언더컷 영역(UCR)을 채우는 하부 돌출부(LPP)를 포함할 수 있다. 하부 돌출부(LPP)의 상면은 버퍼막(IL)의 바닥면(ILb)을 직접 덮을 수 있다. 하부 돌출부(LPP)는 라인 구조체(LST)의 적어도 일부와 수직적으로 중첩될 수 있다.
도 4에 나타난 바와 같이, 본 실시예에 따른 캐핑 패턴(DML)은 L자 형태로 라인 구조체(LST)의 일 단(EN)을 커버할 수 있다. 이로써 캐핑 패턴(DML)은 라인 구조체(LST)의 일 단(EN)을 보다 완전히 캐핑하여, 비트 라인(BL)의 일 단(EN)이 산화물 환경에 노출되는 것을 보다 효과적으로 방지할 수 있다.
도 5 및 도 6 각각은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 도 3d의 M 영역을 확대한 단면도이다. 본 실시예에서는, 앞서 도 4를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 5를 참조하면, 소자 분리막(ST)의 리세스 영역(RS)은, 라인 구조체(LST)의 일 단(EN)에 인접하는 내측벽(RSw)을 포함할 수 있다. 리세스 영역(RS)의 내측벽(RSw)은 라인 구조체(LST)의 일 단(EN)과 수직적으로 정렬될 수 있다. 캐핑 패턴(DML)은 라인 구조체(LST)의 일 단(EN) 및 리세스 영역(RS)의 내측벽(RSw)을 직접 덮을 수 있다.
앞서 도 4를 참조하여 설명한 것과 달리, 본 실시예의 소자 분리막(ST)의 리세스 영역(RS)은 언더컷 영역(UCR)이 생략될 수 있다. 본 실시예의 캐핑 패턴(DML)은 하부 돌출부(LPP)가 생략될 수 있다.
도 6을 참조하면, 코어 게이트 구조체(CGS)의 측벽 상에 측벽 스페이서(SPC)가 생략될 수 있다. 스토퍼 패턴(STP)이 코어 게이트 구조체(CGS)의 측벽을 직접 덮을 수 있다. 코어 게이트 구조체(CGS)의 측벽을 덮는 스토퍼 패턴(STP)과 캐핑 패턴(DML) 사이에 층간 절연막(ILD)이 제공될 수 있다.
도 7, 도 9, 도 11, 도 13 및 도 15는 본 발명의 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다. 도 8a, 도 10a, 도 12a, 도 14a, 및 도 16a는 각각 도 7, 도 9, 도 11, 도 13 및 도 15의 A-A'선에 따른 단면도들이다. 도 8b, 도 10b, 도 12b, 도 14b, 및 도 16b는 각각 도 7, 도 9, 도 11, 도 13 및 도 15의 B-B'선에 따른 단면도들이다. 도 8c, 도 10c, 도 12c, 도 14c, 및 도 16c는 각각 도 7, 도 9, 도 11, 도 13 및 도 15의 C-C'선에 따른 단면도들이다. 도 8d, 도 10d, 도 12d, 도 14d, 및 도 16d는 각각 도 7, 도 9, 도 11, 도 13 및 도 15의 D-D'선에 따른 단면도들이다. 도 8e, 도 10e, 도 12e, 도 14e, 및 도 16e는 각각 도 7, 도 9, 도 11, 도 13 및 도 15의 E-E'선에 따른 단면도들이다. 도 17 내지 도 21은 도 14d의 N 영역을 형성하는 방법을 설명하기 위한 단면도들이다.
도 7 및 도 8a 내지 도 8e를 참조하면, 셀 영역(CAR), 경계 영역(BR) 및 코어 영역(COR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100)의 상부를 패터닝하여, 셀 영역(CAR) 상에 제1 활성 패턴들(ACT1)이 형성될 수 있고, 코어 영역(COR) 상에 제2 활성 패턴(ACT2)이 형성될 수 있다.
제1 활성 패턴들(ACT1) 각각은, 기판(100)의 상면에 평행한 제3 방향(D3)으로 연장될 수 있다. 제1 활성 패턴들(ACT1)은 제1 방향(D1) 및 제2 방향(D2)을 따라 이차원 적으로 배열될 수 있다. 제1 활성 패턴들(ACT1)은 제3 방향(D3)으로 서로 이격될 수 있다.
제1 활성 패턴들(ACT1) 사이에 제1 및 제2 트렌치들(TR1, TR2)이 형성될 수 있다. 제2 방향(D2)으로 서로 인접하는 한 쌍의 제1 활성 패턴들(ACT1) 사이에 제1 트렌치(TR1)가 형성될 수 있다. 제3 방향(D3)으로 서로 인접하는 한 쌍의 제1 활성 패턴들(ACT1) 사이에 제2 트렌치(TR2)가 형성될 수 있다.
셀 영역(CAR)의 제1 활성 패턴(ACT1)과 코어 영역(COR)의 제2 활성 패턴(ACT2) 사이에 제3 트렌치(TR3)가 형성될 수 있다. 제3 트렌치(TR3)는 경계 영역(BR) 및 코어 영역(COR) 상에 형성될 수 있다.
제1 내지 제3 트렌치들(TR1-TR3)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은 제1 내지 제3 트렌치들(TR1-TR3)을 완전히 채우면서 제1 및 제2 활성 패턴들(ACT1, ACT2)을 덮도록 형성될 수 있다. 제1 및 제2 활성 패턴들(ACT1, ACT2)의 상면들이 노출될 때까지 소자 분리막(ST) 상에 평탄화 공정이 수행될 수 있다.
셀 영역(CAR) 상의 제1 활성 패턴들(ACT1) 및 소자 분리막(ST)을 패터닝하여, 그루브들(GRV)이 형성될 수 있다. 평면적 관점에서, 그루브들(GRV) 각각은 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다.
그루브들(GRV)을 형성하는 것은, 개구부들을 포함하는 하드 마스크 패턴을 형성하는 것, 및 상기 하드 마스크 패턴을 식각 마스크로 노출된 제1 활성 패턴들(ACT1) 및 소자 분리막(ST)을 식각하는 것을 포함할 수 있다. 그루브(GRV)는 제1 트렌치(TR1)보다 얕게 형성될 수 있다.
각각의 그루브들(GRV) 내에 게이트 유전막(GI), 게이트 전극(GE) 및 게이트 캐핑막(GP)이 순차적으로 형성될 수 있다. 구체적으로, 그루브(GRV) 내에 게이트 유전막(GI)이 컨포멀하게 형성될 수 있다. 게이트 유전막(GI)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및/또는 고유전율 물질을 포함할 수 있다.
게이트 유전막(GI) 상에 그루브(GRV)를 채우는 도전막을 형성하여, 게이트 전극(GE)이 형성될 수 있다. 상기 도전막은 도전성 금속 질화물 및/또는 금속 물질을 포함할 수 있다.
게이트 유전막(GI) 및 게이트 전극(GE)을 리세스하고, 리세스된 게이트 전극(GE) 상에 게이트 캐핑막(GP)이 형성될 수 있다. 게이트 캐핑막(GP)의 상면은 제1 활성 패턴(ACT1)의 상면과 공면을 이룰 수 있다.
제1 활성 패턴들(ACT1) 상에 이온 주입 공정을 수행하여, 제1 활성 패턴(ACT1)의 상부에 제1 소스/드레인 영역(SD1) 및 한 쌍의 제2 소스/드레인 영역들(SD2)이 형성될 수 있다. 한 쌍의 제2 소스/드레인 영역들(SD2)은 제1 소스/드레인 영역(SD1)을 사이에 두고 제3 방향(D3)으로 서로 이격될 수 있다. 일 예로, 제1 및 제2 소스/드레인 영역들(SD1, SD2)은 동일한 불순물로 도핑될 수 있다.
게이트 전극(GE)의 아래에 위치하는 제1 활성 패턴(ACT1)에 채널 영역(CH)이 정의될 수 있다. 평면적 관점에서, 채널 영역(CH)은 제1 소스/드레인 영역(SD1)과 제2 소스/드레인 영역(SD2) 사이에 개재될 수 있다. 게이트 전극(GE)은 채널 영역(CH)의 상면 및 양 측벽들 상에 제공될 수 있다 (도 8b 참조).
도 9 및 도 10a 내지 도 10e를 참조하면, 기판(100)의 전면 상에 버퍼막(IL)이 형성될 수 있다. 다시 말하면, 버퍼막(IL)은 셀 영역(CAR), 경계 영역(BR) 및 코어 영역(COR) 상에 형성될 수 있다. 일 예로, 버퍼막(IL)은 실리콘 산화막 및 실리콘 산질화막이 적층된 멀티 레이어 구조일 수 있다. 셀 영역(CAR) 상의 버퍼막(IL)을 패터닝하여, 제1 활성 패턴들(ACT1)의 제1 소스/드레인 영역들(SD1)을 각각 노출하는 제1 콘택홀들(CNH1)이 형성될 수 있다. 제1 콘택홀(CNH1)이 형성될 때, 제1 소스/드레인 영역(SD1)의 상부가 리세스될 수 있다. 제1 콘택홀(CNH1)이 형성될 때, 제1 소스/드레인 영역(SD1) 주변의 소자 분리막(ST)의 상부가 리세스될 수 있다.
버퍼막(IL) 상에 제1 도전막(CL1), 배리어 막(BAL) 및 제2 도전막(CL2)이 순차적으로 형성될 수 있다. 제1 도전막(CL1), 배리어 막(BAL) 및 제2 도전막(CL2)은, 셀 영역(CAR), 경계 영역(BR) 및 코어 영역(COR) 상에 형성될 수 있다.
제1 도전막(CL1)은 제1 콘택홀들(CNH1)을 채울 수 있다. 다시 말하면, 제1 도전막(CL1)은 제1 활성 패턴들(ACT1)의 제1 소스/드레인 영역들(SD1)과 접촉할 수 있다. 제1 콘택홀(CNH1)에 채워진 제1 도전막(CL1)은 콘택부(CNP)를 형성할 수 있다. 제1 도전막(CL1)은 버퍼막(IL)에 의해 제1 활성 패턴들(ACT1)의 제2 소스/드레인 영역들(SD2)과는 수직적으로 이격될 수 있다. 제1 도전막(CL1)은 도핑된 반도체 물질을 포함할 수 있다.
배리어 막(BAL)은 제1 도전막(CL1)과 제2 도전막(CL2) 사이에 개재되도록 형성될 수 있다. 배리어 막(BAL)은 도전성 금속질화물을 포함할 수 있다. 제2 도전막(CL2)은 금속 물질을 포함할 수 있다. 배리어 막(BAL)은 제2 도전막(CL2) 내의 금속 물질이 제1 도전막(CL1)으로 확산되는 것을 억제할 수 있다.
도 11 및 도 12a 내지 도 12e를 참조하면, 제2 도전막(CL2) 상에 제1 마스크 패턴(MP1)이 형성될 수 있다. 제1 마스크 패턴(MP1)은 셀 영역(CAR)을 완전히 덮도록 형성될 수 있다. 제1 마스크 패턴(MP1)의 가장자리는 경계 영역(BR)과 중첩될 수 있다. 코어 영역(COR) 상의 제1 마스크 패턴(MP1)은 코어 게이트 구조체(CGS)를 정의할 수 있다. 구체적으로, 제1 마스크 패턴(MP1)을 형성하는 것은, 제2 도전막(CL2) 상에 제1 마스크 막을 형성하는 것, 및 포토리소그래피를 이용하여 상기 제1 마스크 막을 패터닝하는 것을 포함할 수 있다.
제1 마스크 패턴(MP1)을 식각 마스크로 그 아래의 제2 도전막(CL2), 배리어 막(BAL), 제1 도전막(CL1), 및 버퍼막(IL)을 식각할 수 있다. 이로써 제1 마스크 패턴(MP1)에 의해 덮이지 않은 영역의 소자 분리막(ST)이 노출될 수 있다 (도 12d 및 도 12e 참조).
셀 영역(CAR) 상의 버퍼막(IL), 제1 도전막(CL1), 배리어 막(BAL) 및 제2 도전막(CL2)이 제1 마스크 패턴(MP1)에 의해 패터닝되어, 플레이트 구조체(PLS)가 형성될 수 있다. 평면적 관점에서, 플레이트 구조체(PLS)는 사각형의 플레이트 형태를 가질 수 있다. 플레이트 구조체(PLS)는 셀 영역(CAR)과 전체적으로 중첩될 수 있다. 플레이트 구조체(PLS)의 가장자리는 경계 영역(BR)의 적어도 일부와 중첩될 수 있다.
제2 활성 패턴(ACT2) 상의 버퍼막(IL), 제1 도전막(CL1), 배리어 막(BAL) 및 제2 도전막(CL2)이 제1 마스크 패턴(MP1)에 의해 패터닝되어, 코어 게이트 구조체(CGS)가 형성될 수 있다. 코어 게이트 구조체(CGS)는, 제2 활성 패턴(ACT2) 상에 순차적으로 적층된 코어 게이트 절연막(CGI), 도전 패턴(CP), 배리어 패턴(BP), 코어 게이트 전극(CGE), 및 제1 마스크 패턴(MP1)을 포함할 수 있다.
플레이트 구조체(PLS)의 경계 영역(BR) 상의 일 단(EN)(또는 측벽) 상에 측벽 스페이서(SPC)가 형성될 수 있다. 코어 게이트 구조체(CGS)의 측벽 상에 측벽 스페이서(SPC)가 형성될 수 있다. 측벽 스페이서(SPC)를 형성하는 것은, 기판(100)의 전면 상에 스페이서 막을 형성하는 것 및 상기 스페이서 막을 이방성 식각하는 것을 포함할 수 있다. 측벽 스페이서(SPC)는 실리콘 산화물을 포함할 수 있다.
도 13 및 도 14a 내지 도 14e를 참조하면, 셀 영역(CAR) 상의 플레이트 구조체(PLS)가 패터닝되어, 제1 방향(D1)으로 서로 평행하게 연장되는 라인 구조체들(LST)이 형성될 수 있다. 라인 구조체들(LST)은 셀 영역(CAR)에서부터 경계 영역(BR)까지 연장될 수 있다. 경계 영역(BR) 상의 라인 구조체(LST)의 일 단(EN) 상에 캐핑 패턴(DML)이 형성될 수 있다.
구체적으로 라인 구조체(LST) 및 캐핑 패턴(DML)을 형성하는 것은, 기판(100) 상에 스토퍼 막 및 제2 마스크 막을 형성하는 것, 포토리소그래피 공정을 이용하여 상기 제2 마스크 막으로부터 제2 마스크 패턴(MP2)을 형성하는 것, 및 상기 제2 마스크 패턴(MP2)을 식각 마스크로 플레이트 구조체(PLS)를 패터닝하는 것을 포함할 수 있다.
셀 영역(CAR) 상의 제2 마스크 패턴(MP2)을 식각 마스크로 스토퍼 막, 제1 마스크 패턴(MP1), 제2 도전막(CL2), 배리어 막(BAL) 및 제1 도전막(CL1)을 순차적으로 패터닝하여, 스토퍼 패턴(STP), 제1 마스크 패턴(MP1), 비트 라인(BL), 배리어 패턴(BP) 및 도전 패턴(CP)이 각각 형성될 수 있다. 셀 영역(CAR)의 버퍼막(IL) 상에 순차적으로 적층된 도전 패턴(CP), 배리어 패턴(BP), 비트 라인(BL) 및 마스크 패턴(MP)은 라인 구조체(LST)를 형성할 수 있다. 다시 말하면, 셀 영역(CAR) 상의 제2 마스크 패턴(MP2)에 의해 플레이트 구조체(PLS)로부터 복수개의 라인 구조체들(LST)이 형성될 수 있다. 평면적 관점에서, 각각의 비트 라인들(BL)은 게이트 전극들(GE)과 교차하며 연장될 수 있다.
라인 구조체(LST)의 도전 패턴(CP)은 제1 콘택홀들(CNH1)을 각각 채우는 콘택부들(CNP)을 포함할 수 있다. 도전 패턴(CP)은 콘택부(CNP)를 통해 제1 소스/드레인 영역(SD1)과 연결될 수 있다. 다시 말하면, 비트 라인(BL)은 도전 패턴(CP)을 통해 제1 소스/드레인 영역(SD1)과 전기적으로 연결될 수 있다.
경계 영역(BR) 상의 제2 마스크 패턴(MP2)은 캐핑 패턴(DML)을 형성할 수 있다. 캐핑 패턴(DML)은 라인 구조체(LST)의 일 단(EN)을 덮을 수 있다. 비트 라인(BL)이 패터닝되는 동안, 캐핑 패턴(DML)은 비트 라인(BL)이 산화물 환경에 노출되지 않도록 할 수 있다.
코어 영역(COR) 상의 제2 마스크 패턴(MP2)은, 코어 영역(COR)과 전체적으로 중첩되는 플레이트 형태를 가질 수 있다. 즉 제2 마스크 패턴(MP2)은 코어 게이트 구조체(CGS)의 상면을 덮을 수 있다.
라인 구조체(LST) 및 그의 일 단(EN)을 덮는 캐핑 패턴(DML) 각각의 양 측벽들 상에 한 쌍의 스페이서들(SP)이 형성될 수 있다 (도 14a 및 도 14e 참조). 스페이서들(SP)을 형성하는 것은, 기판(100)의 전면 상에 스페이서막을 컨포멀하게 형성하는 것, 및 상기 스페이서막을 이방성 식각하는 것을 포함할 수 있다.
도 15 및 도 16a 내지 도 16e를 참조하면, 스페이서들(SP) 및 마스크 패턴들(MP)을 마스크로 기판(100)의 전면 상에 식각 공정을 수행하여, 제2 소스/드레인 영역들(SD2)을 각각 노출하는 제2 콘택홀들(CNH2)이 형성될 수 있다. 구체적으로, 제2 콘택 홀(CNH2)은 버퍼막(IL)을 관통하여 기판(100)의 상면보다 더 아래로 연장될 수 있다. 제2 콘택 홀(CNH2)이 형성될 때, 제2 소스/드레인 영역(SD2)의 상부가 리세스될 수 있다. 제2 콘택 홀(CNH2)이 형성될 때, 제2 소스/드레인 영역(SD2) 주변의 소자 분리막(ST)의 상부가 리세스될 수 있다. 경계 영역(BR) 상의 캐핑 패턴(DML)의 양 측에도 제2 콘택 홀들(CNH2)이 형성될 수 있다 (도 16e 참조).
서로 인접하는 라인 구조체들(LST) 사이에 복수개의 절연 펜스들(IFS)이 형성될 수 있다. 절연 펜스들(IFS)은, 서로 인접하는 캐핑 패턴들(DML) 사이에도 형성될 수 있다. 절연 펜스들(IFS)은 제2 콘택 홀들(CNH2)과 중첩되지 않고, 이들을 노출할 수 있다.
제2 콘택홀들(CNH2)에 도전 물질을 채워, 제2 콘택홀들(CNH2) 내에 콘택들(CNT)이 각각 형성될 수 있다. 콘택들(CNT)은 제2 소스/드레인 영역들(SD2)에 연결될 수 있다. 구체적으로, 기판(100)의 전면 상에 상기 도전 물질을 형성한 후, 상기 도전 물질의 상면이 절연 펜스들(IFS)의 상면들보다 낮아지도록 상기 도전 물질을 리세스할 수 잇다. 이로써, 도전 물질이 절연 펜스들(IFS)에 의해 분리되어, 제2 콘택홀들(CNH2)에 각각 콘택들(CNT)이 형성될 수 있다. 서로 인접하는 라인 구조체들(LST) 사이에서, 콘택들(CNT) 및 절연 펜스들(IFS)은 제1 방향(D1)을 따라 서로 교번적으로 배열될 수 있다.
제2 콘택홀들(CNH2)에 채워지는 도전 물질은 도핑된 반도체 물질일 수 있다. 예를 들어, 상기 도전 물질은 도핑된 폴리 실리콘을 포함할 수 있다. 제2 콘택홀들(CNH2)에 도핑된 반도체를 채우고, 반도체 내의 불순물을 제2 소스/드레인 영역들(SD2)로 확산시킬 수 있다. 상기 불순물의 확산은 metallurgical process를 이용할 수 있다.
경계 영역(BR) 상의 제2 콘택홀(CNH2) 내에 채워지는 도전 물질은 더미 콘택(DCNT)을 형성할 수 있다. 더미 콘택(DCNT)은 소자 분리막(ST)의 상부와 접촉하는 더미일 수 있다.
도 2 및 도 3a 내지 도 3e를 다시 참조하면, 셀 영역(CAR)의 콘택들(CNT) 상에 랜딩 패드들(LP)이 각각 형성될 수 있다. 구체적으로, 콘택들(CNT) 및 절연 펜스들(IFS) 상에 금속막이 형성될 수 있다. 상기 금속막을 패터닝하여 복수개의 랜딩 패드들(LP)이 형성될 수 있다. 복수개의 랜딩 패드들(LP) 사이의 공간에 절연 물질을 채워, 절연 패턴(INP)이 형성될 수 있다.
랜딩 패드들(LP) 상에 정보 저장 요소들(DS)이 각각 형성될 수 있다. 정보 저장 요소(DS)를 형성하는 것은, 랜딩 패드(LP) 상에 하부 전극을 형성하는 것, 상기 하부 전극을 덮는 유전막을 형성하는 것, 상기 유전막 상에 상부 전극을 형성하는 것을 포함할 수 있다. 도시되진 않았지만, 정보 저장 요소들(DS) 상에 적층된 배선층들(예를 들어, M1, M2, M3, M4...)이 형성될 수 있다.
이하 도 17 내지 도 21을 참조하여, 도 14d에 나타난 경계 영역(BR) 상의 캐핑 패턴(DML)을 형성하는 방법을 보다 상세히 설명한다.
도 17을 참조하면, 도 12d의 결과물이 제공될 수 있다. 구체적으로, 경계 영역(BR)의 소자 분리막(ST) 상에 플레이트 구조체(PLS)의 가장자리가 제공될 수 있다. 예를 들어, 경계 영역(BR)의 소자 분리막(ST) 상에 플레이트 구조체(PLS)의 일 단(EN)이 위치할 수 있다. 코어 영역(COR)의 소자 분리막(ST) 상에 코어 게이트 구조체(CGS)의 가장자리가 제공될 수 있다. 플레이트 구조체(PLS)의 일 단(EN) 및 코어 게이트 구조체(CGS)의 측벽 상에 각각 측벽 스페이서들(SPC)이 제공될 수 있다.
도 18을 참조하면, 코어 영역(COR)을 덮으며 경계 영역(BR) 및 셀 영역(CAR)을 노출하는 제1 식각 마스크 패턴(COP)이 형성될 수 있다. 제1 식각 마스크 패턴(COP)은 포토리소그래피 공정을 이용하여 형성될 수 있다. 제1 식각 마스크 패턴(COP)은 코어 게이트 구조체(CGS)를 덮을 수 있다. 제1 식각 마스크 패턴(COP)은 플레이트 구조체(PLS)를 노출할 수 있다.
제1 식각 마스크 패턴(COP)을 이용해 제1 식각 공정을 수행하여, 플레이트 구조체(PLS) 상의 측벽 스페이서(SPC)가 제거될 수 있다. 측벽 스페이서(SPC)가 제거되는 동안 경계 영역(BR) 상의 소자 분리막(ST)의 상부가 함께 식각될 수 있다. 소자 분리막(ST)의 상부가 식각됨으로써, 리세스 영역(RS)이 형성될 수 있다. 리세스 영역(RS)의 바닥은, 플레이트 구조체(PLS) 아래의 소자 분리막(ST)의 상면(STt)보다 낮을 수 있다. 한편 플레이트 구조체(PLS)는 제1 마스크 패턴(MP1)에 의해 보호되어 상기 제1 식각 공정 동안 식각되지 않을 수 있다.
본 발명의 일 실시예로, 상기 제1 식각 공정은 실리콘 산화물을 선택적으로 식각하는 습식 식각 공정을 포함할 수 있다. 일 예로, 상기 습식 식각 공정은 완충 불산 용액(buffered hydrofluoric acid solution, BHF) 또는 불산 용액(hydrofluoric acid solution, HF)을 사용할 수 있다. 상기 제1 식각 공정 동안, 소자 분리막(ST)의 상부에 형성된 리세스 영역(RS)이 수평적으로 더 확장되어 언더컷 영역(UCR)이 형성될 수 있다. 언더컷 영역(UCR)은 플레이트 구조체(PLS)와 수직적으로 중첩될 수 있다. 언더컷 영역(UCR)은 버퍼막(IL)의 바닥면(ILb)을 노출할 수 있다.
본 발명의 다른 실시예로, 상기 제1 식각 공정은 건식 식각 공정을 포함할 수 있다. 구체적으로, 제1 식각 마스크 패턴(COP)이 코어 영역(COR)과 셀 영역(CAR)을 덮되 경계 영역(BR)만을 노출하는 슬릿 형태로 형성될 수 있다. 제1 식각 마스크 패턴(COP)을 이용한 건식 식각 공정으로 노출된 모든 막들을 이방성 식각할 수 있다. 이로써 앞서 도 5를 참조하여 설명한 바와 같이, 라인 구조체(LST)의 일 단(EN)과 리세스 영역(RS)의 내측벽(RSw)이 수직적으로 정렬될 수 있다. 상기 이방성 식각 공정을 이용할 경우, 경계 영역(BR)의 소자 분리막(ST) 주위에 상기 제1 식각 공정을 방해하는 잔류물들을 모두 깔끔하게 제거할 수 있다.
도 19를 참조하면, 제1 식각 마스크 패턴(COP)이 선택적으로 제거될 수 있다. 기판(100)의 전면 상에 스토퍼 막(STL)이 콘포멀하게 형성될 수 있다. 스토퍼 막(STL)은 플레이트 구조체(PLS)의 일 단(EN)을 덮을 수 있다. 스토퍼 막(STL)은 경계 영역(BR) 상의 소자 분리막(ST)의 상면을 덮을 수 있다. 스토퍼 막(STL)은 코어 게이트 구조체(CGS) 및 측벽 스페이서(SPC)를 덮을 수 있다.
스토퍼 막(STL)은 리세스 영역(RS) 및 언더컷 영역(UCR)을 부분적으로 채울 수 있다. 예를 들어, 스토퍼 막(STL)은 노출된 버퍼막(IL)의 바닥면(ILb)을 덮을 수 있다. 일 실시예로, 스토퍼 막(STL)은 실리콘 질화막을 포함할 수 있다.
스토퍼 막(STL) 상에 층간 절연막(ILD)이 형성될 수 있다. 층간 절연막(ILD)은 코어 게이트 구조체(CGS)와 플레이트 구조체(PLS) 사이의 공간을 채울 수 있다. 스토퍼 막(STL)의 최상면이 노출될 때까지 층간 절연막(ILD) 상에 평탄화 공정이 수행될 수 있다.
도 20을 참조하면, 코어 영역(COR) 및 셀 영역(CAR)을 덮되, 경계 영역(BR)만을 노출하는 제2 식각 마스크 패턴(SOP)이 형성될 수 있다. 예를 들어, 제2 식각 마스크 패턴(SOP)은 리세스 영역(RS) 상의 층간 절연막(ILD)을 노출할 수 있다.
제2 식각 마스크 패턴(SOP)을 이용해 제2 식각 공정을 수행하여, 제2 식각 마스크 패턴(SOP)에 의해 노출된 층간 절연막(ILD)이 제거될 수 있다. 상기 제2 식각 공정은 실리콘 산화물을 선택적으로 식각하는 습식 식각 공정을 포함할 수 있다. 이로써 리세스 영역(RS) 및 언더컷 영역(UCR) 내의 층간 절연막(ILD)이 모두 제거될 수 있다. 리세스 영역(RS) 및 언더컷 영역(UCR) 내에는 스토퍼 막(STL)만이 잔류할 수 있다.
상기 제2 식각 공정을 통해, 플레이트 구조체(PLS)의 일 단(EN)을 덮는 스토퍼 막(STL)이 노출될 수 있다. 스토퍼 막(STL) 상의 산화막(예를 들어, 층간 절연막(ILD))은 모두 제거될 수 있다.
도 21을 참조하면, 제2 식각 마스크 패턴(SOP)이 선택적으로 제거될 수 있다. 스토퍼 막(STL) 상에 제2 마스크 막(MAL)이 형성될 수 있다. 일 예로, 제2 마스크 막(MAL)은 실리콘 질화막을 포함할 수 있다.
제2 마스크 막(MAL)은 리세스 영역(RS) 및 언더컷 영역(UCR)을 완전히 채울 수 있다. 언더컷 영역(UCR)을 채우는 제2 마스크 막(MAL)은, 앞서 도 4를 참조하여 설명한 하부 돌출부(LPP)를 형성할 수 있다.
이후 도 13, 도 14d 및 도 14e를 다시 참조하면, 제2 마스크 막(MAL)을 패터닝하여 제2 마스크 패턴(MP2)이 형성될 수 있다. 제2 마스크 패턴(MP2)을 식각 마스크로 플레이트 구조체(PLS)를 패터닝하여, 복수개의 라인 구조체들(LST)이 형성될 수 있다.
본 발명의 비교예로, 도 17과 같이 플레이트 구조체(PLS)의 일 단(EN) 상에 측벽 스페이서(SPC)가 잔류하는 경우, 플레이트 구조체(PLS)를 패터닝하는 동안 제2 도전막(CL2)이 측벽 스페이서(SPC)에 의한 산화물 환경에 노출될 수 있다. 제2 도전막(CL2)이 패터닝되는 동안 산화물 환경에 노출될 경우, 비트 라인(BL)의 선폭이 가늘어져 비트 라인(BL)이 경계 영역(BR)까지 연장되지 못하는 공정 결함이 발생할 수 있다.
반면 본 발명의 실시예에 따르면, 캐핑 패턴(DML)에 대응하는 제2 마스크 막(MAL) 및 스토퍼 막(STL)이 모두 실리콘 질화막을 포함하며, 별도의 산화물이 플레이트 구조체(PLS)의 일 단(EN) 주위에 형성되지 않을 수 있다. 제2 마스크 막(MAL) 및 스토퍼 막(STL)이 플레이트 구조체(PLS)의 일 단(EN)을 완전히 캐핑하므로, 제2 도전막(CL2)이 패터닝되는 동안 산화물 환경에 노출되지 않도록 할 수 있다. 따라서 비트 라인(BL)의 선폭이 가늘어지는 것을 방지하고, 비트 라인(BL)이 경계 영역(BR)까지 충분히 연장되도록 할 수 있다. 결과적으로 본 발명에 따르면 반도체 소자의 신뢰도가 향상될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 셀 영역, 코어 영역, 및 상기 셀 영역과 상기 코어 영역 사이의 경계 영역을 포함하는 기판, 상기 셀 영역은 제1 활성 패턴을 포함하고, 상기 코어 영역은 제2 활성 패턴을 포함하며;
    상기 경계 영역 상의 소자 분리막, 상기 소자 분리막은 상기 제1 활성 패턴과 상기 제2 활성 패턴 사이의 트렌치를 채우고;
    상기 제1 활성 패턴 상에 제공되며, 상기 셀 영역에서 상기 경계 영역으로 연장되는 라인 구조체; 및
    상기 경계 영역 상의 상기 라인 구조체의 일 단을 덮는 캐핑 패턴을 포함하되,
    상기 소자 분리막은 상기 라인 구조체의 상기 일 단에 인접하여 형성된 리세스 영역을 포함하고,
    상기 캐핑 패턴은 상기 라인 구조체의 상기 일 단을 따라 상기 리세스 영역까지 연장되며,
    상기 캐핑 패턴의 바닥면은, 상기 라인 구조체 아래의 상기 소자 분리막의 상면보다 낮은 반도체 소자.
  2. 제1항에 있어서,
    상기 리세스 영역은 수평적으로 연장된 언더컷 영역을 포함하고,
    상기 캐핑 패턴은 상기 언더컷 영역을 채우는 하부 돌출부를 포함하며,
    상기 하부 돌출부는 상기 라인 구조체 아래에 위치하며 상기 라인 구조체의 적어도 일부와 수직적으로 중첩되는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 활성 패턴의 상부의 그루브 내에 제공된 게이트 전극, 상기 게이트 전극은 상기 제1 활성 패턴의 제1 소스/드레인 영역과 제2 소스/드레인 영역 사이에 개재되고;
    상기 제2 소스/드레인 영역 상의 콘택; 및
    상기 콘택 상의 정보 저장 요소를 더 포함하되,
    상기 제1 소스/드레인 영역은 상기 라인 구조체와 전기적으로 연결되는 반도체 소자.
  4. 제3항에 있어서,
    상기 정보 저장 요소는 캐패시터를 포함하는 반도체 소자.
  5. 제3항에 있어서,
    상기 캐핑 패턴의 일 측에 제공된 더미 콘택을 더 포함하는 반도체 소자.
  6. 제1항에 있어서,
    상기 라인 구조체는 제1 방향으로 연장되고,
    상기 캐핑 패턴은 상기 제1 방향으로 연장되며,
    상기 캐핑 패턴은 상기 라인 구조체와 상기 제1 방향으로 정렬되는 반도체 소자.
  7. 제1항에 있어서,
    상기 제2 활성 패턴 상에 제공된 코어 게이트 구조체; 및
    상기 경계 영역 상에 제공되어, 상기 코어 게이트 구조체의 측벽을 덮는 측벽 스페이서를 더 포함하되,
    상기 라인 구조체의 상기 일 단은, 상기 측벽 스페이서 대신 상기 캐핑 패턴에 의해 직접 덮이는 반도체 소자.
  8. 제7항에 있어서,
    상기 캐핑 패턴은, 스토퍼 패턴 및 마스크 패턴을 포함하고,
    상기 스토퍼 패턴 및 상기 마스크 패턴은 상기 라인 구조체로부터 상기 소자 분리막을 거쳐 상기 코어 게이트 구조체까지 연장되는 반도체 소자.
  9. 제8항에 있어서,
    상기 스토퍼 패턴 및 상기 마스크 패턴은 실리콘 질화물을 포함하는 반도체 소자.
  10. 제1항에 있어서,
    상기 라인 구조체는, 상기 셀 영역의 버퍼막 상에 순차적으로 적층된 도전 패턴, 배리어 패턴, 및 비트 라인을 포함하는 반도체 소자.
  11. 셀 영역, 코어 영역, 및 상기 셀 영역과 상기 코어 영역 사이의 경계 영역을 포함하는 기판, 상기 셀 영역은 제1 활성 패턴을 포함하고, 상기 코어 영역은 제2 활성 패턴을 포함하며;
    상기 경계 영역 상의 소자 분리막, 상기 소자 분리막은 상기 제1 활성 패턴과 상기 제2 활성 패턴 사이의 트렌치를 채우고;
    상기 제1 활성 패턴 상에 제공되며, 상기 셀 영역에서 상기 경계 영역으로 연장되는 라인 구조체;
    상기 제2 활성 패턴 상에 제공된 코어 게이트 구조체;
    상기 경계 영역 상에 제공되어, 상기 코어 게이트 구조체의 측벽을 덮는 측벽 스페이서; 및
    상기 경계 영역 상에 제공되어, 상기 라인 구조체의 일 단을 덮는 캐핑 패턴을 포함하되,
    상기 캐핑 패턴은 상기 측벽 스페이서와 다른 물질을 포함하는 반도체 소자.
  12. 제11항에 있어서,
    상기 측벽 스페이서는 실리콘 산화물을 포함하고,
    상기 캐핑 패턴은 실리콘 질화물을 포함하는 반도체 소자.
  13. 제11항에 있어서,
    상기 캐핑 패턴의 바닥면은, 상기 라인 구조체 아래의 상기 소자 분리막의 상면보다 낮은 반도체 소자.
  14. 제13항에 있어서,
    상기 캐핑 패턴은 상기 라인 구조체의 아래로 연장되는 하부 돌출부를 포함하며,
    상기 하부 돌출부는 상기 라인 구조체의 적어도 일부와 수직적으로 중첩되는 반도체 소자.
  15. 제11항에 있어서,
    상기 라인 구조체의 상기 일 단은, 상기 측벽 스페이서 대신 상기 캐핑 패턴에 의해 캐핑되는 반도체 소자.
  16. 셀 영역, 코어 영역, 및 상기 셀 영역과 상기 코어 영역 사이의 경계 영역을 포함하는 기판, 상기 셀 영역은 제1 활성 패턴을 포함하고, 상기 코어 영역은 제2 활성 패턴을 포함하며, 상기 제1 활성 패턴은 제1 방향으로의 장축을 가지고, 상기 제1 활성 패턴은 상기 제1 방향으로 서로 이격된 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함하며;
    상기 제1 활성 패턴의 상기 제1 및 제2 소스/드레인 영역들 사이의 그루브 내에 제공된 게이트 전극, 상기 게이트 전극은 제2 방향으로 연장되고;
    상기 게이트 전극과 상기 제1 활성 패턴 사이에 개재된 게이트 유전막;
    상기 게이트 전극 상에 제공되어 상기 그루브를 채우는 게이트 캐핑막;
    상기 기판 상에 제공되어, 상기 제1 활성 패턴과 상기 제2 활성 패턴을 정의하는 소자 분리막;
    상기 셀 영역 상의 버퍼막;
    상기 버퍼막 상에서 상기 제1 활성 패턴을 가로지르며 상기 제2 방향에 교차하는 제3 방향으로 연장되는 라인 구조체, 상기 라인 구조체는 상기 셀 영역에서 상기 경계 영역으로 연장되고, 상기 라인 구조체는 상기 버퍼막을 관통하여 상기 제1 소스/드레인 영역에 접속하는 제1 도전 패턴, 상기 제1 도전 패턴 상의 비트 라인, 및 상기 비트 라인과 상기 제1 도전 패턴 사이의 제1 배리어 패턴을 포함하며;
    상기 라인 구조체의 양 측벽들 상에 각각 제공된 한 쌍의 스페이서들;
    상기 제2 소스/드레인 영역에 접속하는 콘택;
    상기 콘택 상의 랜딩 패드;
    상기 랜딩 패드 상의 정보 저장 요소;
    상기 제2 활성 패턴 상의 코어 게이트 구조체, 상기 코어 게이트 구조체는 상기 제1 도전 패턴에 대응하는 제2 도전 패턴, 상기 제1 배리어 패턴에 대응하는 제2 배리어 패턴, 및 상기 비트 라인에 대응하는 코어 게이트 전극을 포함하고;
    상기 코어 게이트 구조체의 측벽 상의 측벽 스페이서; 및
    상기 경계 영역 상의 상기 라인 구조체의 일 단을 덮는 캐핑 패턴을 포함하는 반도체 소자.
  17. 제16항에 있어서,
    상기 한 쌍의 스페이서들은 상기 라인 구조체의 상기 양 측벽들로부터 상기 캐핑 패턴의 양 측벽들 상으로 연장되는 반도체 소자.
  18. 제16항에 있어서,
    상기 캐핑 패턴은 상기 측벽 스페이서와 다른 물질을 포함하는 반도체 소자.
  19. 제16항에 있어서,
    상기 캐핑 패턴의 바닥면은, 상기 라인 구조체 아래의 상기 소자 분리막의 상면보다 낮은 반도체 소자.
  20. 제16항에 있어서,
    상기 정보 저장 요소는 캐패시터를 포함하는 반도체 소자.
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