KR20210050630A - 반도체 메모리 소자 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자에 관한 것으로서, 제1 방향으로 연장된 비트라인, 상기 제1 방향과 교차하는 제2 방향으로 연장된 제1 도전 패턴, 상기 비트라인 및 상기 제1 도전 패턴을 연결하는 반도체 패턴, 상기 제1 도전 패턴에 삽입된 삽입 부분을 포함하는 제2 도전 패턴 및 상기 제1 도전 패턴 및 상기 제2 도전 패턴 사이에 개재된 유전막을 포함하되, 상기 제2 도전 패턴의 삽입 부분은 상기 반도체 패턴과 멀어질수록 증가된 폭을 가질 수 있다.
Description
본 발명은 반도체 메모리 소자에 관한 것으로서, 더욱 상세하게는 집적도가 향상된 3차원 반도체 메모리 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 소자의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성 및 신뢰성이 향상된 반도체 메모리 소자를 제공하는 것이다.
본 발명의 개념에 따른, 반도체 메모리 소자는, 제1 방향으로 연장된 비트라인; 상기 제1 방향과 교차하는 제2 방향으로 연장된 제1 도전 패턴; 상기 비트라인 및 상기 제1 도전 패턴을 연결하는 반도체 패턴; 상기 제1 도전 패턴에 삽입된 삽입 부분을 포함하는 제2 도전 패턴; 상기 제1 도전 패턴 및 상기 제2 도전 패턴 사이에 개재된 유전막을 포함하되, 상기 제2 도전 패턴의 삽입 부분은 상기 반도체 패턴과 멀어질수록 증가된 폭을 가질 수 있다.
본 발명의 다른 개념에 따른, 반도체 메모리 소자는, 기판 상에 수직적으로 적층된 제1 절연 패턴들; 상기 제1 절연 패턴들의 사이에 배치되며, 제1 방향을 따라 배열된 반도체 패턴들; 상기 반도체 패턴들의 일단들과 전기적으로 연결된 비트라인; 상기 반도체 패턴들의 타단 상에 각각 배치된 제1 도전 패턴들; 상기 제1 도전 패턴들에 적어도 부분적으로 삽입된 제2 도전 패턴; 및 상기 제1 도전 패턴들과 상기 제2 도전 패턴 사이에 개재된 유전막을 포함하되, 상기 제1 도전패턴들은 상기 반도체 패턴들과 멀어질수록 증가된 상기 제1 방향의 폭을 가질 수 있다.
본 발명의 또 다른 개념에 따른 반도체 메모리 소자는, 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체, 상기 복수개의 층들 각각은 제1 방향으로 연장되는 비트 라인, 상기 비트 라인으로부터 상기 제1 방향과 교차하는 제2 방향으로 연장되는 반도체 패턴들 및 상기 반도체 패턴들과 교대로 적층된 제1 절연 패턴을 포함하고; 상기 제1 및 제2 방향과 교차하는 제3 방향으로 연장되며, 상기 반도체 패턴의 양 측면들 상에 배치되는 게이트 전극들; 상기 반도체 패턴들의 사이를 채우며, 상기 게이트 전극들을 덮는 제2 절연 패턴; 상기 반도체 패턴들과 각각 전기적으로 연결된 제1 도전 패턴들; 및 상기 제1 도전 패턴들과 유전막을 사이에 두고 이격된 제2 도전 패턴을 포함하되, 상기 상기 제1 도전 패턴들은 상기 반도체 패턴들과 멀어질수록 증가된 폭을 가질 수 있다.
본 발명의 개념에 따른 반도체 소자의 제조 방법은, 기판 상에 제1 방향으로 연장된 반도체 패턴들 및 상기 반도체 패턴들을 둘러싸는 절연 패턴을 포함하는 적층 구조체를 형성하되, 상기 적층 구조체는 상기 반도체 패턴들의 일단들을 포함하는 제1 면을 갖는 것; 상기 반도체 패턴들의 상기 제1 방향의 길이를 감소시켜 상기 제1 면으로부터 상기 제1 방향으로 리세스된 리세스 영역을 형성하는 것; 및 상기 리세스 영역을 채우는 제1 도전 패턴, 제2 도전 패턴 및 상기 제1 및 제2 도전 패턴 사이의 유전막을 형성하는 것을 포함하되, 상기 리세스 영역을 형성하는 것은 상기 반도체 패턴들 식각하는 제1 식각 공정 및 상기 절연 패턴을 식각하는 제2 식각 공정을 반복적으로 수행하는 것을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는, 정보 저장 요소를 구성하는 도전 패턴들이 반도체 패턴과 멀어질수록 증가된 폭을 가질 수 있으며, 이에 따라 공정 불량을 방지될 수 있고 반도체 메모리 소자의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시에들에 따른 반도체 메모리 소자를 나타내는 평면도이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 도면으로, 도 2의 A 부분에 대응되는 사시도이다.
도 4a 내지 도 4d는 각각 도 3의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 5a 내지 도 5d는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 도면으로, 도 4a의 A 부분에 대응되는 확대도이다.
도 6 내지 도 9는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 도면들로, 각각 도 3의 A-A'선, B-B'선, C-C'선 및 D-D'선에 대응된다.
도 10, 12, 14, 16, 18 및 21은 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 11, 13a, 15, 17, 19a, 및 22a는 각각 도 10, 12, 14, 16, 18 및 21의 A-A'선에 따른 단면도들이다.
13b, 19b, 및 22b는 각각 도 12, 18 및 21의 B-B'선에 따른 단면도들이다.
도 13c는 도 12의 C-C'선에 따른 단면도이다.
도 2는 본 발명의 실시에들에 따른 반도체 메모리 소자를 나타내는 평면도이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 도면으로, 도 2의 A 부분에 대응되는 사시도이다.
도 4a 내지 도 4d는 각각 도 3의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 5a 내지 도 5d는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 도면으로, 도 4a의 A 부분에 대응되는 확대도이다.
도 6 내지 도 9는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 도면들로, 각각 도 3의 A-A'선, B-B'선, C-C'선 및 D-D'선에 대응된다.
도 10, 12, 14, 16, 18 및 21은 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 11, 13a, 15, 17, 19a, 및 22a는 각각 도 10, 12, 14, 16, 18 및 21의 A-A'선에 따른 단면도들이다.
13b, 19b, 및 22b는 각각 도 12, 18 및 21의 B-B'선에 따른 단면도들이다.
도 13c는 도 12의 C-C'선에 따른 단면도이다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 소자의 메모리 셀 어레이는 복수개의 서브 셀 어레이들(SCA)을 포함할 수 있다. 서브 셀 어레이들(SCA)은 제2 방향(D2)을 따라 배열될 수 있다.
각각의 서브 셀 어레이들(SCA)은 복수개의 비트 라인들(BL), 복수개의 워드 라인들(WL), 및 복수개의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하나의 워드 라인(WL)과 하나의 비트 라인(BL) 사이에 하나의 메모리 셀 트랜지스터(MCT)가 배치될 수 있다.
비트 라인들(BL)은 기판으로부터 이격되어, 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트 라인들(BL)은 제1 방향(D1)으로 연장될 수 있다. 하나의 서브 셀 어레이(SCA) 내의 비트 라인들(BL)은 수직한 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다.
워드 라인들(WL)은 기판으로부터 수직한 방향(즉, 제3 방향(D3))으로 연장되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 하나의 서브 셀 어레이(SCA) 내의 워드 라인들(WL)은 제1 방향(D1)으로 서로 이격될 수 있다.
메모리 셀 트랜지스터(MCT)의 게이트는 워드 라인(WL)에 연결될 수 있고, 메모리 셀 트랜지스터(MCT)의 소스는 비트 라인(BL)에 연결될 수 있다. 각각의 메모리 셀 트랜지스터들(MCT)은 정보 저장 요소(DS)를 포함할 수 있다. 예를 들어, 정보 저장 요소(DS)는 캐패시터일 수 있으며, 메모리 셀 트랜지스터(MCT)의 드레인은 상기 캐패시터에 연결될 수 있다.
도 2는 본 발명의 실시에들에 따른 반도체 메모리 소자를 나타내는 평면도이다.
도1 및 도 2를 참조하면, 반도체 메모리 소자는 메모리 셀 영역(CR) 및 주변 회로 영역(PR)을 포함할 수 있다. 메모리 셀 영역(CR)에 도 1을 참조하여 설명된 메모리 셀 어레이들이 배치될 수 있다. 주변 회로 영역(PR)에 주변 트랜지스터들(PTR)이 배치될 수 있다. 주변 트랜지스터들(PTR)은 비트 라인들(BL)을 통하여 메모리 셀 어레이들과 연결될 수 있다. 주변 트랜지스터들(PTR)은, 예컨대, 센스 증폭기들(sense amplifier)을 포함할 수 있다.
비트 라인들(BL)이 메모리 셀 영역(CR)으로부터 주변 회로 영역(PR)으로 연장될 수 있다. 비트 라인들(BL)은 제1 방향(D1)으로 연장되되, 서로 다른 길이를 가질 수 있다. 예컨대, 비트 라인들(BL)은 주변 회로 영역(PR)에서 계단 구조를 가질 수 있다. 비트 라인들(BL)은 동일한 수직적 레벨에 배치된 반도체 패턴들(SP)의 일단들 상에 배치될 수 있다. 비트 라인들(BL)은 도 1을 참조하여 설명한 비트 라인들(BL)일 수 있다.
반도체 패턴들(SP)이 제2 방향(D2)으로 연장될 수 있다. 반도체 패턴들(SP)은, 예컨대, 실리콘, 게르마늄, 또는 실리콘-게르마늄을 포함할 수 있다. 각각의 반도체 패턴들(SP)은 소스/드레인 영역들 및 소스/드레인 영역들 사이의 채널 영역을 포함할 수 있다. 반도체 패턴들(SP)의 측면들 상에 게이트 전극들(GE)이 배치될 수 있다. 반도체 패턴들(SP)과 게이트 전극들(GE)을 도 1을 참조하여 셜명된 메모리 셀 트랜지스터들(MCT)을 구성할 수 있다.
정보 저장 요소들(DS)이 반도체 패턴들(SP)의 일단들 상에 각각 연결될 수 있다. 정보 저장 요소들(DS)은 제2 방향(D2)으로 연장된 제1 도전 패턴(EL1) 및 제1 도전 패턴(EL1) 상의 제2 도전 패턴(EL2)을 포함할 수 있다. 제1 도전 패턴(EL1)과 제2 도전 패턴(EL2) 사이에 유전막이 개재될 수 있다. 정보 저장 요소들(DS)은 캐패시터일 수 있으며, 데이터를 저장할 수 있는 메모리 요소들로 기능할 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 도면으로, 도 2의 A 부분에 대응되는 사시도이다. 도 4a 내지 도 4d는 각각 도 3의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 도 5a 내지 도 5d는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 도면으로, 도 4a의 A 부분에 대응되는 확대도이다.
구체적으로, 도3 및 도 4a 내지 도 4d를 참조하면, 기판(SUB) 상에 적층 구조체(SS)가 제공될 수 있다. 실시예들에 따르면, 적층 구조체(SS)는 기판(SUB) 상에 적층된 복수개의 층들(L1, L2, L3, L4)을 포함할 수 있다. 이하, 네 개의 층들을 포함하는 반도체 메모리 소자가 예시적으로 설명된다. 그러나, 반도체 메모리 소자는 네 개 보다 많거나 또는 적은 층들을 포함할 수 있다. 일 예로, 제1 내지 제4 층들(L1, L2, L3, L4) 중 제3 층(L3) 및 제4 층(L4)은 생략될 수 있다. 다른 예로, 제4 층(L4) 상에 또 다른 층들이 적층될 수 있다.
적층 구조체(SS)의 제1 내지 제4 층들(L1, L2, L3, L4)은 기판(SUB)과 수직한 방향(즉, 제3 방향(D3))으로 서로 이격되어 적층될 수 있다. 제1 내지 제4 층들(L1, L2, L3, L4) 각각은 비트 라인(BL), 제1 절연 패턴들(IP1), 반도체 패턴들(SP) 및 정보 저장 요소들(DS)을 포함할 수 있다.
반도체 패턴(SP) 및 비트 라인(BL)은 제1 절연 패턴(IP1) 상에 제공될 수 있다. 제1 절연 패턴(IP1) 상에서, 반도체 패턴(SP) 및 비트 라인(BL)은 서로 나란히 배치될 수 있다. 제1 절연 패턴(IP1)은 윗 층의 반도체 패턴(SP) 및 비트 라인(BL)과, 아랫 층의 반도체 패턴(SP) 및 비트 라인(BL)을 수직적으로(즉, 제3 방향(D3)으로) 이격시킬 수 있다. 제1 절연 패턴(IP1)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막으로 이루어진 군에서 선택될 수 있다. 예컨대, 제1 절연 패턴(IP1)은 실리콘 질화막(SiN)일 수 있다. 제1 절연 패턴(IP1)은 제2 방향(D2)으로 연장될 수 있다.
제1 내지 제4 층들(L1, L2, L3, L4) 각각의 비트 라인(BL)은 제1 방향(D1)으로 연장될 수 있다. 비트 라인(BL)은 반도체 패턴(SP)과 동일한 레벨에 위치할 수 있다. 비트 라인(BL)의 일 측벽과 반도체 패턴(SP)의 일단은 서로 마주볼 수 있다. 비트 라인들(BL)은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 비트 라인들(BL)은 제3 방향(D3)을 따라 서로 이격되어 적층될 수 있다. 비트 라인들(BL)은 도전 물질을 포함할 수 있다. 예컨대, 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다.
반도체 패턴(SP)은 제1 내지 제4 층들(L1, L2, L3, L4) 각각에 복수개로 제공될 수 있다. 각 층들 내의 복수개의 반도체 패턴들(SP)은 제1 방향(D1)으로 배열될 수 있다. 반도체 패턴들(SP)은 제2 방향(D2)으로 연장되는 라인 형태, 바(bar) 형태 또는 기둥 형태를 가질 수 있다. 반도체 패턴들(SP)은, 예컨대, 실리콘, 게르마늄, 또는 실리콘-게르마늄을 포함할 수 있다. 각각의 반도체 패턴들(SP)은 채널 영역(CH), 제1 불순물 영역(SD1) 및 제2 불순물 영역(SD2)을 포함할 수 있다. 채널 영역(CH)은 제1 및 제2 불순물 영역들(SD1, SD2) 사이에 개재될 수 있다. 비트 라인(BL)은 반도체 패턴(SP)의 제1 불순물 영역(SD1)과 전기적으로 연결될 수 있다.
채널 영역(CH)은 제1 및 제2 불순물 영역들(SD1, SD2) 사이에 개재될 수 있다. 채널 영역(CH)은 도 1을 참조하여 설명한 메모리 셀 트랜지스터(MCT)의 채널에 해당될 수 있다. 제1 및 제2 불순물 영역들(SD1, SD2)은 도 1을 참조하여 설명한 메모리 셀 트랜지스터(MCT)의 소스 및 드레인에 해당될 수 있다.
제1 및 제2 불순물 영역들(SD1, SD2)은 반도체 패턴(SP)에 불순물이 도핑된 영역들일 수 있다. 이로써, 제1 및 제2 불순물 영역들(SD1, SD2)은 n형 또는 p형의 도전형을 가질 수 있다. 제1 불순물 영역(SD1)은 소스 또는 드레인 영역일 수 있다. 제2 불순물 영역(SD2)은 소스 및 드레인 영역 중 제1 불순물 영역(SD1)과 다른 하나일 수 있다. 일 예에 따르면, 제1 불순물 영역(SD1)은 반도체 패턴(SP)의 상부에 형성될 수 있다.
적층 구조체(SS)를 관통하는 홀들(HO)이 정의될 수 있다. 홀들(HO)은 반도체 패턴들(SP) 사이에 위치할 수 있다. 적층 구조체(SS)를 관통하는 홀(HO) 내에 수직하게 연장되는 게이트 전극들(GE)이 제공될 수 있다. 다시 말하면, 게이트 전극들(GE)이 적층 구조체(SS)를 관통할 수 있다. 게이트 전극(GE)은 반도체 패턴(SP)의 채널 영역(CH)에 인접할 수 있다. 게이트 전극(GE)은 채널 영역(CH)의 측벽 상에 제공되며, 제3 방향(D3)으로 연장될 수 있다. 게이트 전극들(GE)은 도전 물질을 포함할 수 있고, 상기 도전 물질은 도핑된 반도체 물질, 도전성 금속질화물, 금속 및 금속-반도체 화합물 중 어느 하나일 수 있다. 게이트 전극들(GE)은 도 1을 참조하여 설명한 워드 라인들(WL)일 수 있다.
게이트 전극(GE)과 채널 영역(CH) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은 고유전막, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 선택된 하나의 단일막 또는 이들의 조합을 포함할 수 있다. 일 예로, 상기 고유전막은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 전극들(GE)은, 반도체 패턴(SP)의 채널 영역(CH)의 양 측에 각각 제공된 제1 게이트 전극(GEa) 및 제2 게이트 전극(GEb)을 포함할 수 있다. 일 예로, 제1 및 제2 게이트 전극들(GEa, GEb)은 하나의 워드 라인(WL)을 구성할 수 있다. 다른 예로, 제1 게이트 전극(GEa)은 워드 라인(WL)일 수 있고, 제2 게이트 전극(GEb)은 백 게이트일 수 있다.
각각의 게이트 전극들(GE)과 각각의 반도체 패턴들(SP) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은 고유전막, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 선택된 하나의 단일막 또는 이들의 조합을 포함할 수 있다.
홀들(HO)을 채우는 제2 절연 패턴(IP2)이 제공될 수 있다. 제2 절연 패턴(IP2)은 게이트 전극들(GE)을 덮을 수 있다. 일 예로, 홀(HO) 내에서 서로 인접하는 한 쌍의 게이트 전극들(GE) 사이에 제2 절연 패턴(IP2)이 개재될 수 있다. 제2 절연 패턴(IP2)은 서로 인접하는 한 쌍의 반도체 패턴들(SP) 사이에 개재될 수 있다. 제2 절연 패턴(IP2)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 예를 들어, 제2 절연 패턴(IP2)은 제1 절연 패턴(IP1)과 식각 선택성을 갖는 실리콘 산화막을 포함할 수 있다.
정보 저장 요소들(DS)이 반도체 패턴들(SP)의 일 단들에 각각 연결될 수 있다. 달리 말해서, 반도체 패턴들(SP)은 비트 라인(BL)과 정보 저장 요소들(DS)을 연결할 수 있다. 정보 저장 요소들(DS)은 반도체 패턴들(SP)의 제2 불순물 영역들(SD2)에 각각 연결될 수 있다.
구체적으로 정보 저장 요소들(DS)은 제2 방향(D2)으로 연장된 제1 도전 패턴(EL1), 제1 도전 패턴(EL1) 상의 제2 도전 패턴(EL2), 및 유전막(DL)을 포함할 수 있다. 유전막(DL)은 제1 도전 패턴(EL1)과 제2 도전 패턴(EL2) 사이에 개재될 수 있다. 제1 도전 패턴(EL1)과 제2 도전 패턴(EL2)이 유전막(DL)을 사이에 두고 서로 이격되어 캐패시터를 구성할 수 있다. 적층 구조체(SS) 내의 정보 저장 요소들(DS)은, 하나의 유전막(DL) 및 하나의 제2 도전 패턴(EL2)을 공유할 수 있다. 다시 말하면, 적층 구조체(SS) 내에 제1 도전 패턴들(EL1)이 복수개로 제공되고, 하나의 유전막(DL)이 제1 도전 패턴들(EL1)의 표면들을 덮을 수 있다. 하나의 유전막(DL) 상에 하나의 제2 도전 패턴(EL2)이 제공될 수 있다.
제1 도전 패턴(EL1)은 반도체 패턴(SP)과 멀어질수록 증가된 제1 방향(D1)의 폭을 가질 수 있다. 구체적으로, 도 5a를 참조하면, 제1 도전 패턴(EL1)은 제1 내지 제3 부분들(EL1a, EL1b, EL1c)을 포함할 수 있다. 제1 도전 패턴(EL1)의 제1 부분(EL1a)은 반도체 패턴(SP)의 일단에 전기적으로 연결될 수 있다. 반도체 패턴(SP)은 제1 방향(D1)으로 제1 폭(w1)을 가질 수 있다. 그리고 제1 도전 패턴(EL1)의 제1 부분(EL1a)은 제1 폭(w1)과 동일한 제2 폭(w2)을 가질 수 있다. 일 예에 따르면, 반도체 패턴(SP)의 측면과 제1 도전 패턴(EL1)의 제1 부분(EL1a)의 측면은 공면을 이룰 수 있다.
제1 도전 패턴(EL1)의 제2 부분(EL1b)이 제2 폭(w2)에 비해 큰 제3 폭(w3)을 가질 수 있고, 제1 도전 패턴(EL1)의 제3 부분(EL1c)이 제3 폭(w3)에 비해 큰 제4 폭(w4)을 가질 수 있다. 제1 도전 패턴(EL1)의 제1 내지 제3 부분들(EL1a, EL1b, EL1c)의 각각은 제2 방향(D2)으로 연장되되, 일정한 제1 방향(D1)의 폭을 가질 수 있다. 제1 도전 패턴(EL1)의 제1 내지 제3 부분들(EL1a, EL1b, EL1c)은 서로 평행할 수 있다. 제1 도전 패턴(EL1)은 제1 및 제2 부분의 사이(EL1a, EL1b) 및 제2 및 제3 부분의 사이(EL1b, EL1c)에 단차 부분(stepped portion, ST)을 포함할 수 있다. 제1 도전 패턴(EL1)의 제1 방향(D1)의 폭은 단차 부분(ST)에서 비선형적으로 변화할 수 있다. 각각의 제1 도전 패턴(EL1)은, 일 단이 개방된 실린더 형태를 가질 수 있다.
제1 도전 패턴(EL1)의 제1 내지 제3 부분들(EL1a, EL1b, EL1c)의 각각은 제1 방향(D1)으로 서로 마주하는 두 측벽을 가질 수 있다. 상기 두 측벽들은 일정한 제1 방향(D1)의 두께를 가지면서 제2 방향(D2)으로 연장될 수 있다. 상기 두 측벽들은 서로 평행할 수 있다. 제1 도전 패턴(EL1)의 제1 부분(EL1a)은 상기 두 측벽들을 연결하는 연결 부분을 포함할 수 있다. 연결 부분은 상기 반도체 패턴(SP)과 인접할 수 있다.
제1 도전 패턴(EL1) 내에 삽입된 제2 도전 패턴(EL2)의 삽입 부분(EL2a)의 제1 방향(D1)의 폭(WD1)이 제2 방향(D2)으로 갈수록 증가될 수 있다. 삽입 부분(EL2a)의 제3 방향(D3)의 폭(WD3)은, 도 4d에 도시된 바와 같이, 일정할 수 있다.
제1 도전 패턴(EL1) 상에 제2 도전 패턴(EL2)이 제공될 수 있다. 제2 도전 패턴(EL2)은 제1 도전 패턴들(EL1)의 내에 각각 삽입된 삽입 부분들(EL2a) 및 제1 도전 패턴(EL1)을 적어도 부분적으로 둘러싸는 외곽 부분(EL2b)을 포함할 수 있다. 삽입 부분(EL2a)의 제1 방향(D1)의 폭(WD1)은 반도체 패턴(SP)과 멀어질수록 증가될 수 있다. 외곽 부분(EL2b)은 삽입 부분들(EL2a)을 연결할 수 있다.
제1 도전 패턴(EL1) 및 제2 도전 패턴(EL2) 각각은, 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄), 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물), 및 도핑된 반도체 물질(예를 들면, 도핑된 실리콘 또는 도핑된 게르마늄) 중 적어도 하나를 포함할 수 있다. 유전막(DL)은 고유전율 물질(예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 납 아연 니오브산염 또는 이들의 조합)을 포함할 수 있다.
실시예들에 따르면, 도 5b에 도시된 바와 같이, 제1 도전 패턴(EL1)의 제1 방향(D1)의 폭은 반도체 패턴(SP)과 멀어질수록 점진적으로 증가할 수 있다.
실시예들에 따르면, 도 5c 및 도 5d에 도시된 바와 같이, 제1 도전 패턴(EL1)의 제1 방향(D1)의 최소폭은 반도체 패턴(SP)의 제1 방향(D1)의 폭에 비해 클 수 있다. 이로써, 도 5a 및 도 5b를 참조하여 설명한 것과 달리 반도체 패턴들(SP)의 측면과 제1 도전 패턴(EL1)의 측면들이 서로 정렬되지 않을 수 있다.
비트 라인(BL)과 반도체 패턴(SP) 사이에 제1 실리사이드 패턴(SC1)이 개재될 수 있다. 반도체 패턴(SP)과 제1 도전 패턴(EL1) 사이에 제2 실리사이드 패턴(SC2)이 개재될 수 있다. 비트 라인(BL)은 제1 실리사이드 패턴(SC1)을 통해 제1 불순물 영역(SD1)과 전기적으로 연결될 수 있다. 제1 도전 패턴(EL1)은 제2 실리사이드 패턴(SC2)을 통해 제2 불순물 영역(SD2)과 전기적으로 연결될 수 있다. 제1 및 제2 실리사이드 패턴들(SC1, SC2)은 금속 실리사이드(예를 들어, 코발트 실리사이드)를 포함할 수 있다.
도 6 내지 도 9는 본 발명의 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 도면들로, 각각 도 3의 A-A'선, B-B'선, C-C'선 및 D-D'선에 대응된다. 간결한 설명을 위하여, 도 4a 내지 도 4d를 참조하여 설명된 구성들과 중복된 구성에 대한 상세한 설명은 생략될 수 있다.
도 6a 내지 도 9를 참조하면, 제1 도전 패턴(EL1) 및 제2 도전 패턴(EL2)의 삽입 부분(EL2a)은 일정한 제1 방향(D1)의 폭을 가질 수 있다. 제1 도전 패턴(EL1)의 제1 방향(D1)의 폭은 반도체 패턴(SP1)의 제1 방향(D1)의 폭과 실질적으로 동일할 수 있다. 제1 도전 패턴(EL1)의 측면들은 반도체 패턴(SP)의 측면들 및 제1 절연 패턴(IP1)의 측면들과 정렬될 수 있다. 제1 도전 패턴(EL1) 및 제2 도전 패턴(EL2)의 삽입 부분(EL2a)은 반도체 패턴(SP3)과 멀어질수록 증가된 제3 방향(D3)의 폭(WD3)을 가질 수 있다. 제2 도전 패턴(EL2)의 삽입 부분(EL2a)은 일정한 제1 방향(D1)의 폭(WD1)을 가질 수 있다. 제1 절연패턴(IP1)은 제1 방향(D1)으로 갈수록 작은 제3 방향(D3)의 폭을 가질 수 있다.
도 10, 12, 14, 16, 18 및 21은 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 11, 13a, 15, 17, 19a, 및 22a는 각각 도 10, 12, 14, 16, 18 및 21의 A-A'선에 따른 단면도들이다. 13b, 19b, 및 22b는 각각 도 12, 18 및 21의 B-B'선에 따른 단면도들이다. 도 13c는 도 12의 C-C'선에 따른 단면도이다.
도 10 및 도 11을 참조하면, 기판(SUB) 상에 적층 구조체(SS)가 형성될 수 있다. 적층 구조체(SS)를 형성하는 것은, 순차적으로 적층된 제1 내지 제4 층들(L1, L2, L3, L4)을 형성하는 것을 포함할 수 있다.
제1 내지 제4 층들(L1, L2, L3, L4) 각각은, 제1 절연 패턴(IP1) 및 반도체 막(SL)을 포함할 수 있다. 제1 절연 패턴(IP1) 및 반도체 막(SL)은 교번적으로 형성될 수 있다. 반도체 막(SL)은 반도체 물질을 포함할 수 있고, 예를 들어, 실리콘, 게르마늄, 또는 실리콘-게르마늄을 포함할 수 있다. 제1 절연 패턴(IP1)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막으로 이루어진 군에서 선택될 수 있다. 예를 들어, 제1 절연 패턴(IP1)은 실리콘 질화막(SiN)으로 형성될 수 있다.
적층 구조체(SS)를 패터닝하여, 적층 구조체(SS)를 관통하는 홀들(HO)이 형성될 수 있다. 각각의 홀들(HO)은, 제2 방향(D2)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 홀들(HO)은 제1 방향(D1)을 따라 서로 이격되어 배열될 수 있다. 홀들(HO)에 의해, 각각의 반도체 막들(SL)에 반도체 패턴들(SP)이 정의될 수 있다. 예를 들어, 서로 인접하는 한 쌍의 홀들(HO) 사이에 반도체 패턴(SP)이 정의될 수 있다. 반도체 패턴들(SP)은 제2 방향(D2)으로 연장되는 바 형태를 가질 수 있다.
도 12 및 도 13a 내지 도 13c를 참조하면, 각각의 홀들(HO) 내에 게이트 전극들(GE) 및 게이트 절연막들(GI)이 형성될 수 있다. 구체적으로, 홀들(HO) 내에 게이트 절연막 및 게이트 전극막을 형성하고, 이들을 패터닝하여 게이트 전극들(GE) 및 게이트 절연막들(GI)이 형성될 수 있다. 게이트 전극(GE) 및 게이트 절연막(GI)은, 홀(HO)에 의해 노출되는 적층 구조체(SS)의 내측벽을 따라 제3 방향(D3)으로 연장될 수 있다. 게이트 전극들(GE)은, 반도체 패턴(SP)의 양 측에 각각 제공된 제1 게이트 전극(GEa) 및 제2 게이트 전극(GEb)을 포함할 수 있다.
게이트 전극들(GE)이 형성된 이후, 홀들(HO)을 채우는 제2 절연 패턴(IP2)이 형성될 수 있다. 제2 절연 패턴(IP2)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 제2 절연 패턴(IP2)은 제1 절연 패턴(IP1)과 식각 선택성을 가질 수 있다. 예컨대, 제1 절연 패턴(IP1)이 실리콘 질화물(SiN)을 포함하는 경우, 제2 절연 패턴(IP2)은 실리콘 산화물(SiO)을 포함할 수 있다.
도 14, 및 도 15를 참조하면, 반도체 패턴들(SP)을 제외한 반도체 막(SL)의 일부가 비트 라인(BL)으로 교체될 수 있다. 구체적으로, 적층 구조체(SS)의 일 측벽 상에 반도체 막(SL)을 선택적으로 식각하는 습식 식각 공정이 수행될 수 있다. 상기 식각 공정으로 반도체 막(SL)의 일부가 제거될 수 있다. 반도체 막(SL)이 제거된 공간에 도전 물질을 증착하여, 비트 라인(BL)이 형성될 수 있다. 비트 라인(BL)은 반도체 막(SL)이 제거된 공간을 부분적으로 채울 수 있으며, 반도체 막(SL)이 제거된 공간의 잔부는 절연막(IL)으로 채워질 수 있다. 비트 라인(BL)은 제1 방향(D1)으로 연장될 수 있다. 비트 라인(BL)은 반도체 패턴들(SP)과 전기적으로 연결될 수 있다.
비트 라인(BL)과 각각의 반도체 패턴들(SP) 사이에 제1 실리사이드 패턴(SC1)이 형성될 수 있다. 제1 실리사이드 패턴(SC1)을 형성하는 것은, 비트 라인(BL)을 형성하기 전에, 수평 반도체 막(HSL)의 일부가 제거되어 노출된 반도체 패턴들(SP) 상에 실리사이드화 반응을 수행하는 것을 포함할 수 있다.
반도체 패턴들(SP) 내에 제1 불순물 영역들(SD1)이 각각 형성될 수 있다. 제1 불순물 영역(SD1)을 형성하는 것은, 비트 라인(BL)을 형성하기 전에, 수평 반도체 막(SL)의 일부가 제거되어 노출된 반도체 패턴(SP)의 일 단 상에 불순물을 도핑하는 것을 포함할 수 있다.
도 16 및 도 17을 참조하면, 적층 구조체(SS)의 일부를 제거하여, 반도체 패턴들(SP)의 단부면들이 노출되는 제1 면(SW)을 형성할 수 있다. 제1 면(SW)은 반도체 패턴들(SP)의 측벽들 제1 절연 패턴(IP1)의 측벽들, 및 제2 절연 패턴(IP2)의 측벽들 포함할 수 있다. 반도체 패턴들(SP)의 측벽들 제1 절연 패턴(IP1)의 측벽들, 및 제2 절연 패턴(IP2)의 측벽들은 공면을 이룰 수 있다.
구체적으로, 적층 구조체(SS) 상에 제1 방향(D1)으로 연장되는 트렌치(TR)를 형성할 수 있다. 트렌치(TR)를 형성하는 것은, 적층 구조체(SS) 상에 트렌치(TR)를 정의하는 마스크 패턴(미도시)을 형성하는 것, 및 마스크 패턴을 식각 마스크로 적층 구조체(SS)를 식각하는 것을 포함할 수 있다. 트랜치(TR)가 형성됨에 따라, 반도체 패턴들(SP), 제1 절연 패턴(IP1) 및 제2 절연 패턴(IP2)의 제2 방향(D2)의 길이가 짧아질 수 있다.
도 18 및 도 19a 및 도 19b를 참조하면, 반도체 패턴들(SP)의 상기 제2 방향(D2)의 길이를 감소시킬 수 있다. 반도체 패턴들(SP)의 제2 방향(D2)의 길이는 제1 절연 패턴(IP1) 및 제2 절연 패턴(IP2)의 제2 방향(D2)의 길이에 비해 짧아질 수 있다. 반도체 패턴들(SP)의 상기 제2 방향(D2)의 길이를 감소시키는 것은, 예컨대, 반도체 패턴들(SP)을 선택적으로 식각하는 습식 식각 공정을 포함할 수 있다. 반도체 패턴들(SP)의 상기 제2 방향(D2)의 길이가 제1 절연 패턴(IP1) 및 제2 절연 패턴(IP2)의 제2 방향(D2)의 길이에 비해 짧아짐에 따라, 제1 면(SW)으로부터 제2 방향으로 리세스된 리세스 영역(RS)이 형성될 수 있다. 반도체 패턴들(SP)의 제2 방향(D2)의 길이가 짧아지는 동안 제2 절연 패턴(IP2)의 일부가 함께 제거될 수 있다. 이로써, 리세스 영역(RS)은 반도체 패턴(SP)으로부터 멀어질록 증가된 폭을 가질 수 있다. 리세스 영역(RS)은 제1 절연 패턴(IP1) 및 제2 절연 패턴(IP2)들의 내측면들 및 반도체 패턴(SP)의 측면들에 의해 정의될 수 있다.
도 20a 내지 도 20d는 본 발명의 실시예들에 따른 리세스 영역의 형성 방법을 설명하기 위한 확대도로, 도 16의 B 부분에 대응된다. 도 20a 내지 도 20d를 참조하여, 리세스 영역(RS)을 형성하는 공정이 보다 상세히 설명된다.
도 20a를 참조하면, 적층 구조체(SS)의 측면 상에 반도체 패턴(SP)을 식각하는 제1 식각 공정을 수행할 수 있다. 제1 식각 공정은 반도체 패턴(SP) 제1 절연 패턴(IP1) 및 제2 절연 패턴(IP2) 중 반도체 패턴(SP)을 선택적으로 식각하는 습식 식각 공정일 수 있다.
제1 식각 공정에 의해 반도체 패턴(SP)의 일부분이 제거될 수 있다. 반도체 패턴(SP)이 제거된 부분에 리세스 영역(RS)이 형성될 수 있다. 리세스 영역(RS)이 형성됨에 따라 제1 절연 패턴(IP1)의 상면 및 제2 절연 패턴(IP2)의 내측벽들(IP2s)이 노출될 수 있다.
도 20b를 참조하면, 제2 절연 패턴(IP2)을 식각하는 제2 식각공정을 수행할 수 있다. 제2 식각 공정은 반도체 패턴(SP) 제1 절연 패턴(IP1) 및 제2 절연 패턴(IP2) 중 제2 절연 패턴(IP2)을 선택적으로 식각하는 습식 식각 공정일 수 있다. 제2 식각공정에 의해 제2 절연 패턴(IP2)의 일부분이 제거될 수 있다. 이로써, 리세스 영역(RS)에 의해 노출된 제2 절연 패턴(IP2)의 내측벽들(IP2s) 사이의 간격이 증가될 수 있다. 제2 식각 공정이 수행된 이후, 제2 절연 패턴(IP2)의 내측벽들(IP2s) 사이의 간격은 반도체 패턴(SP)의 제1 방향(D1)의 폭에 비해 클 수 있다.
도 20c를 참조하면, 제1 식각 공정과 제2 식각 공정을 교번적으로 실시하여 리세스 영역(RS)의 제1 방향(D1) 및 제2 방향(D2)의 폭을 증가시킬 수 있다. 제1 식각 공정이 반복적으로 수행됨에 따라 반도체 패턴(SP)의 제2 방향(D2)의 길이가 감소될 수 있으며, 제2 식각 공정이 반복적으로 수행됨에 따라 제2 절연 패턴(IP2)의 내측벽들(IP2s) 사이의 간격이 증가될 수 있다. 제1 식각 공정과 제2 식각 공정을 교번적으로 수행됨에 따라 제2 절연 패턴(IP2)의 내측벽들(IP2s)은 단차진 형상을 가질 수 있다.
도 20d를 참조하면, 다시 제1 식각 공정을 수행하여, 반도체 패턴(SP)을 부분적으로 제거할 수 있다. 제2 절연 패턴(IP2)의 내측벽들(IP2s) 사이의 간격은 반도체 패턴(SP)과 인접한 부분에서 반도체 패턴(SP)의 제1 방향(D1)의 폭과 같아질 수 있다.
다시 도 18 및 도 19a 및 도 19b를 참조하면, 반도체 패턴들(SP) 내에 제2 불순물 영역들(SD2)이 각각 형성될 수 있다. 제2 불순물 영역(SD2)을 형성하는 것은, 리세스 영역(RS)을 형성한 이후 노출된 반도체 패턴들(SP)의 측벽(SPs)들 상에 불순물을 도핑하는 것을 포함할 수 있다.
반도체 패턴(SP)의 측벽 상에 제2 실리사이드 패턴(SC2)이 형성될 수 있다. 제2 실리사이드 패턴(SC2)을 형성하는 것은, 제2 불순물 영역들(SD2)을 형성한 이후 반도체 패턴들(SP)이 측벽들(SPs) 상에 실리사이드화 반응을 수행하는 것을 포함할 수 있다.
도 21, 도 22a 및 도 22b를 참조하면, 리세스 영역(RS) 내에 제1 도전 패턴들(EL1)이 각각 형성될 수 있다. 구체적으로, 제1 도전 패턴들(EL1)을 형성하는 것은, 리세스 영역(RS) 내에 제1 전극막을 콘포멀하게 형성하는 것, 및 상기 제1 전극막을 습식 식각하여 복수개의 제1 도전 패턴들(EL1)로 분리시키는 것을 포함할 수 있다. 이로써, 제1 도전 패턴(EL1)은 일 단이 개방된 실린더 형태를 가질 수 있다.
구체적으로, 제1 도전 패턴들(EL1)은 제1 절연 패턴(IP1)의 상면, 제1 절연 패턴(IP1)의 하면, 제2 절연 패턴(IP2)의 내측면들 및 반도체 패턴(SP)의 일단을 콘포멀하게 덮을 수 있다. 리세스 영역(RS)이 반도체 패턴(SP)과 멀어질수록 증가하는 제2 방향(D2)의 폭을 가짐에 따라, 제1 도전 패턴들(EL1)은 반도체 패턴(SP)과 멀어질수록 증가하는 제2 방향(D2)의 폭을 가질 수 있다. 서로 마주보는 제1 절연 패턴(IP1)의 상면 및 제1 절연 패턴(IP1)의 하면은 평행할 수 있다. 제1 도전 패턴들(EL1)의 제3 방향(D3)의 폭은 일정하게 형성될 수 있다.
도3 및 도 4a 내지 도 4d를 다시 참조하면, 제2 절연 패턴(IP2)의 일부를 제거하여 제1 도전 패턴들(EL1)의 측면들을 노출시킨 후, 제1 도전 패턴들(EL1) 상에 유전막(DL)이 콘포멀하게 형성될 수 있다. 유전막(DL)은, 노출된 제1 도전 패턴(EL1)의 표면을 덮을 수 있다. 유전막(DL) 상에 제2 도전 패턴(EL2)이 형성될 수 있다. 제2 도전 패턴(EL2)은 트렌치(TR) 및 리세스 영역들(RS)을 완전히 채우도록 형성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.
Claims (20)
- 제1 방향으로 연장된 비트라인;
상기 제1 방향과 교차하는 제2 방향으로 연장된 제1 도전 패턴;
상기 비트라인 및 상기 제1 도전 패턴을 연결하는 반도체 패턴;
상기 제1 도전 패턴에 삽입된 삽입 부분을 포함하는 제2 도전 패턴; 및
상기 제1 도전 패턴 및 상기 제2 도전 패턴 사이에 개재된 유전막을 포함하되,
상기 제2 도전 패턴의 삽입 부분은 상기 반도체 패턴과 멀어질수록 증가된 폭을 갖는 반도체 메모리 소자. - 제1 항에 있어서,
상기 제1 도전 패턴은 상기 반도체 패턴과 인접한 제1 부분, 상기 제2 부분에 비해 증가된 폭을 갖는 제2 부분 및 상기 제1 부분 및 상기 제2 부분을 연결하는 단차 부분을 포함하는 반도체 메모리 소자. - 제1 항에 있어서,
상기 반도체 패턴 상에 배치되며, 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향으로 연장된 게이트 전극을 더 포함하는 반도체 메모리 소자. - 제1 항에 있어서,
각각의 상기 반도체 패턴들과 상기 비트 라인 사이에 개재된 제1 실리사이드 패턴; 및
각각의 상기 반도체 패턴들과 상기 제1 전극 사이에 개재된 제2 실리사이드 패턴을 더 포함하는 반도체 메모리 소자. - 제1 항에 있어서,
각각의 상기 반도체 패턴들은:
상기 비트 라인과 전기적으로 연결되는 제1 불순물 영역;
상기 제1 전극과 전기적으로 연결되는 제2 불순물 영역; 및
상기 제1 및 제2 불순물 영역들 사이에 제공되고, 상기 게이트 전극에 인접하는 채널 영역을 포함하는 반도체 메모리 소자. - 제1 항에 있어서,
상기 제1 도전 패턴은 상기 반도체 패턴과 인접한 제1 부분 및 상기 제2 부분에 비해 증가된 폭을 갖는 제2 부분을 포함하고, 상기 제1 부분의 제1 방향의 폭은 상기 반도체 패턴의 제1 방향의 폭과 동일한 반도체 메모리 소자. - 제1항에 있어서,
상기 제2 도전 패턴은 상기 제1 도전 패턴을 적어도 부분적으로 둘러싸는 외곽 부분을 포함하는 반도체 메모리 소자. - 제1 항에 있어서,
상기 제1 도전 패턴은 상기 반도체 패턴과 멀어질수록 증가된 상기 제1 방향의 폭을 갖는 반도체 메모리 소자. - 제8 항에 있어서,
상기 도전 패턴은 제1 방향 및 제2 방향과 교차하는 제3 방향으로 일정한 폭을 갖는 반도체 메모리 소자. - 제1항에 있어서,
상기 삽입 부분은 상기 반도체 패턴과 멀어질수록 증가된 상기 제2 방향의 폭을 갖는 반도체 메모리 소자.
- 기판 상에 수직적으로 적층된 제1 절연 패턴들;
상기 제1 절연 패턴들의 사이에 배치되며, 제1 방향을 따라 배열된 반도체 패턴들;
상기 반도체 패턴들의 일단들과 전기적으로 연결된 비트라인;
상기 반도체 패턴들의 타단 상에 각각 배치된 제1 도전 패턴들;
상기 제1 도전 패턴들에 적어도 부분적으로 삽입된 제2 도전 패턴; 및
상기 제1 도전 패턴들과 상기 제2 도전 패턴 사이에 개재된 유전막을 포함하되, 상기 제1 도전패턴들은 상기 반도체 패턴들과 멀어질수록 증가된 상기 제1 방향의 폭을 갖는 반도체 메모리 소자. - 제11 항에 있어서,
상기 제1 도전 패턴은 상기 반도체 패턴과 인접한 제1 부분 및 상기 제2 부분에 비해 증가된 폭을 갖는 제2 부분을 포함하고, 상기 제1 부분의 제1 방향의 폭은 상기 반도체 패턴의 제1 방향의 폭과 동일한 반도체 메모리 소자. - 제11 항에 있어서,
상기 반도체 패턴 상에 배치되며, 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향으로 연장된 게이트 전극을 더 포함하는 반도체 메모리 소자. - 제11 항에 있어서,
각각의 상기 반도체 패턴들과 상기 비트 라인 사이에 개재된 제1 실리사이드 패턴; 및
각각의 상기 반도체 패턴들과 상기 제1 전극 사이에 개재된 제2 실리사이드 패턴을 더 포함하는 반도체 메모리 소자. - 제11 항에 있어서,
각각의 상기 반도체 패턴들은:
상기 비트 라인과 전기적으로 연결되는 제1 불순물 영역;
상기 제1 전극과 전기적으로 연결되는 제2 불순물 영역; 및
상기 제1 및 제2 불순물 영역들 사이에 제공되고, 상기 게이트 전극에 인접하는 채널 영역을 포함하는 반도체 메모리 소자.
- 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체, 상기 복수개의 층들 각각은 제1 방향으로 연장되는 비트 라인, 상기 비트 라인으로부터 상기 제1 방향과 교차하는 제2 방향으로 연장되는 반도체 패턴들 및 상기 반도체 패턴들과 교대로 적층된 제1 절연 패턴을 포함하고;
상기 제1 및 제2 방향과 교차하는 제3 방향으로 연장되며, 상기 반도체 패턴의 양 측면들 상에 배치되는 게이트 전극들;
상기 반도체 패턴들의 사이를 채우며, 상기 게이트 전극들을 덮는 제2 절연 패턴;
상기 반도체 패턴들과 각각 전기적으로 연결된 제1 도전 패턴들; 및
상기 제1 도전 패턴들과 유전막을 사이에 두고 이격된 제2 도전 패턴을 포함하되,
상기 상기 제1 도전 패턴들은 상기 반도체 패턴들과 멀어질수록 증가된 폭을 갖는 반도체 메모리 소자. - 제16 항에 있어서,
상기 제1 절연 패턴은 상기 제2 절연 패턴에 대해 식각 선택성을 갖는 반도체 메모리 소자. - 제16 항에 있어서,
상기 반도체 패턴 상에 배치되며, 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향으로 연장된 게이트 전극을 더 포함하는 반도체 메모리 소자. - 제16 항에 있어서,
각각의 상기 반도체 패턴들과 상기 비트 라인 사이에 개재된 제1 실리사이드 패턴; 및
각각의 상기 반도체 패턴들과 상기 제1 전극 사이에 개재된 제2 실리사이드 패턴을 더 포함하는 반도체 메모리 소자. - 제16 항에 있어서,
각각의 상기 반도체 패턴들은:
상기 비트 라인과 전기적으로 연결되는 제1 불순물 영역;
상기 제1 전극과 전기적으로 연결되는 제2 불순물 영역; 및
상기 제1 및 제2 불순물 영역들 사이에 제공되고, 상기 게이트 전극에 인접하는 채널 영역을 포함하는 반도체 메모리 소자.
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