KR20180063947A - 반도체 메모리 소자 - Google Patents
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Abstract
본 발명의 실시예에 따른 반도체 메모리 소자는 활성 영역을 포함하는 기판, 제 1 방향으로 상기 활성 영역을 가로지르는 워드 라인들, 상기 워드 라인들 사이의 상기 활성 영역 상에서, 상기 제 1 방향에 교차하는 제 2 방향으로 가로지르는 비트 라인, 상기 비트 라인과 상기 활성 영역의 사이에 배치된 비트라인 노드 콘택 및 상기 활성 영역의 각 단부들 상에 배치된 스토리지 노드 콘택을 포함하되, 상기 비트라인 노드 콘택 및 상기 스토리지 노드 콘택 중 적어도 하나는 실리콘 게르마늄을 포함할 수 있다.
Description
본 발명은 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 PMOS 트랜지스터를 포함하는 반도체 메모리 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자산업에서 중요한 요소로 각광받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명의 해결하고자 하는 과제는 전기적 특성이 보다 개선된 반도체 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 메모리 소자는 활성 영역을 포함하는 기판, 제 1 방향으로 상기 활성 영역을 가로지르는 워드 라인들, 상기 워드 라인들 사이의 상기 활성 영역 상에서, 상기 제 1 방향에 교차하는 제 2 방향으로 가로지르는 비트 라인, 상기 비트 라인과 상기 활성 영역의 사이에 배치된 비트라인 노드 콘택 및 상기 활성 영역의 각 단부들 상에 배치된 스토리지 노드 콘택을 포함하되, 상기 비트라인 노드 콘택 및 상기 스토리지 노드 콘택 중 적어도 하나는 실리콘 게르마늄을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 소자는 활성 영역을 포함하는 기판, 제 1 방향으로 상기 활성 영역을 가로지르며, 상기 기판 내에 배치된 워드 라인들, 상기 워드 라인들 각각의 측벽들 및 하면을 감싸는 제 1 반도체 패턴 및 상기 워드 라인들 사이의 상기 활성 영역 상에서, 상기 제 1 방향에 교차하는 제 2 방향으로 가로지르는 비트 라인을 포함하되, 상기 제 1 반도체 패턴은 상기 기판과 다른 반도체 물질을 포함할 수 있다.
본 발명의 실시예에 따르면, 비트 라인과 전기적으로 연결되는 비트라인 노드 콘택 및 전하 저장 요소와 전기적으로 연결되는 스토리지 노드 콘택 중 적어도 하나는 실리콘 게르마늄을 포함할 수 있다. 실리콘 게르마늄을 포함하는 비트라인 노드 콘택(DCC) 및 스토리지 노드 콘택은 이들 아래에 배치된 활성 영역들에 압축응력을 가하게 되어, 스토리지 노드 콘택(BC)과 비트라인 노드 콘택(DCC) 사이에 형성되는 채널 내의 정공의 이동도를 향상할 수 있다. 이에 따라, PMOS형 반도체 메모리 소자의 전류 구동 능력이 개선될 수 있다.
본 발명의 실시예에 따르면, 반도체 패턴이 기판 내에 배치된 워드 라인들 각각의 측벽들 및 하면을 감쌀 수 있고, 반도체 패턴은 기판과 다른 반도체 물질을 포함할 수 있다. 반도체 패턴 및 기판 중 적어도 하나가 실리콘 게르마늄 막을 포함할 경우, 정공의 이동도가 향상될 수 있고, 반도체 패턴 및 기판 중 적어도 하나가 3-5족 화합물 반도체 물질을 포함할 경우, 전자의 이동도가 향상될 수 있다. 이에 따라, PMOS형 반도체 메모리 소자의 전류 구동 능력을 개선시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 평면도이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 메모리 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 메모리 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 5a 내지 도 10a는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 평면도들이다.
도 5b 내지 도 10b는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 5a 내지 도 10a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 메모리 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 메모리 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 5a 내지 도 10a는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 평면도들이다.
도 5b 내지 도 10b는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 5a 내지 도 10a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 평면도이다. 도 2는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 1 및 도 2를 참조하면, 소자 분리막(102)이 기판(100) 내에 배치될 수 있다. 기판(100)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘 게르마늄 기판, 3-5족 화합물 반도체 기판 또는 선택적 에피택셜 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택셜 박막의 기판일 수 있다.
소자 분리막(102)은 절연 물질(예를 들어, 실리콘 산화물)을 포함할 수 있다. 소자 분리막(102)은 기판(100)의 활성 영역들(AR)을 정의할 수 있다. 활성 영역들(AR)은 제 3 방향(Z)으로 길쭉한 바(bar) 형태를 가질 수 있다. 활성 영역들(AR)은 제 3 방향(Z)으로 서로 평행할 수 있다.
소오스/드레인 영역들(50)이 활성 영역들(AR) 각각 내에 배치될 수 있다. 소오스/드레인 영역들(50)은 기판(100)과 다른 도전형을 가질 수 있다. 예를 들어, 소오스/드레인 영역들(50)은 P형의 도전형을 가질 수 있다. 소오스/드레인 영역들(50)이 P형의 도전형을 가질 경우, 본 발명의 실시예에 따른 반도체 메모리 소자는 PMOS 트랜지스터가 포함된 반도체 메모리 소자일 수 있다. 소오스/드레인 영역들(50)은 3가의 불순물 원소를 포함할 수 있다. 소오스/드레인 영역들(50)은 예를 들어, 붕소(Boron) 또는 인듐(Indium)을 포함할 수 있다.
기판(100)이 실리콘 기반의 기판일 경우, 기판(100)의 실리콘 원자들 중에서 산소 이온과 미결합된 댕글링 본드 상태의 실리콘 원자들은 수소 어닐링 공정을 통해 수소 원자들과 결합시켜 트랜지스터의 동작특성을 안정화시킬 수 있다. 이때, 수소 원자들이 실리콘 원자들로부터 탈착이 쉽게 되는데, 붕소는(boron)는 실리콘 원자들과 수소 원자들 사이의 결합 에너지를 증가시킬 수 있다. 이에 따라, 본 발명의 반도체 메모리 소자에 포함된 메모리 셀(즉, 캐패시터(CP))이 전하를 보유하고 있는 시간, 즉, 가변 유지 시간(variable retention time)이 개선될 수 있다.
인듐(Indium)은 다른 3가의 불순물 원소들 보다 원자량이 크므로, 소오스/드레인 영역들(50) 내에서 균일하게 분포될 수 있다. 이에 따라, 문턱전압의 산포를 개선할 수 있고, 워드 라인(WL)과 캐패시터(CP) 사이에서 전자들이 누설되는 것을 방지할 수 있다.
워드 라인들(WL)이 기판(100) 내에 배치될 수 있다. 두 개의 워드 라인들(WL)은 하나의 활성 영역(AR)을 제 3 방향(Z)에 교차하는 제 1 방향(X)으로 가로지를 수 있다. 워드 라인들(WL)의 상면들은 기판(100)의 상면 보다 낮은 레벨에 위치할 수 있다. 워드 라인들(WL)은 도전물질로 이루어져 있으며, 예를 들어, 도핑된 폴리 실리콘, 금속 물질, 또는 금속 실리사이드 물질을 포함할 수 있다.
게이트 절연막(108)이 워드 라인들(WL) 각각의 측벽들과 기판(100) 사이 및 워드 라인(WL)의 하면과 기판(100) 사이에 배치될 수 있다. 게이트 절연막(108)은 예를 들어, 실리콘 산화막, 열 산화막 또는 고유전막을 포함할 수 있다. 캡핑 패턴(110)이 워드 라인들(WL) 각각의 상면 및 게이트 절연막(108)의 상면 상에 배치될 수 있다. 캡핑 패턴(110)의 상면은 기판(100)과 상면과 동일한 레벨에 위치할 수 있다. 캡핑 패턴(110)은 절연 물질(예를 들어, 실리콘 산화막)을 포함할 수 있다.
버퍼막(112)이 기판(100)의 상면 상에 배치될 수 있다. 버퍼막(112)은 캡핑 패턴(110)의 상면을 덮을 수 있다. 버퍼막(112)은 하나 이상의 절연막들을 포함할 수 있다. 예를 들어, 버퍼막(112)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 이들 중 적어도 둘 이상을 포함하는 복수 개의 절연막들을 포함할 수 있다.
비트라인 노드 콘택(DCC)이 하나의 활성 영역(AR)을 가로지르는 두 개의 워드 라인들(WL) 사이에 배치된 각 활성 영역들(AR)의 중심부 내에 배치될 수 있다. 비트라인 노드 콘택(DCC)은 버퍼막(112)을 관통하여 두 개의 워드 라인들(WL) 사이의 각 활성 영역들(AR) 내에 배치된 하나의 소오스/드레인 영역(50)과 전기적으로 연결될 수 있다. 비트라인 노드 콘택(DCC)의 하면은 워드 라인들(WL)의 상면들과 기판(100)의 상면 사이의 레벨에 위치할 수 있다. 비트라인 노드 콘택(DCC)은 압축성 변형된 물질(compressively strained material)을 포함할 수 있다. 예를 들어, 비트라인 노드 콘택(DCC)은 실리콘 게르마늄 또는 붕소가 도핑된 실리콘 게르마늄을 포함할 수 있다.
비트라인 구조체들(BLS)이 제 1 방향(X) 및 제 3 방향(Z)에 교차하는 제 2 방향(Y)으로 연장하며 배치될 수 있다. 비트라인 구조체들(BLS) 각각은 제 2 방향(Y)으로 배열된 복수 개의 비트라인 노드 콘택들(DCC) 상을 지날 수 있다. 하나의 비트라인 구조체(BLS)는 제 2 방향(Y)으로 배열된 복수 개의 비트라인 노드 콘택들(DCC)과 전기적으로 연결될 수 있다.
비트라인 구조체들(BLS) 각각은 비트라인 노드 콘택(DCC) 상에 차례로 적층된 비트 라인(BL) 및 절연 패턴(120)을 포함할 수 있다. 비트 라인(BL)은 제 1 도전 패턴(116) 및 제 2 도전 패턴(118)을 포함할 수 있다. 제 1 도전패턴(116)은 예를 들어, 도핑된 폴리 실리콘을 포함할 수 있다. 제 2 도전패턴(118)은 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 니켈(Ni), 및 코발트(Co) 중 어느 하나를 포함할 수 있다. 절연 패턴(120)은 제 2 도전 패턴(118) 상에 배치될 수 있다. 절연 패턴(120)은 예를 들어, 실리콘 산화막을 포함할 수 있다. 도면에 도시하지 않았지만, 확산 방지막(미도시)이 제 1 도전패턴(116)과 제 2 도전패턴(118) 사이에 배치될 수 있다.
스토리지 노드 콘택(BC)이 활성 영역들(AR)의 각 단부들 내에 배치될 수 있다. 스토리지 노드 콘택(BC)은 활성 영역들(AR)의 각 단부들 내에 배치된 소오스/드레인 영역(50)과 전기적으로 연결될 수 있다. 스토리지 노드 콘택(BC)의 하부는 버퍼막(112)을 관통하여 각 활성 영역들(AR) 내에 배치될 수 있다. 스토리지 노드 콘택(BC)의 상면은 버퍼막(112)의 상면보다 높은 레벨에 위치할 수 있다. 스토리지 노드 콘택(BC)은 예를 들어, 실리콘 게르마늄, 또는 붕소가 도핑된 실리콘 게르마늄을 포함할 수 있다.
본 발명의 실시예에 따르면, 비트라인 노드 콘택(DCC)과 스토리지 노드 콘택(BC)에 압축성 변형된 물질인 실리콘 게르마늄을 사용하여, 비트라인 노드 콘택(DCC) 아래에 배치된 활성 영역 및 스토리지 노드 콘택(BC) 아래에 배치된 활성 영역에 압축응력을 가해서, 스토리지 노드 콘택(BC)과 비트라인 노드 콘택(DCC) 사이에 형성되는 채널 내의 정공의 이동도를 향상할 수 있다. 또한, 실리콘 게르마늄은 비저항이 낮은 물질이기 때문에 비트라인 노드 콘택(DCC)과 스토리지 노드 콘택(BC)의 저항이 감소될 수 있다. 이에 따라, PMOS형 반도체 메모리 소자의 전류 구동 능력이 개선될 수 있다.
스페이서들(124)이 비트라인 구조체들(BLS)의 측벽들 상에 배치될 수 있다. 스페이서들(124)은 비트라인 노드 콘택(DCC)의 측벽들 상으로 연장할 수 있다. 스페이서들(124)은 예를 들어, 실리콘 산화막 및 실리콘 질화막 중 적어도 하나 이상의 막들을 포함할 수 있다. 분리 패턴(130)이 비트라인 구조체들(BLS) 사이의 영역과 각 워드 라인들(WL)이 교차하는 부분에 배치될 수 있다. 예를 들어, 분리 패턴(130)은 버퍼막(112) 상에서, 제 2 방향(Y)으로 인접하는 스토리지 노드 콘택들(BC) 사이에 배치될 수 있다. 분리 패턴(130)은 예를 들어, SiBCN, SiCN, SiOCN, 및 SiN 중 어느 하나를 포함할 수 있다.
랜딩 패드(LP)가 스토리지 노드 콘택(BC) 상에 배치될 수 있다. 랜딩 패드(LP)는 스토리지 노드 콘택(BC)과 전기적으로 연결될 수 있다. 복수 개의 랜딩 패드들(LP)은 서로 물리적으로 이격될 수 있다. 랜딩 패드(LP)는 스토리지 노드 콘택(BC) 상에서, 제 2 방향(Y)으로 마주보는 분리 패턴들(130) 사이를 채울 수 있다. 랜딩 패드(LP)는 스토리지 노드 콘택(BC)의 중심에 대해 제 1 방향(X)으로 시프트될 수 있다. 이에 따라, 랜딩 패드(LP)의 일부가 인접하는 하나의 비트 라인 구조체(BLS)의 상면 상에 배치될 수 있다. 랜딩 패드(LP)는 스토리지 노드 콘택(BC) 상에 차례로 적층된 베리어 패턴(134) 및 금속 패턴(136)을 포함할 수 있다. 베리어 패턴(134)은 예를 들어, TiN, Ti/TiN, TiSiN, TaN 또는 WN을 포함할 수 있다. 금속 패턴(136)은 예를 들어, 텅스텐(W)을 포함할 수 있다.
갭필막(138)이 복수 개의 랜딩 패드들(LP) 사이의 공간 내에 배치될 수 있다. 갭필막(138)은 복수 개의 랜딩 패드들(LP)의 외벽들을 감쌀 수 있다. 갭필막(138)의 상면은 복수 개의 랜딩 패드들(LP)의 상면들과 동일한 레벨에 위치할 수 있다. 갭필막(138)은 예를 들어, TEOS(tetraethly orthosilicate), 고밀도플라즈마(HDP) 산화막, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
정보 저장 요소가 랜딩 패드(LP) 상에 배치될 수 있다. 정보저장 요소는 예를 들어, 캐패시터일 수 있다. 캐패시터는 하부전극(BE), 유전막(미도시) 및 상부전극(미도시)을 포함할 수 있다. 일 예로, 복수 개의 하부 전극들(BE)은 제 2 방향(Y)으로 지그재그 형태로 배열될 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 3을 참조하면, 반도체 패턴(SP)이 게이트 절연막(108)을 사이에 두고 워드 라인들(WL) 각각의 측벽들 및 하면을 감쌀 수 있다. 반도체 패턴(SP)은 게이트 절연막(108)의 외측벽들 및 하면과 직접 접촉할 수 있다. 반도체 패턴(SP)은 실리콘 게르마늄 막, 실리콘 막 또는 3-5족 화합물 반도체 막을 포함할 수 있다. 비트라인 노드 콘택(DCC)과 스토리지 노드 콘택(BC)은 불순물이 도핑된 폴리 실리콘, 붕소가 도핑된 실리콘 게르마늄, 또는 실리콘 게르마늄을 포함할 수 있다.
일 실시예에 있어서, 기판(100)이 실리콘 기판일 경우, 반도체 패턴(SP)은 실리콘 게르마늄 막 또는 3-5족 화합물 반도체 막을 포함할 수 있다. 반도체 패턴(SP)이 실리콘 게르마늄 막을 포함할 경우, 실리콘과 게르마늄 사이 간의 격자 상수 차이에 의해 반도체 패턴(SP)에 압축응력이 가해져서, 채널의 정공의 이동도가 향상될 수 있다. 반도체 패턴(SP)이 3-5족 화합물 반도체 막을 포함할 경우, 3-5족 화합물 반도체 물질은 전자 이동도가 높은 특성을 갖고 있으므로, PMOS형 반도체 메모리 소자의 전류 구동 능력을 개선시킬 수 있다.
일 실시예에 있어서, 기판(100)이 3-5족 화합물 반도체 기판 또는 실리콘 게르마늄 기판일 경우, 반도체 패턴(SP)은 실리콘 막을 포함할 수 있다. 기판(100)이 실리콘 게르마늄 기판일 경우에는, 기판 전체를 압축 응력층으로 사용하여 채널 내의 정공의 이동도를 향상시켜 PMOS형 반도체 메모리 소자의 전류 구동 능력을 개선시킬 수 있다. 기판(100)이 3-5족 화합물 반도체 기판일 경우, 전술한 것과 같이, 3-5족 화합물 반도체 물질이 전자 이동도가 큰 물질이므로, PMOS 반도체 메모리 소자의 전류 구동 능력을 개선시킬 수 있다. 아울러, 반도체 패턴(SP)이 실리콘 막일 경우, 게이트 절연막(108)의 표면이 실리콘 막으로 감싸게 되므로, 게이트 절연막(108)과 반도체 패턴(SP) 사이의 계면 특성을 개선할 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 4를 참조하면, 제 1 반도체 패턴(SP1)이 게이트 절연막(108)을 사이에 두고 워드 라인들(WL) 각각의 측벽들 및 하면을 감쌀 수 있고, 제 2 반도체 패턴(SP2)이 제 1 반도체 패턴(SP1)의 외측벽들 및 하면을 감쌀 수 있다. 즉, 제 1 반도체 패턴(SP1)은 워드 라인들(WL) 각각과 제 2 반도체 패턴(SP2) 사이에 배치될 수 있다. 제 1 반도체 패턴(SP1)은 게이트 절연막(108)과 직접 접촉할 수 있고, 제 2 반도체 패턴(SP2)은 제 1 반도체 패턴(SP1)과 직접 접촉할 수 있다. 제 1 반도체 패턴(SP1)은 실리콘 막을 포함할 수 있고, 제 2 반도체 패턴(SP2)은 3-5족 화합물 반도체 막 또는 실리콘 게르마늄 막을 포함할 수 있다. 이 경우, 기판(100)은 실리콘 기판일 수 있고, 비트라인 노드 콘택(DCC)과 스토리지 노드 콘택(BC)는 불순물이 도핑된 폴리 실리콘, 붕소가 도핑된 실리콘 게르마늄, 또는 실리콘 게르마늄을 포함할 수 있다.
도 5a 내지 도 10a는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 평면도들이다. 도 5b 내지 도 10b는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 5a 내지 도 10a의 Ⅰ-Ⅰ'선 방향으로 다른 단면도들이다.
도 5a 및 도 5b를 참조하면, 소자 분리막(102)이 기판(100) 내에 형성될 수 있다. 소자 분리막(102)은 기판(100)에 트렌치를 형성하고, 트렌치 내에 절연물질을 채워 형성할 수 있다. 기판(100)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘 게르마늄 기판, 3-5족 화합물 반도체 기판 또는 선택적 에피택셜 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택셜 박막의 기판일 수 있다. 소자 분리막(102)은 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다.
소자 분리막(102)에 의해 기판(100)의 활성 영역들(AR)을 정의할 수 있다. 활성 영역들(AR)은 제 3 방향(Z)으로 길쭉한 바(bar) 형태를 가지며, 서로 평행할 수 있다.
소오스/드레인 영역들(50)이 활성 영역들(AR) 내에 형성될 수 있다. 소오스/드레인 영역들(50)은 기판(100) 상에 이온 주입 마스크(미도시)를 형성하고, 이온 주입 마스크에 노출된 활성 영역들(AR) 내에 이온 주입 공정을 진행하여 형성될 수 있다. 다른 예로, 이온 주입 공정은 이온 주입 마스크 없이 수행될 수 있다. 소오스/드레인 영역들(50)은 3가의 불순물 원소가 도핑된 P형의 도전형을 가질 수 있다. 예를 들어, 소오스/드레인 영역들(50)은 붕소(Boron) 또는 인듐(Indium)을 포함할 수 있다.
트렌치들(104)이 기판(100) 내에 형성될 수 있다. 두 개의 트렌치들(104)이 하나의 활성 영역(AR)을 제 3 방향(Z)에 교차하는 제 1 방향(X)으로 가로지를 수 있다. 게이트 절연막(108)이 트렌치들(104) 각각의 표면을 컨포말하게 덮도록 형성될 수 있다. 게이트 절연막(108)은 예를 들어, 실리콘 산화막, 열 산화막 또는 고유전막을 포함할 수 있다.
워드 라인들(WL)이 게이트 절연막(108)이 형성된 트렌치들(104) 내에 형성될 수 있다. 워드 라인들(WL)은 트렌치들(104)을 채우는 금속막(미도시)을 형성하고, 트렌치들(104)의 하부에 금속막의 일부가 남도록 금속막의 상부에 식각 공정을 수행하여 형성될 수 있다. 금속막이 식각될 때, 게이트 절연막(108)의 일부가 같이 식각될 수 있다. 워드 라인들(WL)은 도전물질로 이루어져 있으며, 예를 들어, 도핑된 폴리 실리콘, 금속 물질, 또는 금속 실리사이드 물질을 포함할 수 있다.
캡핑 패턴들(110)이 워드 라인들(WL) 상에 형성될 수 있다. 캡핑 패턴들(110)은 트렌치들(104)의 상부들을 채워 형성될 수 있다. 캡핑 패턴들(110)은 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
도 6a 및 도 6b를 참조하면, 버퍼막(112)이 기판(100) 상에 형성될 수 있다. 버퍼막(112)은 하나 이상의 절연막들을 포함할 수 있다. 버퍼막(112)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 이들 중 둘 이상을 포함하는 복수 개의 절연막들일 수 있다. 도면에 도시하지 않았지만, 버퍼막(112) 상에 오프닝들(미도시)을 갖는 마스크 패턴(미도시)이 형성될 수 있다.
마스크 패턴을 식각 마스크로 사용하여, 버퍼막(112) 및 기판(100)을 패터닝할 수 있다. 패터닝 공정으로, 버퍼막(112)의 일부분 및 기판(100)의 상부가 식각되어, 활성 영역들(AR) 각각 내에 제 1 콘택홀(CH1)이 형성될 수 있다. 평면적 관점에서, 제 1 콘택홀(CH1)은 두 개의 워드 라인들(WL) 사이에 배치된 활성 영역들(AR) 각각의 중심부 내에 형성될 수 있다. 활성 영역들(AR) 각각의 중심부 내에 형성된 하나의 소오스/드레인 영역(50)이 제 1 콘택홀(CH1)에 의해 노출될 수 있다.
비트라인 노드 콘택(DCC)이 제 1 콘택홀(CH1) 내에 형성될 수 있다. 비트라인 노드 콘택(DCC)은 버퍼막(112) 상에 제 1 콘택홀(CH1)을 채우는 반도체막(미도시)을 형성하고, 버퍼막(112)의 상면이 노출될 때까지 반도체막에 평탄화 공정(예를 들어, CMP 또는 etch back)을 진행하여 형성될 수 있다. 일 예로, 제 1 콘택홀(CH1)을 채우는 반도체 막을 형성하는 동안에 반도체 막에 불순물을 도핑하는 공정이 동시에 수행될 수 있다. 비트라인 노드 콘택(DCC)은 예를 들어, 실리콘 게르마늄, 또는 붕소가 도핑된 실리콘 게르마늄을 포함할 수 있다.
도 7a 및 도 7b를 참조하면, 전극막(119)이 버퍼막(112) 상에 형성될 수 있다. 전극막(119)은 버퍼막(112) 상에 차례로 적층된 제 1 전극막(115) 및 제 2 전극막(117)을 포함할 수 있다. 제 1 전극막(115)은 예를 들어, 도핑된 폴리 실리콘을 포함할 수 있다. 제 2 전극막(117)은 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 니켈(Ni), 또는 코발트(Co)를 포함할 수 있다. 도면에 도시하지 않았지만, 제 1 전극막(115) 및 제 2 전극막(117) 사이에 확산 방지막(미도시)이 개재될 수 있다. 확산 방지막은 확산 베리어 메탈(diffusion barrier metal)로서, 예를 들어 TiN, Ti/TiN, TiSiN, TaN 또는 WN을 포함할 수 있다.
절연 패턴들(120)이 제 2 전극막(117) 상에 형성될 수 있다. 예를 들어, 절연 패턴들(120)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
도 8a 및 도 8b를 참조하면, 비트 라인들(BL)이 활성 영역들(AR)을 제 1 방향(X) 및 제 3 방향(Z)에 교차하는 제 2 방향(Y)으로 가로지르며 형성될 수 있다. 하나의 비트 라인(BL)은 제 2 방향(Y)으로 배열된 복수 개의 비트라인 노드 콘택들(DCC) 상을 지날 수 있다. 비트 라인들(BL)은 절연 패턴들(120)을 식각 마스크로 사용하여 제 2 전극막(117) 및 제 1 전극막(115)을 차례로 패터닝하여 형성될 수 있다. 비트 라인들(BL) 각각은 제 2 방향(Y)으로 배열된 복수 개의 비트라인 노드 콘택들(DCC) 상에 차례로 형성된 제 1 도전 패턴(116) 및 제 2 도전 패턴(118)을 포함할 수 있다.
비트 라인들(BL)을 형성한 후에, 비트 라인들(BL) 각각에 의해 노출된 비트라인 노드 콘택들(DCC)의 일부분을 식각할 수 있다. 이에 따라, 비트라인 노드 콘택들(DCC) 각각의 폭이 감소될 수 있으며, 비트라인 노드 콘택(DCC)의 폭은 비트 라인들(BL) 각각의 폭과 실질적으로 동일할 수 있다. 비트라인 노드 콘택(DCC)은 제 1 콘택홀(CH1)의 측벽들과 이격될 수 있다. 일 실시예에 있어서, 하나의 비트 라인(BL) 및 하나의 절연 패턴(120)은 하나의 비트라인 구조체(BLS)로 구성할 수 있다.
스페이서들(124)이 비트라인 구조체(BLS)의 측벽들 및 비트라인 노드 콘택(DCC)의 측벽들을 덮도록 형성될 수 있다. 스페이서들(124)은 버퍼막(112)의 상면, 비트라인 노드 콘택(DCC)의 측벽들, 비트 라인들(BL)의 측벽들, 절연 패턴들(120)의 측벽들, 및 상면들을 컨포말하게 덮는 절연막(미도시)을 형성하고, 절연 패턴들(120)의 상면들 및 버퍼막(112)의 상면이 노출되도록 절연막에 에치백(etch-back) 공정을 수행하여 형성될 수 있다. 스페이서들(124)은 예를 들어, 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 두 개 이상의 막들을 포함할 수 있다.
도 9a 및 도 9b를 참조하면, 층간 절연막(126)이 버퍼막(112) 상에 형성될 수 있다. 층간 절연막(126)은 비트 라인 구조체들(BLS) 사이의 공간을 채우고, 절연 패턴들(120)의 상면들을 덮는 절연막(미도시)를 형성하고, 절연 패턴들(120)의 상면들이 노출되도록 절연막에 평탄화 공정을 수행하여 형성될 수 있다. 층간 절연막(126)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
워드 라인들(WL)과 수직적으로 중첩하는 층간 절연막(126)의 일부분들을 식각하여 층간 절연막(126) 내에 오프닝들(O)을 형성하고, 오프닝들(O) 내에 절연물질을 채워 분리 패턴들(130)을 형성할 수 있다. 분리 패턴들(130)은 층간 절연막(126)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 분리 패턴들(130)은 SiBCN막, SiCN막, SiOCN막 및 SiN막 중 적어도 하나를 포함할 수 있다.
도 10a 및 도 10b를 참조하면, 스토리지 노드 콘택들(BC)이 활성 영역들(AR)의 단부들 내에 형성될 수 있다. 스토리지 노드 콘택들(BC)은 층간 절연막(126), 버퍼막(112)의 일부분, 및 기판(100)의 상부를 식각하여 제 2 콘택홀들(CH2)을 형성하고, 제 2 콘택홀들(CH2)을 채우고 분리 패턴들(130)의 상면들을 덮는 반도체 막을 형성하고, 반도체 막의 상부를 식각하여 제 2 콘택홀들(CH2) 내에 국부적으로 형성될 수 있다. 스토리지 노드 콘택들(BC)의 상면들은 분리 패턴들(130)의 상면들 보다 낮은 레벨에 위치할 수 있다.
스토리지 노드 콘택들(BC)을 형성하기 위한 반도체 막을 형성하는 동안에, 반도체 막에 불순물을 도핑하는 공정이 동시에 수행될 수 있다. 제 2 콘택홀들(CH2)의 종횡비가 커, 스토리지 노드 콘택들(BC) 내에 보이드(미도시)가 형성될 수 있다. 이 경우, 스토리지 노드 콘택들(BC)에 열처리 공정을 수행하여 스토리지 노드 콘택들(BC)을 녹여 보이드를 제거할 수 있다. 열처리 공정은 예를 들어, 레이저를 사용할 수 있다. 스토리지 노드 콘택들(BC)은 예를 들어, 실리콘 게르마늄, 또는 붕소가 도핑된 실리콘 게르마늄을 포함할 수 있다.
베리어막(140) 및 금속막(142)이 스토리지 노드 콘택들(BC)이 형성된 제 2 콘택홀들(CH2) 내에 차례로 형성될 수 있다. 베리어막(140)은 스토리지 노드 콘택들(BC)의 상면들, 스토리지 노드 콘택들(BC)에 의해 노출된 분리 패턴들(130)의 측벽들 및, 분리 패턴들(130)의 상면들을 컨포말하게 덮을 수 있다. 베리어막(140)은 예를 들어, TiN, TaN 또는 WN과 같은 금속 질화막을 포함할 수 있다. 금속막(142)은 베리어막(140)의 상면을 덮을 수 있으며, 제 2 콘택홀들(CH2)을 완전히 채울 수 있다. 금속막(142)은 예를 들어, 텅스텐(W)을 포함할 수 있다.
다시 도 1 및 도 2를 참조하면, 랜딩 패드들(LP)이 스토리지 노드 콘택들(BC) 상에 형성될 수 있다. 랜딩 패드들(LP)은 랜딩 패드들(LP) 각각이 서로 전기적으로 및 물리적으로 분리되도록 금속막(142) 및 베리어막(140)을 패터닝하여 형성될 수 있다. 랜딩 패드들(LP)은 스토리지 노드 콘택들(BC)과 전기적으로 연결될 수 있다. 랜딩 패드들(LP) 각각은 베리어 패턴(134) 및 금속 패턴(136)을 포함할 수 있다.
갭필막(138)이 랜딩 패드들(LP) 사이에 형성된 공간 내를 채워 형성될 수 있다. 갭필막(138)의 상면은 랜딩 패드들(LP)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다. 갭필막(138)은 예를 들어, TEOS(tetraethly orthosilicate), 고밀도플라즈마(HDP) 산화막, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
정보 저장 요소가 각 랜딩 패드들(LP) 상에 형성될 수 있다. 정보 저장 요소는 예를 들어, 캐패시터일 수 있다. 정보 저장 요소를 형성하는 것은, 랜딩 패드(LP) 상에 하부 전극(BE), 유전막(미도시), 및 상부 전극(미도시)을 형성하는 것을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 활성 영역을 포함하는 기판;
제 1 방향으로 상기 활성 영역을 가로지르는 워드 라인들;
상기 워드 라인들 사이의 상기 활성 영역 상에서, 상기 제 1 방향에 교차하는 제 2 방향으로 가로지르는 비트 라인;
상기 비트 라인과 상기 활성 영역의 사이에 배치된 비트라인 노드 콘택; 및
상기 활성 영역의 각 단부들 상에 배치된 스토리지 노드 콘택을 포함하되,
상기 비트라인 노드 콘택 및 상기 스토리지 노드 콘택 중 적어도 하나는 실리콘 게르마늄을 포함하는 반도체 메모리 소자. - 제 1 항에 있어서,
상기 비트라인 노드 콘택 아래의 상기 활성 영역의 일부분 및 상기 스토리지 노드 콘택 아래의 상기 활성 영역의 일부분 내에 배치된 소오스/드레인 영역들을 더 포함하되,
상기 소오스/드레인 영역들은 3가의 불순물 원소를 포함하는 반도체 메모리 소자. - 제 2 항에 있어서,
상기 3가의 불순물 원소는 붕소(B) 또는 인듐(In)을 포함하는 반도체 메모리 소자. - 제 1 항에 있어서,
상기 워드 라인들 각각의 측벽들 및 하면을 감싸는 제 1 반도체 패턴을 더 포함하되,
상기 제 1 반도체 패턴은 실리콘 게르마늄 막 또는 3-5족 화합물 반도체 막을 포함하는 반도체 메모리 소자. - 제 4 항에 있어서,
상기 워드 라인들 각각과 상기 제 1 반도체 패턴 사이의 제 2 반도체 패턴을 더 포함하되,
상기 제 2 반도체 패턴은 상기 제 1 반도체 패턴과 다른 반도체 물질을 포함하는 반도체 메모리 소자. - 제 1 항에 있어서,
상기 워드 라인들 각각의 측벽들 및 하면을 감싸는 제 1 반도체 패턴을 더 포함하되,
상기 제 1 반도체 패턴은 실리콘 막을 포함하고,
상기 기판은 실리콘 게르마늄 기판 또는 3-5족 화합물 반도체 기판 중 어느 하나인 반도체 메모리 소자. - 제 1 항에 있어서,
상기 비트라인 노드 콘택 및 상기 스토리지 노드 콘택 중 적어도 하나에 붕소가 도핑된 반도체 메모리 소자. - 활성 영역을 포함하는 기판;
제 1 방향으로 상기 활성 영역을 가로지르며, 상기 기판 내에 배치된 워드 라인들;
상기 워드 라인들 각각의 측벽들 및 하면을 감싸는 제 1 반도체 패턴; 및
상기 워드 라인들 사이의 상기 활성 영역 상에서, 상기 제 1 방향에 교차하는 제 2 방향으로 가로지르는 비트 라인을 포함하되,
상기 제 1 반도체 패턴은 상기 기판과 다른 반도체 물질을 포함하는 반도체 메모리 소자. - 제 8 항에 있어서,
상기 기판은 실리콘 기판, 실리콘 게르마늄 기판, 및 3-5족 화합물 반도체 기판 중 어느 하나이고,
상기 제 1 반도체 패턴은 실리콘 막, 상기 실리콘 게르마늄 막, 및 3-5족 화합물 반도체 막 중 어느 하나를 포함하는 반도체 메모리 소자. - 제 8 항에 있어서,
상기 워드 라인들 각각과 상기 제 1 반도체 패턴 사이의 제 2 반도체 패턴을 더 포함하되,
상기 제 2 반도체 패턴은 상기 기판과 동일한 물질을 포함하는 반도체 메모리 소자.
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