KR100576359B1 - 비대칭으로 마주보는 소오스 및 드레인 영역들이 배치된 트랜지스터를 갖는 반도체 장치들 및 그 제조 방법들 - Google Patents

비대칭으로 마주보는 소오스 및 드레인 영역들이 배치된 트랜지스터를 갖는 반도체 장치들 및 그 제조 방법들 Download PDF

Info

Publication number
KR100576359B1
KR100576359B1 KR1020030087772A KR20030087772A KR100576359B1 KR 100576359 B1 KR100576359 B1 KR 100576359B1 KR 1020030087772 A KR1020030087772 A KR 1020030087772A KR 20030087772 A KR20030087772 A KR 20030087772A KR 100576359 B1 KR100576359 B1 KR 100576359B1
Authority
KR
South Korea
Prior art keywords
region
source
drain
pattern
diffusion
Prior art date
Application number
KR1020030087772A
Other languages
English (en)
Other versions
KR20050054398A (ko
Inventor
허기재
오경석
박주성
신중현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030087772A priority Critical patent/KR100576359B1/ko
Priority to US11/003,612 priority patent/US7145196B2/en
Publication of KR20050054398A publication Critical patent/KR20050054398A/ko
Application granted granted Critical
Publication of KR100576359B1 publication Critical patent/KR100576359B1/ko
Priority to US11/586,359 priority patent/US7442613B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

비대칭으로 마주보는 소오스 및 드레인 영역들이 배치된 트랜지스터를 갖는 반도체 장치들 및 그 제조 방법들은 서로 비대칭을 이루는 확산 소오스 영역 및 드레인 영역을 사용하여 트랜지스터를 형성해서 인접한 커패시터의 특성을 향상시킨다. 이를 위해서, 상기 장치들 및 그 제조방법들은 채널 이온영역을 갖는 반도체 기판의 활성영역 상에 게이트 패턴을 형성하고, 그 패턴을 덮는 패드 층간절연막을 형성하는 것을 포함한다. 상기 패드 층간절연막을 관통해서 게이트 패턴의 양 측부들에 소오스 및 드레인 패드들이 배치되는데, 상기 소오스 및 드레인 패드들은 그들의 불순물들을 반도체 기판으로 확산시켜서 확산 소오스 및 확산 드레인 영역들을 형성한다. 상기 소오스 및 드레인 패드들을 갖는 반도체 기판 상에 패턴 및 매립 층간절연막들을 차례로 덮고, 그 층간절연막들을 관통해서 드레인 패드를 노출시키는 매립 콘택홀이 형성된다. 상기 매립 콘택홀을 통해서 드레인 패드에 이온주입 공정을 실시하고, 상기 매립 콘택홀을 채우는 드레인 패턴 및 그 패턴을 덮는 확산 층간절연막을 형성한다. 이때에, 상기 드레인 패턴 및 확산 층간절연막을 형성하는 동안 드레인 패드에 주입된 이온들은 확산 드레인 영역으로 확산되어서 드레인 영역을 형성한다. 이로써, 상기 확산 소오스 및 드레인 영역들을 갖는 반도체 장치들은 그 영역들을 사용해서 커패시터의 전기적 특성을 향상시킬 수 있다.
확산 소오스 영역, 소오스 영역, 확산 드레인 영역, 드레인 영역, 커패시터, 채널영역.

Description

비대칭으로 마주보는 소오스 및 드레인 영역들이 배치된 트랜지스터를 갖는 반도체 장치들 및 그 제조 방법들{ SEMICONDUCTOR DEVICES HAVING TRANSISTOR WITH SOURCE AND DRAIN REGIONS FACING ASYMMETRICALLY AND METHODS OF FABRICATING THE SAME}
도 1 은 본 발명에 따른 반도체 장치의 배치도.
도 2 는 도 1 의 Ⅰ-Ⅰ' 를 따라서 취한 본 발명의 제 1 실시예에 따른 반도체 장치의 단면도.
도 3 은 도 1 의 Ⅰ-Ⅰ' 를 따라서 취한 본 발명의 제 2 실시예에 따른 반도체 장치의 단면도.
도 4 내지 도 10 은 도 1 의 Ⅰ-Ⅰ' 를 따라서 취한 본 발명의 제 1 실시예에 따른 반도체 장치의 제조방법을 설명해주는 단면도들.
도 11 은 도 10 의 절단선 Ⅱ-Ⅱ' 를 따라서 취한 도핑 농도의 프로파일을 나타낸 그래프.
도 12 내지 도 15 는 도 1 의 Ⅰ-Ⅰ' 를 따라서 취한 본 발명의 제 2 실시예에 따른 반도체 장치의 제조방법을 설명해주는 단면도들.
도 16 은 도 15 의 절단선 Ⅲ-Ⅲ' 를 따라서 취한 도핑 농도의 프로파일을 나타낸 그래프.
본 발명은 반도체 장치들 및 그 제조 방법들에 관한 것으로서, 상세하게는 비대칭으로 마주보는 소오스 및 드레인 영역들이 배치된 트랜지스터를 갖는 반도체 장치들 및 그 제조 방법들에 관한 것이 다.
일반적으로, 반도체 장치는 반도체 기판에 흐르는 전하의 흐름을 강제하기 위해서 트랜지스터를 갖는다. 상기 트랜지스터는 반도체 기판 상에 배치된 게이트 패턴, 게이트 패턴 아래에 위치된 채널영역, 게이트 패턴의 양 측벽들을 덮는 게이트 스페이서들, 채널영역의 양 측부들에 접하는 소오스 및 드레인 영역들을 사용해서 LDD(Lightly Doped Drain) 구조를 가질수 있다. 이때에, 상기 소오스 및 드레인 영역들은 게이트 패턴을 사이에 두고 서로 대칭을 이룬다.
디램 반도체 장치에서, 상기 소오스 또는 드레인 영역은 셀 어레이 영역에서 커패시터의 노드를 감싸주어 저장된 데이타를 보존하는 역할을 하고 동시에 트랜지스터의 특성을 배가시키는 역할을 한다. 왜냐하면, 상기 LDD 구조는 소오스 영역 및 드레인 영역이 채널영역 및 반도체 기판의 불순물들과 이루는 정션 프로파일을 완화해서 전기적 필드의 세기를 낮추어주기 때문이다.
그러나, 상기 LDD 구조는 반도체 장치의 디자인 룰이 축소되어짐에 따라 캐패시터 및 트랜지스터의 크기가 작아져서 대칭적인 구조인 소오스 및 드레인 영역들을 가지고 캐패시터 및 트랜지스터의 특성을 개선하는데 구조적인 한계를 갖는다 . 이는 디자인 룰의 축소 후 반도체 기판에 형성할 정션 프로파일과도 연관되어질 수 있다.
한편, "비대칭 채널영역과 함께 비대칭 소오스 및 드레인 영역들을 갖는 FET(Field Effect Transistor) 소자를 제조하는 방법" 이 미국특허공보 제 6,596,594 호(U.S PATENT No. 6,596,594)에 자이 천 구오(Jyh-Chyurn Guo) 등에 의해 개시된 바 있다.
상기 미국특허공보 제 6,596,594 호에 따르면, 이 방법은 제 1 극성(Polarity)을 갖는 반도체 기판에 채널영역으로 분리된 소오스 및 드레인 영역들을 정의하기 위해서 게이트 전극을 형성하는 것과, 상기 소오스 영역이 정의될 부위 에 반도체 기판의 상면으로부터 아래로 제 1 소오스 확장 영역(First Source Extension Region) 및 제 2 도프트 소오스 확장 영역(Second Doped Source Extension Region)과 함께 소오스 영역을 차례로 형성하는 것과, 상기 드레인 영역이 정의될 부위에 반도체 기판의 상면으로부터 아래로 제 1 드레인 확장 영역 및 드레인 영역을 차례로 형성하는 것을 포함한다.
또한, 상기 제 1 소오스 및 제 1 드레인 확장 영역들의 측면은 각각이 채널영역의 끝단들에 배치된 제 1 소오스 및 제 1 드레인 측부 임플란트 영역들(Side Implant Regions)에 인접한다. 그리고, 상기 제 2 도프트 소오스 확장 영역의 측면은 제 1 소오스 측부 임플란트 영역의 하부에 배치된 제 2 소오스 측부 임플란트 영역에 인접한다.
결론적으로, 상기 방법은 소오스 및 드레인 영역들이 정의될 부위들에 채널영역을 사이에 두고 비대칭의 불순물 영역들을 형성해서 대칭인 불순물 영역을 가 질때 보다 트랜지스터의 특성을 개선하는 것이다.
그러나, 상기 방법은 채널영역과 함께 게이트 전극을 사이에 두고 비대칭인 불순물 영역들을 형성하는데 이온주입 공정들이 많이 사용되어서 반도체 장치의 제조 원가를 높일수 있다.
본 발명이 이루고자 하는 제 1 기술적 과제는 게이트 패턴에 중첩되고 동시에 채널영역을 사이에 두고 반도체 기판에 서로 마주보도록 비대칭적으로 배치된 확장 소오스 영역 및 드레인 영역을 형성하는데 적합한 비대칭으로 마주보는 소오스 및 드레인 영역들이 배치된 트랜지스터를 갖는 반도체 장치들을 제공하는데 있다.
본 발명이 이루고자 하는 제 2 기술적 과제는 게이트 패턴에 중첩되고 동시에 채널영역을 사이에 두고 반도체 기판에 서로 마주보도록 비대칭적으로 배치된 소오스 영역 및 확장 드레인 영역을 형성하는데 적합한 비대칭으로 마주보는 소오스 및 드레인 영역들이 배치된 트랜지스터를 갖는 반도체 장치들을 제공하는데 있다.
본 발명이 이루고자 하는 제 3 기술적 과제는 확산 소오스 영역 및 드레인 영역을 사용해서 드레인 영역에 접하는 커패시터의 전기적 특성을 향상시킬 수 있는 비대칭으로 마주보는 소오스 및 드레인 영역들이 배치된 트랜지스터를 갖는 반도체 장치들의 제조 방법들을 제공하는데 있다.
본 발명이 이루고자 하는 제 4 기술적 과제는 소오스 영역 및 확산 드레인 영역을 사용해서 확산 드레인 영역에 접하는 커패시터의 전기적 특성을 향상시킬 수 있는 비대칭으로 마주보는 소오스 및 드레인 영역들이 배치된 트랜지스터를 갖는 반도체 장치들의 제조 방법들을 제공하는데 있다.
본 발명의 실시예들은 비대칭으로 마주보는 소오스 및 드레인 영역들이 배치된 트랜지스터를 갖는 반도체 장치들을 각각 제공한다.
상기 장치의 제 1 양태는 활성 영역을 갖는 반도체 기판 및 상기 활성영역 상에 배치된 게이트 패턴을 포함한다. 상기 게이트 패턴 아래에 위치되어서 상기 반도체 기판에 배치된 채널영역이 형성되고, 상기 채널영역의 측부들에 확산 소오스 영역 및 드레인 영역이 각각 접한다. 이때에, 상기 확산 소오스 영역 및 드레인 영역은 게이트 패턴의 양 끝단들에 중첩된다. 상기 드레인 영역은 확산 소오스 영역의 불순물들 및 확산 소오스 영역과 동일한 형의 소정의 불순물들을 더한 것이다. 또한, 상기 드레인 영역은 확산 소오스 영역의 면적보다 크게 형성되어서 게이트 패턴을 사이에 두고 확산 소오스 영역과 비대칭을 이룬다.
상기 장치의 제 2 양태는 활성 영역을 갖는 반도체 기판 및 상기 활성영역 상에 배치된 게이트 패턴을 포함한다. 상기 게이트 패턴 아래에 위치되어서 상기 반도체 기판에 배치된 채널영역이 형성되고, 상기 채널영역의 측부들에 소오스 영역 및 확산 드레인 영역이 각각 접한다. 이때에, 상기 소오스 영역 및 확산 드레인 영역은 게이트 패턴의 양 끝단들에 중첩된다. 상기 소오스 영역은 확산 드레인 영역의 불순물 및 확산 드레인 영역과 다른 형의 소정의 불순물을 더한 것이다. 또한, 상기 소오스 영역은 상기 확산 드레인 영역의 면적보다 작게 형성되어서 상기 게이트 패턴을 사이에 두고 상기 확산 드레인 영역과 비대칭을 이룬다.
본 발명의 다른 실시예들은 비대칭으로 마주보는 소오스 및 드레인 영역들이 배치된 트랜지스터를 갖는 반도체 장치들의 제조 방법들을 각각 제공한다.
상기 방법의 제 1 양태는 반도체 기판의 활성영역 아래에 채널 이온영역을 형성하는 것을 포함한다. 상기 채널 이온영역을 갖는 반도체 기판의 활성 영역 상에 게이트 패턴을 형성하고, 상기 게이트 패턴을 덮는 패드 층간절연막을 형성한다. 그리고, 상기 패드 층간절연막에 배치하고 동시에 게이트 패턴의 양 측부들에 위치시켜서 반도체 기판에 접촉하는 소오스 패드 및 드레인 패드를 형성한다. 이때에, 상기 소오스 및 드레인 패드들은 그들의 불순물들이 반도체 기판으로 확산되어서 확산 소오스 영역 및 확산 드레인 영역을 형성하고, 상기 확산 소오스 영역 및 확산 드레인 영역은 게이트 패턴 아래에 채널영역을 한정한다. 상기 소오스 및 드레인 패드들을 갖는 반도체 기판 상에 패턴 층간절연막 및 매립 층간절연막을 차례로 형성하고, 그 층간절연막들을 관통해서 드레인 패드를 노출시키는 매립 콘택홀을 형성한다. 상기 매립 콘택홀을 통해서 드레인 패드에 이온주입 공정을 실시한다. 이어서, 상기 매립 콘택홀을 채우는 드레인 패턴 및 그 패턴 상에 확산 층간절연막을 연속적으로 형성한다. 이를 통해서, 상기 드레인 패드에 주입된 이온들이 확산 드레인 영역으로 확산되도록 한다.
상기 방법의 제 2 양태는 반도체 기판의 활성영역 아래에 채널 이온영역을 형성하는 것을 포함한다. 상기 채널 이온영역을 갖는 반도체 기판의 활성 영역 상에 게이트 패턴을 형성하고, 상기 게이트 패턴을 덮는 패드 층간절연막을 형성한다. 그리고, 상기 패드 층간절연막에 배치하고 동시에 게이트 패턴의 양 측부들에 위치시켜서 반도체 기판에 접촉하는 소오스 패드 및 드레인 패드를 형성한다. 이때에, 상기 소오스 및 드레인 패드들은 그들의 불순물들이 반도체 기판으로 확산되어서 확산 소오스 영역 및 확산 드레인 영역을 형성하고, 상기 확산 소오스 영역 및 확산 드레인 영역은 게이트 패턴 아래에 채널영역을 한정한다. 다음으로, 상기 소오스 및 드레인 패드들을 갖는 반도체 기판 상에 패턴 층간절연막을 형성하고, 상기 패턴 층간절연막을 관통해서 상기 소오스 패드를 노출시키는 패턴 콘택홀을 형성한다. 상기 패턴 콘택홀 및 소오스 패드를 통해서 반도체 기판의 상면 근처에 이온주입 공정을 실시한다. 이어서, 상기 패턴 콘택홀을 채우고 동시에 패턴 층간절연막 상에 배치된 소오스 패턴을 형성하고, 상기 소오스 패턴을 덮는 매립 층간절연막 및 확산절연막을 차례로 형성한다. 이를 통해서, 상기 반도체 기판의 상면 근처에 주입된 이온들이 확산 소오스 영역으로 확산되도록 한다.
본 발명의 반도체 장치는 첨부한 도면들을 참조해서 보다 상세하게 설명하기로 한다. 상기 도면들에 있어서, 동일한 참조 번호들은 동일한 구성요소들을 나타낸다.
도 1 은 본 발명에 따른 반도체 장치의 배치도이다. 도 2 는 도 1 의 Ⅰ-Ⅰ' 를 따라서 취한 본 발명의 제 1 실시예에 따른 반도체 장치의 단면도이다.
도 1 및 도 2 를 참조하면, 디램 셀 어레이 영역의 활성영역(12)에서, 상기 활성 영역(12) 상에 인접한 두 개의 게이트 패턴(45)들이 배치되고, 그 패턴(45)들의 측벽들을 덮는 게이트 스페이서(50)들이 형성된다. 상기 게이트 패턴(45)들 아래에 채널 영역(15)들이 각각 위치되고, 상기 게이트 패턴(45)들의 끝단들에 중첩 되어서 채널 영역(15)들의 측부들에 접하는 확산 소오스 영역(20) 및 드레인 영역들(24, 26)이 배치된다. 상기 드레인 영역들(24, 26)은 그 면적이 확산 소오스 영역(20)보다 반도체 기판(10)에 크게 형성되어서 게이트 패턴(45)들을 사이에 두고 확산 소오스 영역(20)과 비대칭을 이룬다. 상기 드레인 영역들(24, 26) 및 확산 소오스 영역(20)은 N 형의 불순물들을 갖는데, 상기 드레인 영역들(24, 26)의 각각은 확산 소오스 영역(20)과 동일한 도우즈(Dose)의 불순물들 및 확산 소오스 영역(20)과 동일한 N 형의 소정의 불순물들을 더해서 확산 소오스 영역(20)의 농도보다 크게한 것이다. 상기 게이트 패턴(45)들의 각각은 차례로 적층된 게이트(35) 및 게이트 캐핑막 패턴(40)이고, 상기 게이트(35)는 N 형으로 도핑된 폴리실리콘 막 또는 차례로 적층된 도핑된 폴리실리콘 막 및 금속실리사이드 막인 것이 바람직하다. 또한, 상기 게이트(35)는 고온 융점을 갖는 금속막일 수도 있다. 상기 게이트 스페이서(50)들은 게이트 캐핑막 패턴(40)과 동일한 식각률을 갖는 절연막인 것이 바람직하다. 상기 채널 영역(15)들은 반도체 기판(10)과 동일한 P 형(Positive Type)의 불순물들로 형성된 것인데, 상기 불순물들은 에너지(Energy) 30 ~ 50Kev 및 도우즈(Dose) 1×1012 ~ 1×1014/㎠ 을 갖는 B 및 BF2 중의 하나 또는 그들의 조합으로 형성될 수 있다.
상기 게이트 패턴(45) 및 게이트 스페이서(50)들은 패드 층간절연막(55)으로 덮이고, 상기 패드 층간절연막(55)을 관통해서 반도체 기판(10)에 전기적으로 접속되는 소오스 및 드레인 패드들(63, 65)이 배치된다. 상기 패드 층간절연막(55)은 게이트 스페이서(50)와 다른 식각률을 갖는 절연막이고, 상기 소오스 및 드레인 패드들(63, 65)은 N 형의 불순물들로 도핑된 폴리실리콘 막이다.
상기 소오스 및 드레인 패드들(63, 65)을 갖는 반도체 기판은 패턴 층간절연막(70)으로 덮이고, 상기 패턴 층간절연막(70)을 관통해서 소오스 패드(63)의 상면에 접촉되는 소오스 패턴(80)이 배치된다. 상기 소오스 패턴(80)은 차례로 적층된 소오스 배선(78) 및 소오스 배선 캐핑막 패턴(79)으로 형성된다. 상기 소오스 배선(78)은 N 형의 불순물들이 도핑된 폴리실리콘 막 또는 차례로 적층된 도핑된 폴리실리콘 막 및 금속실리사이드 막인 것이 바람직하다. 또한, 상기 소오스 배선(78)은 고온 융점의 금속막일 수도 있다. 상기 소오스 배선 캐핑막 패턴(79)은 게이트 캐핑막 패턴(40)과 동일한 식각률을 갖는 절연막인 것이 바람직하다. 상기 패턴 층간절연막(70)은 패드 층간절연막(55)과 동일한 식각률을 갖는 절연막이다.
다음으로, 상기 소오스 패턴(80)을 갖는 반도체 기판은 매립 층간절연막(85)으로 덮이고, 상기 매립 층간절연막(85) 및 패턴 층간절연막(70)을 차례로 지나서 드레인 패드(65)들에 접촉되는 드레인 패턴(110)들이 배치된다. 상기 매립 층간절연막(85)은 패턴 층간절연막(70)과 동일한 식각률을 갖는 절연막이고, 상기 드레인 패턴(110)들은 N 형의 불순물들이 도핑된 폴리실리콘 막이다.
이어서, 상기 드레인 패턴(110)들을 갖는 반도체 기판은 확산 층간절연막(120)으로 덮이는데, 상기 확산 층간절연막(120)은 적어도 하나 이상의 절연막들로 형성될 수 있다. 상기 확산 층간절연막(120)은 매립 층간절연막(85)과 동일한 식각률을 갖는 절연막이다.
좀 더 구체적으로 도 2 의 단면도를 설명하면, 상기 활성영역(12)을 갖는 반도체 장치는 게이트 패턴(45)들 및 그 패턴들의 측부들에 배치된 게이트 스페이서(50)들과 아울러서 확산 소오스 및 드레인 영역들(20, 24, 26)로 구성된 인접한 두 개의 트랜지스터(E, F)들을 포함한다. 상기 확산 소오스 영역(20)는 게이트 패턴(45)들 사이에 배치된다.
상기 트랜지스터들 중의 하나(E)는 게이트 패턴(45)의 양 끝단들에 각각 배치된 확산 소오스 영역(20) 및 드레인 영역(24)이 구비된다. 상기 확산 소오스 영역(20)및 드레인 영역(24)은 반도체 기판(10) 상에 형성된 게이트 패턴(45)을 사이에 두고 서로 비대칭적으로 마주보도록 배치되어서 채널 영역(15)의 측부들에 중첩된다.
나머지(F)는 게이트 패턴(45)의 양 끝단들에 각각 배치된 확산 소오스 영역(20) 및 드레인 영역(26)이 구비된다. 상기 확산 소오스 영역(20)및 드레인 영역(26)은 반도체 기판(10) 상에 형성된 게이트 패턴(45)을 사이에 두고 서로 비대칭적으로 마주보도록 배치되어서 채널 영역(15)의 측부들에 중첩된다.
도 3 은 도 1 의 Ⅰ-Ⅰ' 를 따라서 취한 본 발명의 제 2 실시예에 따른 반도체 장치의 단면도이다.
도 1 및 도 3 을 참조하면, 디램 셀 어레이 영역의 활성영역(12)에서, 상기 활성 영역(12) 상에 인접한 두 개의 게이트 패턴(45)들이 배치되고, 그 패턴(45)들의 측벽들을 덮는 게이트 스페이서(50)들이 형성된다. 상기 게이트 패턴(45)들 아래에 채널 영역(16)들이 각각 위치되고, 상기 게이트 패턴(45)들의 끝단들에 중첩 되어서 채널 영역(16)들의 측부들에 접하는 소오스 영역(29) 및 확산 드레인 영역들(18, 22)이 배치된다. 상기 채널영역(16)은 도 2 의 채널영역(15)보다 얕은 깊이를 갖는다. 상기 확산 드레인 영역들(18, 22)은 그 면적이 소오스 영역(29)보다 반도체 기판(10)에 크게 형성되어서 게이트 패턴(45)들을 사이에 두고 소오스 영역(29)과 비대칭을 이룬다. 상기 확산 드레인 영역들(18, 22) 및 소오스 영역(29)은 N 형의 불순물들로 형성하는데, 상기 소오스 영역(29)은 확산 드레인 영역들(18, 22) 중의 하나(18)와 동일한 도우즈(Dose)의 불순물들 및 확산 드레인 영역(18)과 다른 P 형의 소정의 불순물들을 더해서 형성된 것이다. 따라서, 상기 소오스 영역(29)은 확산 드레인 영역(18, 22)들보다 작은 N 형의 불순물들의 농도를 갖는다. 또한, 상기 확산 드레인 영역들(18, 22)은 도 2 의 확산 소오스 영역(20)과 동일한 불순물들의 농도를 갖는다. 상기 게이트 패턴(45)들의 각각은 차례로 적층된 게이트(35) 및 게이트 캐핑막 패턴(40)이고, 상기 게이트(35)는 N 형으로 도핑된 폴리실리콘 막 또는 차례로 적층된 도핑된 폴리실리콘 막 및 금속실리사이드 막인 것이 바람직하다. 또한, 상기 게이트(35)는 고온 융점을 갖는 금속막일 수도 있다. 상기 게이트 스페이서(50)들은 게이트 캐핑막 패턴(40)과 동일한 식각률을 갖는 절연막인 것이 바람직하다. 상기 채널 영역(16)들은 반도체 기판(10)과 동일한 P 형(Positive Type)의 불순물들로 형성된 것인데, 상기 불순물들은 에너지(Energy) 20 ~ 30Kev 및 도우즈(Dose) 1×1012 ~ 1×1014/㎠ 을 갖는 B 및 BF2 중의 하나 또는 그들의 조합으로 형성될 수 있다.
상기 게이트 패턴(45)을 갖는 반도체 기판은 그 기판 위로 도 2 와 동일한 구조를 갖는다.
좀 더 구체적으로 도 3 의 단면도를 설명하면, 상기 활성영역(12)을 갖는 반도체 장치는 게이트 패턴(45)들 및 그 패턴들의 측부들에 배치된 게이트 스페이서(50)들과 아울러서 소오스 및 확산 드레인 영역들(29, 18, 22)로 구성된 인접한 두 개의 트랜지스터들(G, H)를 포함한다. 상기 소오스 영역(29)은 게이트 패턴(45)들 사이에 배치된다. 또한, 상기 채널영역(16)은 반도체 기판(10)의 상면으로부터 아래를 향하여 도 2 의 채널영역(15)보다 얕은 깊이로 형성되는데, 이는 채널 영역(16)을 구성하는 불순물들이 도 2 보다 작은 에너지를 갖기 때문이다.
상기 트랜지스터들 중의 하나(G)는 게이트 패턴(45)의 양 끝단들에 각각 배치된 소오스 영역(29) 및 확산 드레인 영역(18)이 구비된다. 상기 소오스 영역(29)및 확산 드레인 영역(18)은 반도체 기판(10) 상에 형성된 게이트 패턴(45)을 사이에 두고 서로 비대칭적으로 마주보도록 배치되어서 채널 영역(16)의 측부들에 중첩된다.
나머지(H)는 게이트 패턴(45)의 양 끝단들에 각각 배치된 소오스 영역(29) 및 확산 드레인 영역(22)이 구비된다. 상기 소오스 영역(29)및 확산 드레인 영역(22)은 각각이 반도체 기판(10) 상에 형성된 게이트 패턴(45)을 사이에 두고 서로 비대칭적으로 마주보도록 배치되어서 채널 영역(16)의 측부들에 중첩된다.
이제, 본 발명의 제조방법의 실시예들은 첨부한 도면들을 참조해서 설명한다.
도 4 내지 도 10 은 도 1 의 Ⅰ-Ⅰ' 를 따라서 취한 본 발명의 제 1 실시예에 따른 반도체 장치의 제조방법을 설명해주는 단면도들이다.
도 1 및 도 4 내지 도 10 을 참조하면, 디램 셀 어레이 영역의 활성영역(12)을 갖는 반도체 기판(10)에 이온주입 공정을 실시해서 그 기판(10)의 상면으로부터 아래로 향하도록 소정 깊이의 채널 이온영역(13)을 형성한다. 상기 채널 이온영역(13)이 배치된 활성영역(12) 상에 인접한 두 개의 게이트 패턴(45)들을 형성하고, 그 패턴(45)들의 측벽들에 게이트 스페이서(50)들을 형성한다. 상기 채널이온영역(13)은 반도체 기판(10)과 동일한 P 형의 불순물들을 갖으며, 그 이온영역(13)은 이온주입 공정들을 통하여 에너지(Energy) 30 ~ 50Kev 및 도우즈(Dose) 1×1012 ~ 1×1014/㎠ 을 갖는 불순물들을 반도체 기판에 주입해서 형성한 것이다. 또한, 상기 불순물들은 B 및 BF2 중의 하나 또는 그들의 조합으로 형성하는 것이 바람직하다. 상기 게이트 패턴(45)들의 각각은 게이트(35) 및 게이트 캐핑막 패턴(40)을 차례로 적층해서 형성하고, 상기 게이트(35)는 N 형의 불순물들로 도핑된 폴리실리콘 막 또는 차례로 적층된 도핑된 폴리실리콘 막 및 금속실리사이드로 형성하는 것이 바람직하다. 또한, 상기 게이트(35)는 고온 융점을 갖는 금속막으로 형성할 수도 있다. 상기 게이트 캐핑막 패턴(40)은 질화막으로 형성하고, 상기 게이트 스페이서(50)들은 게이트 캐핑막 패턴(40)으로 형성하는 것이 바람직하다.
다음으로, 상기 게이트 패턴(45)들을 갖는 반도체 기판 상에 패드 층간절연 막(55)을 형성하고, 상기 패드 층간절연막(55)을 관통해서 게이트 패턴(45)들의 측부들에 위치하여 반도체 기판(10)을 노출시키는 패드 콘택홀(60)들을 형성한다. 상기 패드 콘택홀(60)들을 채우는 소오스 패드(63) 및 드레인 패드(65)들을 형성하는데, 상기 드레인 패드(65)들은 각각이 커패시터들(도면에 미 도시)의 하부전극들의 노드(Node)들을 형성한다. 상기 소오스 및 드레인 패드들(63, 65)은 N 형의 불순물들로 도핑된 폴리실리콘 막이고 동시에 채널 이온영역(13)보다 높은 불순물 농도를 갖는다. 예로써, 상기 소오스 및 드레인 패드들(63, 65)은 N 형의 불순물인 인(P)을 1×1020 ~ 10×1022/ ㎤ 를 갖는 폴리실리콘 막으로 형성하는 것이 바람직하다. 이때에, 상기 소오스 및 드레인 패드들(63, 65)은 그들이 내포한 불순물들을 반도체 기판(10)에 침투시켜서 게이트 패턴(45)들을 사이에 두고 대칭적으로 마주보는 확산 소오스 영역(20) 및 확산 드레인 영역들(18, 22)을 형성한다. 상기 확산 소오스 영역(20) 및 확산 드레인 영역들(18, 22)은 동일한 크기의 소정 농도(K)를 갖는다. 이를 통해서, 상기 확산 소오스 및 확산 드레인 영역들(20, 18, 22)은 게이트 패턴(45)들 아래의 채널 영역(15)들을 한정한다. 상기 확산 소오스 및 확산 드레인 영역들(20, 18, 22)은 채널 영역(15)과 다른 불순물들을 갖는데, 이는 채널 영역(15)의 P 형의 불순물들의 농도(M)를 10×1018/ ㎤ 이하로 컨트롤하기 때문이다. 상기 패드 층간절연막(55)은 게이트 스페이서(50)와 다른 식각률을 갖는 절연막으로 형성한다.
상기 소오스 및 드레인 패드들(63, 65)을 갖는 반도체 기판 상에 패턴 층간 절연막(70)을 형성하고, 상기 패턴 층간절연막(70)을 관통해서 소오스 패드(63)의 상면을 노출시키는 패턴 콘택홀(75)을 형성한다. 상기 패턴 콘택홀(75)을 채우고 동시에 패턴 층간절연막(70)에 배치되는 소오스 패턴(80)을 형성하고, 상기 소오스 패턴(80) 및 패턴 층간절연막(70)을 덮는 매립 층간절연막(85)을 형성한다. 상기 매립 층간절연막(85)은 패턴 층간절연막(70)과 동일한 식각률을 갖는 절연막으로 형성하고, 상기 소오스 패턴(80)은 차례로 적층된 소오스 배선(78) 및 소오스 배선 캐핑막 패턴(79)으로 형성하는 것이 바람직하다. 상기 소오스 배선(78)은 N 형의 불순물들로 도핑된 폴리실리콘 막으로 형성하거나 또는 차례로 적층된 도핑된 폴리실리콘 막 및 금속실리사이드 막으로 형성하는 것이 바람직하다. 또한, 상기 소오스 배선(78)은 고온 융점을 갖는 금속막으로 형성할 수도 있다. 상기 소오스 배선 캐핑막 패턴(79)은 게이트 스페이서(50)와 동일한 식각률을 갖는 절연막으로 형성하는 것이 바람직하다.
상기 매립 층간절연막(85)을 갖는 반도체 기판의 상부에 포토레지스트 막을 형성하고, 상기 포토레지스트 막에 공지된 포토공정을 실시해서 포토레지스트 패턴(90)을 매립 층간절연막(85) 상에 형성한다. 상기 포토레지스트 막을 식각 저지막으로 사용하여 포토레지스트 패턴(90)을 통해서 매립 층간절연막(85) 및 패턴 층간절연막(70)에 식각공정을 수행한다. 상기 식각공정은 그 층간절연막들(85. 70)을 관통해서 드레인 패드(65)들을 노출시키는 매립 콘택홀(95)들을 형성하고, 상기 포토레지스트 막을 이온 저지막으로 해서 매립 콘택홀(95)들을 통하여 드레인 패드(65)들에 이온주입 공정(100)을 실시한다. 상기 이온주입 공정(100)은 N 형의 불순물들(104, 108)인, 인(P) 또는 비소(As)를 사용한다. 상기 이온주입 공정(100)은 인(P)으로된 불순물들(104, 108)을 사용하는 경우에 드레인 패드(65)들 내에 Rp(Projection Range; 투사범위)가 잡히도록 에너지를 조절하여 이온들을 주입하는 것이 바람직하다. 또한, 상기 이온주입 공정(100)은 비소(As)로된 불순물들(104, 108)을 사용하는 경우에 반도체 기판(10)의 상면 근처 또는 그 기판(10)의 확산 드레인 영역(18, 22)들에 Rp가 잡히도록 에너지를 조절하여 이온 주입을 할 수도 있다. 그리고, 상기 이온주입 공정(100)은 반도체 기판(10)에 대하여 Tilt 0°로 진행하는 것이 바람직하다. 상기 이온주입 공정(100)을 실시한 후 상기 반도체 기판(10)으로부터 포토레지스트 막을 제거시킨다.
상기 드레인 패드(65)들에 실시한 이온주입 공정(100)은 포토레지스트 막을 반도체 기판(10)으로부터 제거한 후 매립 층간절연막(85)을 이온 저지막으로 사용해서 매립 콘택홀(95)을 통하여 이온 주입을 실시할 수도 있다.
이어서, 상기 매립 콘택홀(95)들을 각각 채우는 드레인 패턴(110)들을 형성하는데, 상기 드레인 패턴(110)들은 각각이 드레인 패드(65)들과 함께 커패시터들의 하부전극들의 노드들을 형성한다. 상기 드레인 패턴(110)들을 갖는 반도체 기판 상에 확산 층간절연막(120)을 형성하며, 상기 확산 층간절연막(120)은 적어도 하나의 절연막으로 형성할 수 있다. 이때에, 상기 드레인 패드(65)들에 주입된 N 형 불순물들(104, 108)은 각각이 드레인 패턴(110)들 및 확산 층간절연막(120)이 형성되는 동안 받은 열(Heat)때문에 그 패드(65)들을 통해서 반도체 기판(10)의 확산 드레인 영역(18, 22)들에 침투하여 드레인 영역들(24, 26)을 형성한다. 상기 인(P) 또는 비소(As)로된 불순물들(104, 108)은 확산 드레인 영역들(18, 22)의 N 형의 불순물들에 컴펜세이션(Compensation)되어서 드레인 영역들(24, 26)의 농도를 증가시키는 역할을 한다. 이때에, 상기 드레인 영역들(24, 26)은 동일한 크기의 소정 농도(J)를 갖으며, 상기 드레인 영역들(24, 26)은 확산 소오스 영역(20)보다 크게된 N 형의 농도를 갖는다. 상기 확산 소오스 영역(20)은 그 면적이 반도체 기판(10)에 드레인 영역들(24, 26)보다 작게 형성되어서 그 영역들(24, 26)과 비대칭을 이루고, 상기 확산 소오스 및 드레인 영역들은(20, 24, 26)은 각각이 게이트 패턴(45)들 사이에 배치되어 그 패턴(45)들의 끝단들에 중첩한다. 이로써, 상기 확산 소오스 및 드레인 영역들(20, 24, 26)을 갖는 반도체 장치는 반도체 기판(10) 상에 형성된 게이트 패턴(45)들의 채널길이들보다 작은 유효 채널길이들(Le1, Le2)을 갖는 인접한 두 개의 트랜지스터들(E, F)을 구비한다. 상기 유효 채널길이들(Le1, Le2)은 동일한 크기를 갖는다.
좀 더 구체적으로 도 10 의 단면도를 사용해서 본 발명의 제 1 실시예를 설명하면, 인접한 두 개의 트랜지스터들(E, F)은 게이트 패턴(45)들 및 그 패턴(45)들의 측면들을 덮는 게이트 스페이서(50)들과 아울러서 게이트 패턴(45)들 아래의 채널영역(15)들에 접하는 확산 소오스 영역(20) 및 드레인 영역들(24, 26)을 포함한다. 상기 게이트 패턴(45)들은 각각이 그 패턴(45) 아래에 채널영역(15)들이 구비되는데, 그 영역(15)들은 각각이 유효 채널길이들(Le1, Le2)을 갖는다. 상기 확산 소오스 영역(20)은 인접한 두 개의 게이트 패턴(45)들 사이에 배치되어서 그 패턴(45)들을 사이에 두고 드레인 영역들(24, 26)과 비대칭을 형성한다.
상기 트랜지스터들 중의 하나(E)는 유효채널 길이(Le1)를 갖는 채널영역, 게이트 패턴(45)의 양 끝단들에 중첩된 확산 소오스 및 드레인 영역들(20, 24)을 구비한다. 상기 확산 소오스 및 드레인 영역들(20, 24)은 반도체 기판(10)에 서로 비대칭적으로 마주보도록 배치한다.
나머지(F)는 유효채널 길이(Le2)를 갖는 채널영역, 게이트 패턴(45)의 양 끝단들에 중첩된 확산 소오스 및 드레인 영역들(20, 26)을 구비한다. 상기 확산 소오스 및 드레인 영역들(20, 26)은 반도체 기판(10)에 서로 비대칭적으로 마주보도록 배치한다.
도 11 은 도 10 의 절단선 Ⅱ-Ⅱ' 를 따라서 취한 도핑 농도의 프로파일을 나타낸 그래프이다.
도 1, 도 10 및 도 11 을 참조하면, 반도체 기판(10) 아래의 확산 소오스 및 드레인 영역들(20, 24, 26)과 아울러서 채널영역(15)들을 가로지르는 횡방향의 총(Net) 농도 프로파일은 확산 소오스 영역(20)을 사이에 두고 비대칭성을 나타낸다. 왜냐하면, 상기 확산 소오스 및 드레인 영역들(20, 24, 26)은 각각이 반도체 기판(10)에서 서로 다른 N 형의 농도들(K, J, J)을 갖기 때문이다. 여기서, 상기 드레인 영역들(24, 26)의 농도(J)는 확산 소오스 영역(20)의 농도(K)에 도 9 의 매립 콘택홀(95)을 통해서 이온주입된 N 형의 불순물들(104, 108)이 더해져서 형성된 것이다. 또한, 상기 채널영역(15)들은 게이트 패턴(45)들 아래에서 유효 채널길이 들(Le1, Le2)을 가지고 확산 소오스 및 드레인 영역들(20, 24, 26)의 농도들보다 작은 크기를 갖는 P 형의 농도(M)를 나타낸다.
상기 게이트 패턴(45)들과 아울러서 확산 소오스 및 드레인 영역들(20, 24, 26)이 중첩되는 부위들(A, B, C, D)은 각각이 반도체 기판(10)의 채널영역(15)들의 농도들과 함께 확산 소오스 및 드레인 영역들(20, 24, 26)의 농도들이 만나서 경사진 프로파일들을 나타내는 영역들인데, 상기 확산 소오스 영역 및 채널영역(20, 15)과 함께 드레인 영역들 및 채널영역(24, 26, 15)의 농도들을 잇는 연장선들은 각각이 도핑농도 축과 서로 다른 각도들(θ1, θ2)을 이룬다. 이때에, 상기 드레인 영역(26) 및 채널영역(15)의 농도들이 형성한 각도(θ2)는 확산 소오스 영역(20) 및 채널영역(15)의 농도들이 형성한 각도(θ1)의 크기대비 작다. 이는 위에서 언급된 확산 소오스 및 드레인 영역들(20, 24, 26)의 농도의 차이때문이다. 이를 통해서, 상기 드레인 영역들(24, 26)을 갖는 반도체 장치는 그 영역들(24, 26)을 사용하여 커패시터의 드레인 패드(65)들의 끝단들을 넓게 감싸주기 때문에 커패시터의 저장된 데이타를 오래 보존할 수 있다. 더불어, 상기 드레인 영역들(24, 26)을 갖는 반도체 장치는 그 영역들(24, 26)을 통해서 드레인 패드(65)들 및 반도체 기판(10)의 접촉저항들을 낮게 컨트롤할 수 있기 때문에 그 패드(65)로 이동하는 전하의 손실을 줄일 수 있다.
도 12 내지 도 15 는 도 1 의 Ⅰ-Ⅰ' 를 따라서 취한 본 발명의 제 2 실시예에 따른 반도체 장치의 제조방법을 설명해주는 단면도들이다.
도 1 및 도 12 내지 도 15 를 참조하면, 디램 셀 어레이 영역의 활성영역(12)을 갖는 반도체 기판을 준비하고, 상기 활성영역(12) 아래에 소정 깊이의 채널 이온영역(도면에 미 도시)을 형성한다. 상기 채널 이온영역이 배치된 활성영역(12) 상에 인접한 두 개의 게이트 패턴(45)들을 형성한다. 그리고, 상기 게이트 패턴(45)들의 측벽들을 덮는 게이트 스페이서(50)들을 형성한다. 상기 채널 이온영역은 반도체 기판(10)과 동일한 P 형의 불순물들을 갖으며, 그 이온영역은 이온주입 공정들을 통하여 에너지(Energy) 20 ~ 30Kev 및 도우즈(Dose) 1×1012 ~ 1×1014/㎠ 을 갖는 불순물들을 반도체 기판(10)에 주입해서 형성한 것이다. 또한, 상기 불순물들은 B 및 BF2 중의 하나 또는 그들의 조합으로 형성하는 것이 바람직하다. 상기 게이트 패턴(45)은 게이트(35) 및 게이트 캐핑막 패턴(40)을 차례로 적층해서 형성하고, 상기 게이트(35)는 N 형의 불순물들로 도핑된 폴리실리콘 막으로 형성하거나 또는 차례로 적층된 도핑된 폴리실리콘 막 및 금속실리사이드 막으로 형성하는 것이 바람직하다. 또한, 상기 게이트(35)는 고온 융점을 갖는 금속막으로 형성할 수도 있다. 상기 게이트 캐핑막 패턴(40)은 질화막으로 형성하고, 상기 게이트 스페이서(50)들은 게이트 캐핑막 패턴(40)으로 형성하는 바람직하다.
다음으로, 상기 게이트 패턴(45)을 갖는 반도체 기판 상에 패드 층간절연막(55)을 형성하고, 상기 패드 층간절연막(55)을 관통해서 게이트 패턴(45)들의 측부들에 위치하여 반도체 기판(10)을 노출시키는 패드 콘택홀(60)들을 형성한다. 상기 패드 콘택홀(60)들을 채우는 소오스 패드(63) 및 드레인 패드(65)들을 형성하는데, 상기 드레인 패드(65)들은 각각이 커패시터들의 하부전극들의 노드(Node)들을 형성한다. 상기 소오스 및 드레인 패드들(63. 65)은 N 형의 불순물들로 도핑된 폴리실리콘 막이고 동시에 채널영역(16)보다 높은 불순물 농도를 갖는다. 예로써, 상기 소오스 및 드레인 패드들(63, 65)은 N 형의 불순물 인(P)을 1×1020 ~ 10×1022/ ㎤ 를 갖는 폴리실리콘 막으로 형성하는 것이 바람직하다. 이때에, 상기 소오스 및 드레인 패드들(63, 65)은 그들이 내포한 불순물들을 반도체 기판(10)에 침투시켜서 게이트 패턴(45)을 사이에 두고 대칭적으로 마주보는 확산 소오스 영역(20) 및 확산 드레인 영역들(18, 22)을 형성한다. 상기 확산 소오스 영역(20) 및 확산 드레인 영역들(18, 22)은 동일한 크기의 소정 농도(K)를 갖는다. 상기 확산 소오스 영역(20) 및 확산 드레인 영역들(18, 22)은 게이트 패턴(45) 아래의 채널영역(16)을 한정한다. 상기 확산 소오스 및 확산 드레인 영역들(20, 18, 22)은 채널영역(16)과 다른 불순물을 갖는데, 이는 채널영역(16)의 P 형의 불순물들의 농도(S)를 10×1018/ ㎤ 이하로 컨트롤하기 때문이다. 상기 패드 층간절연막(55)은 게이트 스페이서(50)와 다른 식각률을 갖는 절연막으로 형성한다.
상기 소오스 및 드레인 패드들(63, 65)을 갖는 반도체 기판을 덮는 패턴 층간절연막(70) 및 포토레지스트 막(72)을 차례로 형성하고, 상기 포토레지스트 막(72)에 공지된 포토공정을 수행해서 그 막(72)에 패턴 홀(74)을 형성한다. 상기 포토레지스트 막(72)을 식각 저지막으로 사용해서 패턴 홀(74)을 통하여 패턴 층간 절연막(70)에 식각공정을 수행하고, 상기 식각공정은 패턴 층간절연막(70)을 관통해서 소오스 패드(63)를 노출시키는 패턴 콘택홀(75)을 형성한다. 상기 포토레지스트 막(72)을 이온 저지막으로 사용해서 패턴 홀(74) 및 패턴 콘택홀(75)을 통하여 소오스 패드(63)에 이온주입 공정(76)을 실시하는데, 상기 이온주입 공정(76)은 P 형의 불순물들(77)인 B 또는 BF2 를 사용해서 소오스 패드(63) 내의 N 형의 불순물 농도보다 도오즈(Dose)를 작게하여 이온 주입을 수행한다. 상기 이온주입 공정(76)은 P 형의 불순물들(77)을 반도체 기판(10)에 주입해서 Rp(Projection Range; 투사범위)가 반도체 기판(10)의 상면 근처에 형성되도록 에너지를 조절하여 이온 주입을 실시하는 것이 바람직하다. 또한, 상기 이온주입 공정(76)은 반도체 기판(10)에 주입된 불순물(77)들의 Rp 가 소오스 패드(63) 또는 확산 소오스 영역(20)에 형성되도록 에너지를 조절하여 이온 주입을 실시할 수도 있다. 그리고, 상기 이온주입 공정(76)은 반도체 기판(10)에 대하여 Tilt 0°로 진행하는 것이 바람직하다. 상기 이온주입 공정(76)을 실시한 후 반도체 기판(10)으로부터 포토레지스트 막(72)을 제거시킨다.
상기 소오스 패드(63)에 실시한 이온주입 공정(76)은 포토레지스트 막(72)을 반도체 기판(10)으로부터 제거한 후 패턴 층간절연막(70)을 이온 저지막으로 사용해서 패턴 콘택홀(75)을 통하여 이온 주입을 실시할 수도 있다.
이어서, 상기 패턴 콘택홀(75)을 채우고 동시에 패턴 층간절연막(70)에 배치되는 소오스 패턴(80)을 형성하고, 상기 소오스 패턴(80) 및 패턴 층간절연막(70) 을 덮는 매립 층간절연막(85)을 형성한다. 그리고, 상기 매립 층간절연막(85)을 관통해서 드레인 패드(65)들을 노출시키는 매립 콘택홀(95)들을 형성한다. 상기 매립 층간절연막(85)은 패턴 층간절연막(70)과 동일한 식각률을 갖는 절연막으로 형성하고, 상기 소오스 패턴(80)은 소오스 배선(78) 및 소오스 배선 캐핑막 패턴(79)으로 형성하는 것이 바람직하다. 상기 소오스 배선(78)은 N 형의 불순물들로 도핑된 폴리실리콘 막으로 형성하거나 또는 차례로 적층된 도핑된 폴리실리콘 막 및 금속실리사이드 막으로 형성하는 것이 바람직하다. 또한, 상기 소오스 배선(78)은 고온 융점을 갖는 금속막으로 형성할 수도 있다. 상기 소오스 배선 캐핑막 패턴(79)은 게이트 캐핑막 패턴(40)과 동일한 식각률을 갖는 절연막으로 형성하는 것이 바람직하다.
상기 매립 콘택홀(95)들을 각각 채우는 드레인 패턴(110)들을 형성하는데, 상기 드레인 패턴(110)들은 각각이 드레인 패드(65)들과 함께 커패시터들의 하부전극들의 노드들을 형성한다. 상기 드레인 패턴(65)들을 갖는 반도체 기판 상에 확산 층간절연막(120)을 형성하며, 상기 확산 층간절연막(120)은 적어도 하나의 절연막으로 형성할 수 있다. 이때에, 상기 반도체 기판(10)의 상면 근처에 주입된 B 또는 BF2 로된 불순물들(77)은 소오스 및 드레인 패턴들(80, 110), 매립 층간절연막(85) 및 확산 층간절연막(120)이 형성되는 동안 그 패드(63)들을 통해서 반도체 기판(10)의 확산 소오스 영역(20)에 침투하여 소오스 영역(29)을 형성한다. 상기 B 또는 BF2 로된 불순물들(77)은 확산 소오스 영역(20)의 N 형의 불순물들에 컴펜세이 션(Compensation)되어서 N 형의 불순물들의 농도(K)를 낮추는 역할을 한다. 따라서, 상기 소오스 영역(29)은 확산 드레인 영역들(18, 22)보다 작은 N 형의 불순물 농도(R)를 갖는다. 상기 소오스 영역(29)은 그 면적이 반도체 기판(10)에 확산 드레인 영역들(18, 22)보다 작게 형성되어서 그 영역들(18, 22)과 비대칭성을 이루고, 상기 소오스 및 확산 드레인 영역들은(29, 18, 22)은 각각이 게이트 패턴(45) 사이에 배치되어 그 패턴(45)의 끝단들에 중첩한다. 이를 통해서, 상기 소오스 및 확산 드레인 영역들(29, 18, 22)을 갖는 반도체 장치는 반도체 기판 상에 형성된 게이트 패턴(45)들의 채널길이들보다 작은 유효 채널길이들(Le1, Le2)을 갖는 인접한 두 개의 트랜지스터들(G, H)을 구비한다. 상기 유효 채널길이들(Le1, Le2)은 동일한 크기를 갖는다.
좀 더 구체적으로 도 15 의 단면도를 사용해서 본 발명의 제 2 실시예를 설명하면, 상기 트랜지스터들(G, H)은 게이트 패턴(45)들 및 그 패턴(45)들의 측부들을 덮는 게이트 스페이서(50)들과 아울러서 반도체 기판(10)의 채널영역(16)에 접하는 소오스 및 확산 드레인 영역(29, 18, 22)들을 포함한다. 상기 게이트 패턴(45)들은 각각이 그 패턴(45) 아래에 채널영역(16)들이 구비되는데, 그 영역(16)들은 각각이 유효 채널길이들(Le1, Le2)을 갖는다. 상기 소오스 영역(20)은 인접한 두 개의 게이트 패턴(45)들 사이에 배치되어서 그 패턴(45)들을 사이에 두고 확산 드레인 영역들(18, 22)과 비대칭을 형성한다.
상기 트랜지스터들 중의 하나(G)는 유효채널 길이(Le1)를 갖는 채널영역, 게 이트 패턴(45)의 양 끝단들에 중첩된 소오스 및 확산 드레인 영역들(29, 18)을 구비한다. 상기 소오스 및 확산 드레인 영역들(29, 18)은 반도체 기판(10)에 서로 비대칭적으로 마주보도록 배치한다.
나머지(H)는 유효채널 길이(Le2)를 갖는 채널영역, 게이트 패턴(45)의 양 끝단들에 중첩된 소오스 및 확산 드레인 영역들(29, 22)을 구비한다. 상기 소오스 및 확산 드레인 영역들(29, 22)은 반도체 기판(10)에 서로 비대칭적으로 마주보도록 배치한다.
도 16 은 도 15 의 절단선 Ⅲ-Ⅲ' 를 따라서 취한 도핑 농도의 프로파일을 나타낸 그래프이다.
도 1 , 도 15 및 도 16 을 참조하면, 반도체 기판(10) 아래의 소오스 및 확산 드레인 영역들(29, 18, 22)과 아울러서 채널영역(16)들을 가로지르는 횡방향의 총(Net) 농도 프로파일은 소오스 영역(29)을 중심으로 비대칭성을 나타낸다. 왜냐하면, 상기 게이트 패턴(45)들의 끝단들에 배치된 소오스 및 확산 드레인 영역들(29, 18, 22)은 각각이 반도체 기판(10)에서 서로 다른 N 형의 농도들(R, K, K)을 갖기 때문이다. 여기서, 상기 소오스 영역(29)의 농도(R)는 도 14 의 확산 소오스 영역(20)에 패턴 콘택홀(75)을 통해서 이온 주입된 P 형의 불순물들(77)이 더해져서 형성된 것이다. 또한, 상기 채널영역(16)들은 게이트 패턴(45)들 아래에서 유효 채널길이들(Le1, Le2)을 가지고 소오스 및 확산 드레인 영역들(29, 18, 22)의 농도들보다 작은 크기를 갖는 P 형의 농도(S)를 나타낸다.
상기 게이트 패턴(45)들과 아울러서 소오스 및 확산 드레인 영역들(29, 18, 22)이 중첩되는 부위들(A, B, C, D)은 각각이 반도체 기판(10)의 채널영역(16)들의 농도들과 함께 소오스 및 확산 드레인 영역들(29, 18, 22)의 농도들이 만나서 경사진 프로파일들을 나타내는 영역들인데, 상기 소오스 영역 및 채널영역(29, 16)과 함께 확산 드레인 영역들과 채널영역(18, 22, 16)의 농도들을 잇는 연장선들은 각각이 도핑농도 축과 서로 다른 각도들(θ3, θ4)을 이룬다. 이때에, 상기 소오스 영역(29)과 채널영역(16)의 농도들이 형성한 각도(θ3)는 확산 드레인 영역(22) 및 채널영역(16)의 농도들이 형성한 각도(θ4)의 크기대비 작다. 이는 위에서 언급된 소오스 영역(29)의 형성시 게이트 패턴(45) 아래의 중첩되는 부위들(B, C)에 도 14 의 이온주입 공정(76)을 통해서 P 형의 불순물들(77)이 보충되기 때문이다. 이를 통해서, 상기 보충된 P 형의 불순물들(77)은 트랜지스터의 문턱 전압을 높이는 효과를 나타내고 동시에 그 전압 이하에서 트랜지스터를 통하여 커패시터의 전하가 누설되는 확률을 낮추어 준다. 더불어, 상기 확산 드레인 영역들(18, 22)을 갖는 반도체 장치는 그 영역들(18, 22)이 도 10 의 드레인 영역들(24, 26)대비 반도체 기판(10)의 주변 영역과 이루는 정션 프로파일을 완만하게 이루기 때문에 커패시터의 전하의 손실을 줄일 수 있다.
상술한 바와 같이, 본 발명은 이온주입 공정을 단순화해서 게이트 패턴들에 중첩되는 확산 소오스 영역 및 드레인 영역 또는 소오스 영역 및 확산 드레인 영역을 형성하여 비대칭으로 마주보는 소오스 및 드레인 영역들이 배치된 트랜지스터를 갖는 반도체 장치들 및 그 제조 방법들을 제공한다. 이를 통해서, 상기 장치들은 커패시터와 관련된 전기적 특성을 향상시킬 수 있다.

Claims (24)

  1. 활성 영역을 갖는 반도체 기판;
    상기 활성영역 상에 배치된 게이트 패턴;
    상기 게이트 패턴 아래의 반도체 기판에 위치된 채널영역; 및
    상기 게이트 패턴의 양 끝단들에 중첩되어서 상기 채널영역의 측부들에 접하는 확산 소오스 영역 및 드레인 영역을 포함하되,
    상기 드레인 영역은 상기 확산 소오스 영역과 동일한 도우즈(Dose)의 불순물들 및 상기 확산 소오스 영역과 동일한 형의 소정의 불순물들을 더해서 형성된 것이고, 동시에 상기 드레인 영역은 확산 소오스 영역의 면적보다 크게 형성되어서 상기 게이트 패턴을 사이에 두고 확산 소오스 영역과 비대칭을 이루는 것이 특징인 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 기판 및 상기 채널영역은 P 형으로 도핑된 불순물들을 갖는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 확산 소오스 영역 및 드레인 영역은 N 형의 불순물들을 갖는 것이 특징인 반도체 장치.
  4. 제 1 항에 있어서,
    상기 게이트 패턴의 측벽들을 덮는 게이트 스페이서들을 더 포함하는 것이 특징인 반도체 장치.
  5. 활성 영역을 갖는 반도체 기판;
    상기 반도체 기판의 활성영역 상에 배치된 게이트 패턴;
    상기 게이트 패턴 아래의 반도체 기판에 위치된 채널영역; 및
    상기 게이트 패턴의 양 끝단들에 중첩되어서 상기 채널영역의 측부들에 접하는 소오스 영역 및 확산 드레인 영역;
    상기 소오스 영역은 상기 확산 드레인 영역과 동일한 도우즈(Dose)의 불순물들 및 상기 확산 드레인 영역과 다른 형의 소정의 불순물들을 더해서 형성된 것이고, 동시에 상기 소오스 영역은 상기 확산 드레인 영역의 면적보다 작게 형성되어서 상기 게이트 패턴을 사이에 두고 상기 확산 드레인 영역과 비대칭을 이루는 것이 특징인 반도체 장치.
  6. 제 5 항에 있어서,
    상기 반도체 기판 및 상기 채널영역은 P 형으로 도핑된 불순물들을 갖는 것을 특징으로 하는 반도체 장치.
  7. 제 5 항에 있어서,
    상기 소오스 영역 및 상기 확산 드레인 영역은 N 형의 불순물들을 갖는 것이 특징인 반도체 장치.
  8. 제 5 항에 있어서,
    상기 게이트 패턴의 측벽들을 덮는 게이트 스페이서들을 더 포함하는 것이 특징인 반도체 장치.
  9. 반도체 기판의 활성영역 아래에 채널 이온영역을 형성하고,
    상기 채널 이온영역을 갖는 반도체 기판의 활성 영역 상에 게이트 패턴을 형성하고,
    상기 게이트 패턴을 덮는 패드 층간절연막을 형성하고,
    상기 패드 층간절연막에 배치하고 동시에 상기 게이트 패턴의 양 측부들에 위치시켜서 반도체 기판에 접촉하는 소오스 패드 및 드레인 패드를 형성하되, 그 패드들 내의 불순물들은 상기 반도체 기판으로 확산되어서 확산 소오스 영역 및 확산 드레인 영역을 형성함과 아울러서 상기 게이트 패턴 아래에 채널영역을 한정하고,
    상기 소오스 및 드레인 패드들을 갖는 반도체 기판 상에 패턴 층간절연막 및 매립 층간절연막을 차례로 형성하고,
    상기 매립 층간절연막 및 상기 패턴 층간절연막을 관통해서 상기 드레인 패 드를 노출시키는 매립 콘택홀을 형성하고,
    상기 매립 콘택홀을 통해서 상기 드레인 패드에 이온주입 공정을 실시하는 것을 포함하되,
    상기 매립 콘택홀을 채우는 드레인 패턴 및 그 패턴 상을 덮는 확산 층간절연막을 연속적으로 형성하는 동안 상기 드레인 패드에 주입된 이온들이 상기 확산 드레인 영역으로 확산되도록 하는 것이 특징인 반도체 장치의 제조방법.
  10. 제 9 항에 있어서,
    상기 채널 이온영역 및 채널 이온은 상기 반도체 기판과 동일한 P 형의 불순물들을 이온주입해서 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제 9 항에 있어서,
    상기 소오스 및 드레인 패드들은 N 형의 불순물들로 도핑된 폴리실리콘 막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제 9 항에 있어서,
    상기 게이트 패턴의 측벽들에 게이트 스페이서들을 형성하는 것을 더 포함하는 것이 특징인 반도체 장치의 제조방법.
  13. 제 9 항에 있어서,
    상기 매립 콘택홀들을 형성하기 전에,
    상기 매립 층간절연막 및 패턴 층간절연막 사이에 배치되어서 상기 패턴 층간절연막을 관통하여 상기 소오스 패드에 전기적으로 접속하는 소오스 패턴을 형성하는 것을 더 포함하는 것이 특징인 반도체 장치의 제조방법.
  14. 제 13 항에 있어서,
    상기 소오스 패턴은 차례로 적층된 소오스 배선 및 소오스 배선 캐핑막 패턴으로 형성하는 것이 특징인 반도체 장치의 제조방법.
  15. 제 9 항에 있어서,
    상기 소오스 및 드레인 패드들을 형성하는 것은,
    상기 패드 층간절연막에 패드 콘택홀들을 형성하고,
    상기 패드 콘택홀들을 채우는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제 9 항에 있어서,
    상기 드레인 패드에 주입된 이온들은 N 형의 불순물들로 형성하는 것이 특징인 반도체 장치의 제조방법.
  17. 반도체 기판의 활성영역 아래에 채널 이온영역을 형성하고,
    상기 채널 이온영역을 갖는 반도체 기판의 활성 영역 상에 게이트 패턴을 형 성하고,
    상기 게이트 패턴을 덮는 패드 층간절연막을 형성하고,
    상기 패드 층간절연막에 배치하고 동시에 상기 게이트 패턴의 양 측부들에 위치시켜서 반도체 기판에 접촉하는 소오스 패드 및 드레인 패드를 형성하되, 그 패드들 내의 불순물들은 상기 반도체 기판으로 확산되어서 확산 소오스 영역 및 확산 드레인 영역을 형성함과 아울러서 상기 게이트 패턴 아래에 채널영역을 한정하고,
    상기 소오스 및 드레인 패드들을 갖는 반도체 기판 상에 패턴 층간절연막을 형성하고,
    상기 패턴 층간절연막을 관통해서 상기 소오스 패드를 노출시키는 패턴 콘택홀을 형성하고,
    상기 패턴 콘택홀을 통해서 상기 반도체 기판의 상면 근처에 이온주입 공정을 실시하고,
    상기 패턴 콘택홀을 채우고 동시에 상기 패턴 층간절연막 상에 배치된 소오스 패턴을 형성하는 것을 포함하되,
    상기 소오스 패턴과 함께 그 패턴을 덮는 매립 층간절연막 및 확산절연막을 차례로 형성하는 동안 상기 반도체 기판의 상면 근처에 주입된 이온들이 상기 확산 소오스 영역으로 확산되도록 하는 것이 특징인 반도체 장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 채널 이온영역 및 채널 영역은 상기 반도체 기판과 동일한 P 형의 불순물을 이온 주입해서 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 제 17 항에 있어서,
    상기 소오스 및 드레인 패드들은 N 형의 불순물들로 도핑된 폴리실리콘 막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  20. 제 17 항에 있어서,
    상기 게이트 패턴의 측벽들에 게이트 스페이서들을 형성하는 것을 더 포함하는 것이 특징인 반도체 장치의 제조방법.
  21. 제 17 항에 있어서,
    상기 확산 층간절연막을 형성하기 전에,
    상기 매립 층간절연막 및 상기 패턴 층간절연막을 관통하여 상기 드레인 패드에 전기적으로 접속하는 N 형의 불순물들로 도핑된 드레인 패턴을 형성하는 것을 더 포함하는 것이 특징인 반도체 장치의 제조방법.
  22. 제 17 항에 있어서,
    상기 소오스 및 드레인 패드들을 형성하는 것은,
    상기 패드 층간절연막에 패드 콘택홀들을 형성하고,
    상기 패드 콘택홀들을 채우는 것을 특징으로 하는 반도체 장치의 제조방법.
  23. 제 17 항에 있어서,
    상기 소오스 패턴은 차례로 적층된 소오스 배선 및 소오스 배선 캐핑막 패턴으로 형성하는 것이 특징인 반도체 장치의 제조방법.
  24. 제 17 항에 있어서,
    상기 반도체 기판의 상면 근처에 주입된 이온들은 P 형의 불순물들로 형성하는 것이 특징인 반도체 장치의 제조방법.
KR1020030087772A 2003-12-04 2003-12-04 비대칭으로 마주보는 소오스 및 드레인 영역들이 배치된 트랜지스터를 갖는 반도체 장치들 및 그 제조 방법들 KR100576359B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020030087772A KR100576359B1 (ko) 2003-12-04 2003-12-04 비대칭으로 마주보는 소오스 및 드레인 영역들이 배치된 트랜지스터를 갖는 반도체 장치들 및 그 제조 방법들
US11/003,612 US7145196B2 (en) 2003-12-04 2004-12-02 Asymmetric field effect transistor
US11/586,359 US7442613B2 (en) 2003-12-04 2006-10-25 Methods of forming an asymmetric field effect transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030087772A KR100576359B1 (ko) 2003-12-04 2003-12-04 비대칭으로 마주보는 소오스 및 드레인 영역들이 배치된 트랜지스터를 갖는 반도체 장치들 및 그 제조 방법들

Publications (2)

Publication Number Publication Date
KR20050054398A KR20050054398A (ko) 2005-06-10
KR100576359B1 true KR100576359B1 (ko) 2006-05-03

Family

ID=34651303

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030087772A KR100576359B1 (ko) 2003-12-04 2003-12-04 비대칭으로 마주보는 소오스 및 드레인 영역들이 배치된 트랜지스터를 갖는 반도체 장치들 및 그 제조 방법들

Country Status (2)

Country Link
US (2) US7145196B2 (ko)
KR (1) KR100576359B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070290193A1 (en) * 2006-01-18 2007-12-20 The Board Of Trustees Of The University Of Illinois Field effect transistor devices and methods
US8174074B2 (en) * 2009-09-01 2012-05-08 International Business Machines Corporation Asymmetric embedded silicon germanium field effect transistor
US8367485B2 (en) 2009-09-01 2013-02-05 International Business Machines Corporation Embedded silicon germanium n-type filed effect transistor for reduced floating body effect
US9466669B2 (en) 2014-05-05 2016-10-11 Samsung Electronics Co., Ltd. Multiple channel length finFETs with same physical gate length
KR20210050630A (ko) * 2019-10-28 2021-05-10 삼성전자주식회사 반도체 메모리 소자

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6078079A (en) * 1990-04-03 2000-06-20 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method of manufacturing the same
JP3253552B2 (ja) * 1996-05-31 2002-02-04 三洋電機株式会社 半導体装置の製造方法
US5677224A (en) * 1996-09-03 1997-10-14 Advanced Micro Devices, Inc. Method of making asymmetrical N-channel and P-channel devices
US5648286A (en) * 1996-09-03 1997-07-15 Advanced Micro Devices, Inc. Method of making asymmetrical transistor with lightly doped drain region, heavily doped source and drain regions, and ultra-heavily doped source region
US6426175B2 (en) * 1999-02-22 2002-07-30 International Business Machines Corporation Fabrication of a high density long channel DRAM gate with or without a grooved gate
US6255174B1 (en) * 1999-06-15 2001-07-03 Advanced Micro Devices, Inc. Mos transistor with dual pocket implant
US6433397B1 (en) * 2000-01-21 2002-08-13 International Business Machines Corporation N-channel metal oxide semiconductor (NMOS) driver circuit and method of making same
JP2002198500A (ja) * 2000-12-27 2002-07-12 Mitsubishi Electric Corp 半導体集積回路装置およびその製造方法
US6596594B1 (en) 2002-02-22 2003-07-22 Taiwan Semiconductor Manufacturing Co., Ltd Method for fabricating field effect transistor (FET) device with asymmetric channel region and asymmetric source and drain regions
US6831332B2 (en) * 2002-05-25 2004-12-14 Sirenza Microdevices, Inc. Microwave field effect transistor structure
KR100467018B1 (ko) * 2002-06-27 2005-01-24 삼성전자주식회사 콘텍홀을 갖는 반도체 소자의 형성방법
US6670682B1 (en) * 2002-08-29 2003-12-30 Micron Technology, Inc. Multilayered doped conductor
JP2004241469A (ja) * 2003-02-04 2004-08-26 Renesas Technology Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20050127407A1 (en) 2005-06-16
US7442613B2 (en) 2008-10-28
US20070034926A1 (en) 2007-02-15
US7145196B2 (en) 2006-12-05
KR20050054398A (ko) 2005-06-10

Similar Documents

Publication Publication Date Title
KR0161398B1 (ko) 고내압 트랜지스터 및 그 제조방법
KR0172793B1 (ko) 반도체소자의 제조방법
JP4861544B2 (ja) Ｍｏｓゲート電力装置
US20060065928A1 (en) Semiconductor device
JPH09270466A (ja) 半導体装置及びその製造方法
KR950010065A (ko) 반도체 장치 및 그 제조방법
KR100307531B1 (ko) 모스페트 소자와 이를 이용한 메모리셀 및 그 제조 방법
US7919375B2 (en) Semiconductor device and method for manufacturing the device
US5940710A (en) Method for fabricating metal oxide semiconductor field effect transistor
KR100524993B1 (ko) 높은 집적도 및 낮은 소스저항을 갖는 이이피롬셀,이이피롬소자 및 그 제조방법
JPH09181307A (ja) 半導体装置及びその製造方法
KR100270420B1 (ko) 반도체장치를제조하는방법및상기방법에의해제조된반도체장치
KR101546537B1 (ko) 반도체 소자 및 그 제조 방법
US7008865B2 (en) Method of manufacturing a semiconductor device having a high breakdown voltage and low on-resistance
KR20060101262A (ko) 반도체 장치 및 그 제조 방법
KR100576359B1 (ko) 비대칭으로 마주보는 소오스 및 드레인 영역들이 배치된 트랜지스터를 갖는 반도체 장치들 및 그 제조 방법들
KR101489330B1 (ko) 숏 채널 효과가 개선된 반도체 장치의 제조방법
JPWO2005101477A1 (ja) 半導体装置及びその製造方法
US7144781B2 (en) Manufacturing method of a semiconductor device
JPH05326968A (ja) 不揮発性半導体記憶装置及びその製造方法
KR100562303B1 (ko) 낮은 접합 커패시턴스를 갖는 모스 트랜지스터 및 그 제조방법
KR100538100B1 (ko) 고전압 반도체 소자의 제조방법
KR100899533B1 (ko) 고전압 소자 및 그 제조방법
KR100252747B1 (ko) 플래쉬메모리소자및그제조방법
KR100458595B1 (ko) 비휘발성 메모리 장치 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120402

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130329

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee