JPWO2005101477A1 - 半導体装置及びその製造方法 - Google Patents
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Abstract
Description
しかしながら、圧縮歪み構造の半導体膜を備えたMISトランジスタでは、以下のような諸問題がある(図13)。なお、図13A,図13Bでは便宜上、図12のソース/ドレイン領域107(117)を省略する。
n型MOSトランジスタでは、図13Aに示すように、
(1)電子の移動度が低下する。
(2)エクステンション領域106からのn型不純物(例えば砒素(As))のSiGe層102中への拡散が速いため、ショートチャネルで閾値電圧(Vth)が大きくシフトしてオフ電流(Ioff)が増大する。
という問題があり、n型MISトランジスタの特性を大きく劣化させることになる。
一方、p型MOSトランジスタでも、図13Bに示すように、SiGe層112中におけるn型不純物(例えば砒素(As))の拡散が速いため、Si層113中でn型不純物の濃度が増加し、これによりSi層113中の電界が増大して、
(1)電界増大による正孔移動度が低下する。
(2)Si層113にSiGe層112と並列してチャネルが形成されることにより、実効的な移動度が低下する。
という問題がある。
このように、圧縮歪み構造を有するn型及びp型MOSトランジスタには、それぞれ固有の問題点があり、これらを集積して特性の優れたCMOSトランジスタを得ることは極めて困難である。
本発明は、上記の課題に鑑みてなされたものであり、圧縮歪み構造を有するヘテロ接合構造の半導体層を備えた半導体装置において、移動度を増加させ、トランジスタ特性を向上させて、高信頼性を実現する半導体装置及びその製造方法を提供することを目的とする。
本発明の半導体装置は、半導体基板と、前記半導体基板上に形成された半導体層と、前記半導体膜上に絶縁膜を介して形成されたゲートと、前記ゲートの両側における前記半導体層に第1の不純物が導入されてなる一対の第1の不純物拡散領域とを含み、前記半導体膜は、第2の不純物の拡散係数の異なる2種類の半導体層が積層してなるヘテロ接合構造を有しており、一方の前記半導体層における前記第2の不純物の濃度が他方の前記半導体層よりも高く分布している。
本発明の半導体装置の製造方法は、基板上に半導体層を形成する工程と、前記半導体膜上に絶縁膜を介してゲートをパターン形成する工程と、前記ゲートの両側における前記半導体層に第1の不純物を導入して一対の第1の不純物拡散領域を形成する工程とを含み、前記半導体膜を、第2の不純物の拡散係数の異なる2種類の半導体層が積層してなるヘテロ接合構造に形成し、一方の前記半導体層における前記第2の不純物の濃度を他方の前記半導体層よりも高く分布するように制御する。
図1Bは、本発明のn型MOSトランジスタのゲート電極にバイアスを印加した時のエネルギーバンド構造を示す模式図である。
図2Aは、本発明のp型MOSトランジスタの主要構成を示す概略断面図である。
図2Bは、本発明のp型MOSトランジスタのゲート電極にバイアスを印加した時のエネルギーバンド構造を示す模式図である。
図3A〜図3Fは、第1の実施形態によるn型MOSトランジスタの製造方法を工程順に示す概略断面図である。
図4A〜図4Fは、第2の実施形態によるn型MOSトランジスタの製造方法を工程順に示す概略断面図である。
図5A〜図5Fは、第3の実施形態によるn型MOSトランジスタの製造方法を工程順に示す概略断面図である。
図6A〜図6Fは、第4の実施形態によるn型MOSトランジスタの製造方法を工程順に示す概略断面図である。
図7A〜図7Fは、第5の実施形態によるn型MOSトランジスタの製造方法を工程順に示す概略断面図である。
図8A〜図8Fは、第6の実施形態によるn型MOSトランジスタの製造方法を工程順に示す概略断面図である。
図9A〜図9Fは、第7の実施形態によるn型MOSトランジスタの製造方法を工程順に示す概略断面図である。
図10A〜図10Fは、第8の実施形態によるn型MOSトランジスタの製造方法を工程順に示す概略断面図である。
図11A〜図11Fは、第9の実施形態によるn型MOSトランジスタの製造方法を工程順に示す概略断面図である。
図12は、従来の圧縮歪み構造を有するヘテロ接合構造の半導体層を備えた半導体装置を示す概略断面図である。
図13A,図13Bは、従来の圧縮歪み構造を有するヘテロ接合構造の半導体層を備えた半導体装置の問題点を説明するための概略断面図である。
本発明では、ヘテロ接合構造の半導体膜、例えばSiGe層上にSi層の積層された半導体膜において、SiGe層とSi層とで不純物の拡散係数が異なることを利用して、下層のSiGe層の不純物濃度を上層のSi層よりも高くなるように制御する。ここで、半導体膜の含有する前記不純物は当該トランジスタの導電型と反対の導電型(n型MOSトランジスタであればp型、p型MOSトランジスタであればn型)のものである。
以下、n型,p型MOSトランジスタの夫々について、図1(n型)及び図2(p型)を用いて本発明の基本骨子について説明する。図1A及び図2Aでは説明の便宜上、MOSトランジスタの構成として、シリコン半導体基板(Si基板)1上に形成されたSiGe層2,42及びSi層3,43からなる半導体膜11,41と、その上にゲート絶縁膜4を介してパターン形成されたゲート電極5のみを示す。図1B及び図2Bでは、いずれもゲート電極にバイアスを印加した時のエネルギーバンド構造を示す。
本発明のn型MOSトランジスタでは、図1Aの右図に示すように、電子をSiGe層2ではなくSi層3に局在させるべく、p型不純物、例えばホウ素Bの濃度をSi層3中よりもSiGe層2中のほうが高くなるように、具体的にはSiGe層2及びSi層3について例えば図1Aの右図に示すような濃度分布となるように制御する。これにより、図1Bに示すように、Si層3中の電界が小さくなり、このSi層3が高移動度の電子チャネルとして機能する。また、SiGe層2におけるp型不純物の高濃度制御により、エクステンション領域からのn型不純物の拡散によるSiGe層2への悪影響も抑制される。
本発明のp型MOSトランジスタでは、図2Aに示すように、SiGe層42及びSi層43の双方がチャネルとなる並列チャネル化を改善すべく、正孔をSiGe層42に局在させるため、n型不純物、例えば砒素(As)の濃度をSi層43中よりもSiGe層42中のほうが高くなるように制御する。これにより、図2Bに示すように、Si層43中の電界が小さくなり、SiGe層42のみが高移動度の正孔チャネルとして機能する。
圧縮歪み構造を有するMOSトランジスタでは、ゲート電極とドレインとの間には殆ど電位差は生じないが、ゲート電極とソースとの間には電位差が生じる。そのため、当該MOSトランジスタにおける上記した問題は半導体膜のソース側で顕著となる。そこで本発明では、n型及びp型MOSトランジスタの双方(特にp型)において、半導体膜11,41のソース側でSi層3,43中の電界を低減すべく、少なくともソース側において、不純物(n型MOSトランジスタではp型、p型MOSトランジスタではn型)濃度がSi層3,43中でSiGe層2,42中よりも高くならないように、好ましくはSiGe層2,42の不純物濃度をSi層3,43よりも高くなるように制御する必要がある。
−本発明を適用した具体的な諸実施形態−
以下、具体的な諸実施形態について図面を参照しながら詳細に説明する。
(第1の実施形態)
本実施形態では、n型MOSトランジスタを対象として、チャネルを構成する半導体膜(SiGe層及びSi層)について図1Aの右図に示す濃度分布を達成する制御方法として、閾値電圧制御のためのSi基板へのp型不純物のイオン注入を利用する。p型不純物、例えばホウ素Bの拡散係数はSiGe層では高く、Si層では低い。この拡散係数の相違を利用し、半導体膜へホウ素を熱拡散させる。拡散係数の相違により、SiGe層ではSi層よりもホウ素濃度が高くなる。
図3A〜図3Fは、第1の実施形態によるn型MOSトランジスタの製造方法を工程順に示す概略断面図である。本実施形態では、n型MOSトランジスタの構造を製造方法と共に説明する。
先ず、図3Aに示すように、シリコン半導体基板(Si基板)1の素子分離領域に素子分離構造、ここではSi基板1の当該領域に形成した溝にシリコン酸化膜等の絶縁物を充填してなるSTI(Shallow Trench Isolation)構造12を形成して活性領域13を画定する。そして、活性領域13の表層に閾値電圧(Vth)制御のためにp型不純物、ここではホウ素を例えばドーズ量1×1013/cm2、加速エネルギー10keVでイオン注入し、チャネル不純物領域14を形成する。
続いて、図3Bに示すように、CVD法により、活性領域13上に選択的に薄いSiGe層2及びSi層3を成長させ、2層構造の半導体膜11を形成する。このとき、後のチャネル不純物領域14の活性化アニールで半導体膜11の上述したホウ素の不純物分布を確実に達成すべく、SiGe層2をSi層3よりも厚く、例えばSiGe層2を4nm程度、Si層3を3nm程度の膜厚に形成する。
続いて、図3Cに示すように、Si層3上にゲート絶縁膜4となるシリコン酸窒化膜を膜厚1.5nm程度に形成する。その後、ゲート絶縁膜4上に多結晶シリコン膜を堆積し、これをパターニングすることにより、ゲート電極5を形成する。そして、チャネル周辺の不純物プロファイルを調整してショートチャネル効果を抑制するため、ゲート電極5をマスクとして半導体膜11及びSi基板1の表層にp型不純物、ここではホウ素をドーズ量1×1013/cm2、加速エネルギー10keVで傾斜角度(基板面に対する垂線からの角度)を45°としてイオン注入し、一対のポケット領域15を形成する。
続いて、図3Dに示すように、ゲート電極5をマスクとして半導体膜11及びSi基板1の表層にn型不純物、ここでは砒素(As)をドーズ量1×1014/cm2、加速エネルギー5keVで傾斜角度を0°としてイオン注入し、一対のエクステンション領域16を形成する。
続いて、図3Eに示すように、ゲート電極5を覆うように全面に絶縁膜、ここではシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング(エッチバック)してゲート電極5の両側面のみにシリコン酸化膜を残し、サイドウォール絶縁膜17を形成する。そして、ゲート電極5及びサイドウォール絶縁膜17をマスクとして半導体膜11及びSi基板1の表層にn型不純物、ここでは砒素(As)をドーズ量1×1015/cm2、加速エネルギー30keVで傾斜角度を0°としてイオン注入し、エクステンション領域16と一部重畳しこれよりも深いソース領域18a,ドレイン領域18bを形成する。
その後、温度1000℃で1秒間の活性化アニール処理を実行し、導入した各不純物を熱拡散させる。このとき、チャネル不純物領域14としてイオン注入したホウ素は、SiGe層2ではその拡散係数が高く、Si層3では低いため、チャネル不純物領域14からSiGe層2へ多く拡散するが、SiGe層2からSi層3への拡散は小さい。その結果、ホウ素濃度はSiGe層2で高く、Si層3でSiGe層2よりも低く分布する。これにより、Si層3中の電界が小さくなり、このSi層3が高移動度の電子チャネルとして機能する。また、SiGe層2におけるホウ素の高濃度制御により、エクステンション領域16からの砒素の拡散によるSiGe層2への悪影響(ショートチャネル効果:Vthシフトによるオフ電流の増大)も抑制される。
続いて、図3Fに示すように、全面にシリサイド金属、ここではNi膜を形成し、熱処理によりゲート電極5上及びソース/ドレイン領域18a,18bのSi層3上にそれぞれシリサイド(NiSi)膜19を形成(サリサイド化)する。そして、未反応のNi膜を除去した後、層間絶縁膜やコンタクト孔、配線層等の形成を経て、n型MOSトランジスタを完成させる。
以上説明したように、本実施形態によれば、圧縮歪み構造を有するヘテロ接合構造の半導体膜を備えたn型MOSトランジスタにおいて、Vth制御のためのp型不純物のイオン注入を利用し、閾値電圧を制御したまま、SiGe層2中のp型不純物の濃度をSi層3よりも高くすることができる。これにより、Si層3のみがチャネルとして機能して電子移動度を増加させ、トランジスタ特性を向上させて、信頼性の高いn型MOSトランジスタを容易且つ確実に実現することが可能である。
(第2の実施形態)
本実施形態では、n型MOSトランジスタを対象として、チャネルを構成する半導体膜(SiGe層及びSi層)について図1Aの右図に示す濃度分布を達成する制御方法として、閾値電圧制御のためのSi基板へのp型不純物のイオン注入及びショートチャネル効果を抑制するためのp型不純物のイオン注入を利用する。p型不純物、例えばホウ素Bの拡散係数はSiGe層では高く、Si層では低い。この拡散係数の相違を利用し、半導体膜へホウ素を熱拡散させる。拡散係数の相違により、SiGe層ではSi層よりもホウ素濃度が高くなる。
図4A〜図4Fは、第2の実施形態によるn型MOSトランジスタの製造方法を工程順に示す概略断面図である。本実施形態では、n型MOSトランジスタの構造を製造方法と共に説明する。
先ず、図4Aに示すように、シリコン半導体基板(Si基板)1の素子分離領域に素子分離構造、ここではSi基板1の当該領域に形成した溝にシリコン酸化膜等の絶縁物を充填してなるSTI構造12を形成して活性領域13を画定する。そして、活性領域13の表層に閾値電圧(Vth)制御のためにp型不純物、ここではホウ素を例えばドーズ量1×1013/cm2、加速エネルギー10keVでイオン注入し、チャネル不純物領域14を形成する。
続いて、図4Bに示すように、CVD法により、活性領域13上に選択的に薄いSiGe層2及びSi層3を成長させ、2層構造の半導体膜11を形成する。このとき、後のチャネル不純物領域14及びポケット領域21の活性化アニールで半導体膜11の上述したホウ素の不純物分布を確実に達成すべく、SiGe層2をSi層3よりも厚く、例えばSiGe層2を4nm程度、Si層3を3nm程度の膜厚に形成する。
続いて、図4Cに示すように、Si層3上にゲート絶縁膜4となるシリコン酸窒化膜を膜厚1.5nm程度に形成する。その後、ゲート絶縁膜4上に多結晶シリコン膜を堆積し、これをパターニングすることにより、ゲート電極5を形成する。そして、チャネル周辺の不純物プロファイルを調整してショートチャネル効果を抑制するため、ゲート電極5をマスクとして半導体膜11及びSi基板1の表層にp型不純物、ここではホウ素をイオン注入し、一対のポケット領域21を形成する。ここでは、半導体膜11の上述した濃度プロファイルを実現すべく、SiGe層2の下方のSi基板1の部位にホウ素の濃度ピークが位置するように加速エネルギー及び傾斜角度を制御してイオン注入する。具体的には、ドーズ量1×1013/cm2、加速エネルギー10keVで傾斜角度を(45)°としてイオン注入する。
続いて、図4Dに示すように、ゲート電極5をマスクとして半導体膜11及びSi基板1の表層にn型不純物、ここでは砒素(As)をドーズ量1×1014/cm2、加速エネルギー5keVで傾斜角度を0°としてイオン注入し、一対のエクステンション領域16を形成する。
続いて、図4Eに示すように、ゲート電極5を覆うように全面に絶縁膜、ここではシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング(エッチバック)してゲート電極5の両側面のみにシリコン酸化膜を残し、サイドウォール絶縁膜17を形成する。そして、ゲート電極5及びサイドウォール絶縁膜17をマスクとして半導体膜11及びSi基板1の表層にn型不純物、ここでは砒素(As)をドーズ量1×1015/cm2、加速エネルギー30keVで傾斜角度を0°としてイオン注入し、エクステンション領域16と一部重畳しこれよりも深い一対のソース領域18a,ドレイン領域18bを形成する。
その後、温度1000℃で1秒間の活性化アニール処理を実行し、導入した各不純物を熱拡散させる。このとき、チャネル不純物領域14としてイオン注入したホウ素は、SiGe層2ではその拡散係数が高く、Si層3では低いため、チャネル不純物領域14からSiGe層2へ多く拡散するが、SiGe層2からSi層3への拡散は小さい。また、ポケット領域21としてイオン注入したホウ素も同様に、ポケット領域21からSiGe層2へ多く拡散するが、ポケット領域21からSi層3への拡散は小さい。その結果、ホウ素濃度はSiGe層2で高く、Si層3でSiGe層2よりも低く分布する。これにより、Si層3中の電界が小さくなり、このSi層3が高移動度の電子チャネルとして機能する。また、SiGe層2におけるホウ素の高濃度制御により、エクステンション領域16からの砒素の拡散によるSiGe層2への悪影響(ショートチャネル効果等)も抑制される。特に、ポケット領域形成のためのイオン注入でチャネル不純物プロファイルが決定する、ショートチャネルのn型MOSトランジスタでより高い特性向上が期待できる。
続いて、図4Fに示すように、全面にシリサイド金属、ここではNi膜を形成し、熱処理によりゲート電極5上及びソース/ドレイン領域18a,18bのSi層3上にそれぞれシリサイド(NiSi)膜19を形成(サリサイド化)する。そして、未反応のNi膜を除去した後、層間絶縁膜やコンタクト孔、配線層等の形成を経て、n型MOSトランジスタを完成させる。
以上説明したように、本実施形態によれば、圧縮歪み構造を有するヘテロ接合構造の半導体膜を備えたn型MOSトランジスタにおいて、Vth制御のためのp型不純物のイオン注入及びショートチャネル効果を抑制するためのp型不純物のイオン注入を利用し、閾値電圧を制御したまま、SiGe層2中のp型不純物の濃度をSi層3よりも高くすることができる。これにより、Si層3のみがチャネルとして機能して電子移動度を増加させ、トランジスタ特性を向上させて、信頼性の高いn型MOSトランジスタを容易且つ確実に実現することが可能である。
(第3の実施形態)
本実施形態では、n型MOSトランジスタを対象として、チャネルを構成する半導体膜(SiGe層及びSi層)について図1Aの右図に示す濃度分布を達成する制御方法として、閾値電圧制御のためのSi基板へのp型不純物のイオン注入及びショートチャネル効果を抑制するためのp型不純物のイオン注入を利用する。p型不純物、例えばホウ素Bの拡散係数はSiGe層では高く、Si層では低い。この拡散係数の相違を利用し、半導体膜へホウ素を熱拡散させる。拡散係数の相違により、SiGe層ではSi層よりもホウ素濃度が高くなる。
図5A〜図5Fは、第3の実施形態によるn型MOSトランジスタの製造方法を工程順に示す概略断面図である。本実施形態では、n型MOSトランジスタの構造を製造方法と共に説明する。
先ず、図5Aに示すように、シリコン半導体基板(Si基板)1の素子分離領域に素子分離構造、ここではSi基板1の当該領域に形成した溝にシリコン酸化膜等の絶縁物を充填してなるSTI構造12を形成して活性領域13を画定する。そして、活性領域13の表層に閾値電圧(Vth)制御のためにp型不純物、ここではホウ素を例えばドーズ量1×1013/cm2、加速エネルギー10keVでイオン注入し、チャネル不純物領域14を形成する。
続いて、図5Bに示すように、CVD法により、活性領域13上に選択的に薄いSiGe層2及びSi層3を成長させ、2層構造の半導体膜11を形成する。このとき、後のチャネル不純物領域14及びポケット領域22a,22bの活性化アニールで半導体膜11の上述したホウ素の不純物分布を確実に達成すべく、SiGe層2をSi層3よりも厚く、例えばSiGe層2を4nm程度、Si層3を3nm程度の膜厚に形成する。
続いて、図5Cに示すように、Si層3上にゲート絶縁膜4となるシリコン酸窒化膜を膜厚1.5nm程度に形成する。その後、ゲート絶縁膜4上に多結晶シリコン膜を堆積し、これをパターニングすることにより、ゲート電極5を形成する。そして、チャネル周辺の不純物プロファイルを調整してショートチャネル効果を抑制するため、ゲート電極5をマスクとして半導体膜11及びSi基板1の表層にp型不純物、ここではホウ素をイオン注入し、一対のポケット領域22a,22bを形成する。ここでは、半導体膜11の上述した濃度プロファイルを実現するに際して、特に電界が強くなるソース側のみ、SiGe層2の下方のSi基板1の部位にホウ素の濃度ピークが位置するように、左右で非対称のポケット領域22a,22bを形成すべく加速エネルギー及び傾斜角度を制御してイオン注入する。具体的には、ソース側のポケット領域22aについては、ドーズ量1×1013/cm2、加速エネルギー30keVで傾斜角度を40°としてイオン注入し、ドレイン側のポケット領域22bについては、ドーズ量1×1013/cm2、加速エネルギー10keVで傾斜角度を45°としてイオン注入する。
続いて、図5Dに示すように、ゲート電極5をマスクとして半導体膜11及びSi基板1の表層にn型不純物、ここでは砒素(As)をドーズ量1×1014/cm2、加速エネルギー5keVで傾斜角度を0°としてイオン注入し、一対のエクステンション領域16を形成する。
続いて、図5Eに示すように、ゲート電極5を覆うように全面に絶縁膜、ここではシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング(エッチバック)してゲート電極5の両側面のみにシリコン酸化膜を残し、サイドウォール絶縁膜17を形成する。そして、ゲート電極5及びサイドウォール絶縁膜17をマスクとして半導体膜11及びSi基板1の表層にn型不純物、ここでは砒素(As)をドーズ量1×1015/cm2、加速エネルギー30keVで傾斜角度を0°としてイオン注入し、エクステンション領域16と一部重畳しこれよりも深い一対のソース領域18a,ドレイン領域18bを形成する。
その後、温度1000℃で1秒間の活性化アニール処理を実行し、導入した各不純物を熱拡散させる。このとき、チャネル不純物領域14としてイオン注入したホウ素は、SiGe層2ではその拡散係数が高く、Si層3では低いため、チャネル不純物領域14からSiGe層2へ多く拡散するが、SiGe層2からSi層3への拡散は小さい。また、ポケット領域22a,22bとしてイオン注入したホウ素も同様に、ポケット領域22a,22bからSiGe層2へ多く拡散するが、ポケット領域22a,22bからSi層3への拡散は小さい。その結果、ホウ素濃度はSiGe層2で高く、Si層3でSiGe層2よりも低く分布する。本実施形態では、ソース側のポケット領域22aをそのホウ素の濃度ピークがSiGe層2の下方のSi基板1の部位に位置するように形成したため、特にソース側でSiGe層2とSi層3との当該濃度分布差を確実に得ることができる。これにより、Si層3中の電界が小さくなり、このSi層3が高移動度の電子チャネルとして機能する。また、SiGe層2におけるホウ素の高濃度制御により、エクステンション領域16からの砒素の拡散によるSiGe層2への悪影響(ショートチャネル効果等)も抑制される。特に、ポケット領域形成のためのイオン注入でチャネル不純物プロファイルが決定する、ショートチャネルのn型MOSトランジスタでより高い特性向上が期待できる。
続いて、図5Fに示すように、全面にシリサイド金属、ここではNi膜を形成し、熱処理によりゲート電極5上及びソース/ドレイン領域18a,18bのSi層3上にそれぞれシリサイド(NiSi)膜19を形成(サリサイド化)する。そして、未反応のNi膜を除去した後、層間絶縁膜やコンタクト孔、配線層等の形成を経て、n型MOSトランジスタを完成させる。
以上説明したように、本実施形態によれば、圧縮歪み構造を有するヘテロ接合構造の半導体膜を備えたn型MOSトランジスタにおいて、Vth制御のためのp型不純物のイオン注入及びショートチャネル効果を抑制するためのp型不純物のイオン注入を利用し、閾値電圧を制御したまま、特に電界の強いソース側を考慮してSiGe層2中のp型不純物の濃度をSi層3よりも高くすることができる。これにより、Si層3のみがチャネルとして機能して電子移動度を増加させ、トランジスタ特性を向上させて、信頼性の高いn型MOSトランジスタを容易且つ確実に実現することが可能である。
(第4の実施形態)
本実施形態では、n型MOSトランジスタを対象として、チャネルを構成する半導体膜(SiGe層及びSi層)について図1Aの右図に示す濃度分布を達成する制御方法として、閾値電圧制御のためのSi基板へのp型不純物のイオン注入及びショートチャネル効果を抑制するためのp型不純物のイオン注入を利用する。p型不純物、例えばホウ素Bの拡散係数はSiGe層では高く、Si層では低い。この拡散係数の相違を利用し、半導体膜へホウ素を熱拡散させる。拡散係数の相違により、SiGe層ではSi層よりもホウ素濃度が高くなる。
図6A〜図6Fは、第4の実施形態によるn型MOSトランジスタの製造方法を工程順に示す概略断面図である。本実施形態では、n型MOSトランジスタの構造を製造方法と共に説明する。
先ず、図6Aに示すように、シリコン半導体基板(Si基板)1の素子分離領域に素子分離構造、ここではSi基板1の当該領域に形成した溝にシリコン酸化膜等の絶縁物を充填してなるSTI構造12を形成して活性領域13を画定する。そして、活性領域13の表層に閾値電圧(Vth)制御のためにp型不純物、ここではホウ素を例えばドーズ量1×1013/cm2、加速エネルギー10keVでイオン注入し、チャネル不純物領域14を形成する。
続いて、図6Bに示すように、CVD法により、活性領域13上に選択的に薄いSiGe層2及びSi層3を成長させ、2層構造の半導体膜11を形成する。このとき、後のチャネル不純物領域14及びポケット領域23の活性化アニールで半導体膜11の上述したホウ素の不純物分布を確実に達成すべく、SiGe層2をSi層3よりも厚く、例えばSiGe層2を4nm程度、Si層3を3nm程度の膜厚に形成する。
続いて、図6Cに示すように、Si層3上にゲート絶縁膜4となるシリコン酸窒化膜を膜厚1.5nm程度に形成する。その後、ゲート絶縁膜4上に多結晶シリコン膜を堆積し、これをパターニングすることにより、ゲート電極5を形成する。そして、チャネル周辺の不純物プロファイルを調整してショートチャネル効果を抑制するため、ゲート電極5をマスクとして半導体膜11及びSi基板1の表層のうちドレイン側のみにp型不純物、ここではホウ素をイオン注入し、ポケット領域23を形成する。ここでは、半導体膜11の上述した濃度プロファイルを実現するに際して、ドレイン側のみにポケット領域23を形成すべく加速エネルギー及び傾斜角度を制御してイオン注入する。具体的には、ドレイン側のみにドーズ量1×1013/cm2、加速エネルギー10keVで傾斜角度を45°としてイオン注入する。
続いて、図6Dに示すように、ゲート電極5をマスクとして半導体膜11及びSi基板1の表層にn型不純物、ここでは砒素(As)をドーズ量1×1014/cm2、加速エネルギー5keVで傾斜角度を0°としてイオン注入し、一対のエクステンション領域16を形成する。
続いて、図6Eに示すように、ゲート電極5を覆うように全面に絶縁膜、ここではシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング(エッチバック)してゲート電極5の両側面のみにシリコン酸化膜を残し、サイドウォール絶縁膜17を形成する。そして、ゲート電極5及びサイドウォール絶縁膜17をマスクとして半導体膜11及びSi基板1の表層にn型不純物、ここでは砒素(As)をドーズ量1×1015/cm2、加速エネルギー30keVで傾斜角度を0°としてイオン注入し、エクステンション領域16と一部重畳しこれよりも深い一対のソース領域18a,ドレイン領域18bを形成する。
その後、温度1000℃で1秒間の活性化アニール処理を実行し、導入した各不純物を熱拡散させる。このとき、チャネル不純物領域14としてイオン注入したホウ素は、SiGe層2ではその拡散係数が高く、Si層3では低いため、チャネル不純物領域14からSiGe層2へ多く拡散するが、SiGe層2からSi層3への拡散は小さい。その結果、ホウ素濃度はSiGe層2で高く、Si層3でSiGe層2よりも低く分布する。これにより、Si層3中の電界が小さくなり、このSi層3が高移動度の電子チャネルとして機能する。この場合、ポケット領域のイオン注入は特にドレイン側で必要であり、SiGe層2とSi層3との当該濃度分布差はドレイン側ではさほど重要ではないことから、本実施形態ではポケット領域23をドレイン側のみに形成することにより、ショートチャネル効果を抑制するとともに、ソース側のSi層3中のホウ素濃度を増加させることもない。また、SiGe層2におけるホウ素の高濃度制御により、エクステンション領域16からの砒素の拡散によるSiGe層2への悪影響(ショートチャネル効果等)も抑制される。特に、ポケット領域形成のためのイオン注入でチャネル不純物プロファイルが決定する、ショートチャネルのn型MOSトランジスタでより高い特性向上が期待できる。
続いて、図6Fに示すように、全面にシリサイド金属、ここではNi膜を形成し、熱処理によりゲート電極5上及びソース/ドレイン領域18a,18bのSi層3上にそれぞれシリサイド(NiSi)膜19を形成(サリサイド化)する。そして、未反応のNi膜を除去した後、層間絶縁膜やコンタクト孔、配線層等の形成を経て、n型MOSトランジスタを完成させる。
以上説明したように、本実施形態によれば、圧縮歪み構造を有するヘテロ接合構造の半導体膜を備えたn型MOSトランジスタにおいて、Vth制御のためのp型不純物のイオン注入及びショートチャネル効果を抑制するためのp型不純物のイオン注入を利用し、閾値電圧を制御したまま、特に電界の強いソース側を考慮してSiGe層2中のp型不純物の濃度をSi層3よりも高くすることができる。これにより、Si層3のみがチャネルとして機能して電子移動度を増加させ、トランジスタ特性を向上させて、信頼性の高いn型MOSトランジスタを容易且つ確実に実現することが可能である。
(第5の実施形態)
本実施形態では、p型MOSトランジスタを対象として、チャネルを構成する半導体膜について、n型不純物がSiGe層で高く、Si層で低い濃度分布を達成する制御方法として、ショートチャネル効果を抑制するためのn型不純物のイオン注入を利用する。n型不純物、例えば砒素(As)の拡散係数はSiGe層では高く、Si層では低い。この拡散係数の相違を利用し、半導体膜へ砒素を熱拡散させる。拡散係数の相違により、SiGe層ではSi層よりも砒素濃度が高くなる。
図7A〜図7Fは、第5の実施形態によるp型MOSトランジスタの製造方法を工程順に示す概略断面図である。本実施形態では、p型MOSトランジスタの構造を製造方法と共に説明する。
先ず、図7Aに示すように、シリコン半導体基板(Si基板)1の素子分離領域に素子分離構造、ここではSi基板1の当該領域に形成した溝にシリコン酸化膜等の絶縁物を充填してなるSTI構造12を形成して活性領域31を画定する。そして、活性領域13の表層に閾値電圧(Vth)制御のためにn型不純物、ここでは砒素を例えばドーズ量1×1013/cm2、加速エネルギー100keVでイオン注入し、チャネル不純物領域32を形成する。
続いて、図7Bに示すように、CVD法により、活性領域31上に選択的に薄いSiGe層42及びSi層43を成長させ、2層構造の半導体膜41を形成する。このとき、後のポケット領域24の活性化アニールで半導体膜41の上述した砒素の不純物分布を確実に達成すべく、SiGe層42をSi層43よりも厚く、例えばSiGe層42を4nm程度、Si層43を3nm程度の膜厚に形成する。
続いて、図7Cに示すように、Si層43上にゲート絶縁膜4となるシリコン酸窒化膜を膜厚1.5nm程度に形成する。その後、ゲート絶縁膜4上に多結晶シリコン膜を堆積し、これをパターニングすることにより、ゲート電極5を形成する。そして、チャネル周辺の不純物プロファイルを調整してショートチャネル効果を抑制するため、ゲート電極5をマスクとして半導体膜11及びSi基板1の表層にn型不純物、ここでは砒素をイオン注入し、一対のポケット領域24を形成する。ここでは、半導体膜41の上述した濃度プロファイルを実現すべく、SiGe層42の下方のSi基板1の部位に砒素の濃度ピークが位置するように加速エネルギー及び傾斜角度を制御してイオン注入する。具体的には、ドーズ量1×1013/cm2、加速エネルギー50keVで傾斜角度を40°としてイオン注入する。
続いて、図7Dに示すように、ゲート電極5をマスクとして半導体膜11及びSi基板1の表層にp型不純物、ここではホウ素Bをドーズ量1×1014/cm2、加速エネルギー1keVで傾斜角度を0°としてイオン注入し、一対のエクステンション領域33を形成する。
続いて、図7Eに示すように、ゲート電極5を覆うように全面に絶縁膜、ここではシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング(エッチバック)してゲート電極5の両側面のみにシリコン酸化膜を残し、サイドウォール絶縁膜17を形成する。そして、ゲート電極5及びサイドウォール絶縁膜17をマスクとして半導体膜41及びSi基板1の表層にp型不純物、ここではホウ素Bをドーズ量1×1015/cm2、加速エネルギー5keVで傾斜角度を0°としてイオン注入し、エクステンション領域33と一部重畳しこれよりも深い一対のソース領域34a,ドレイン領域34bを形成する。
その後、温度1000℃で1秒間の活性化アニール処理を実行し、導入した各不純物を熱拡散させる。このとき、ポケット領域24としてイオン注入した砒素は、SiGe層42ではその拡散係数が高く、Si層43では低いため、ポケット領域24からSiGe層42へ多く拡散するが、ポケット領域24からSi層3への拡散は小さい。その結果、砒素濃度はSiGe層42で高く、Si層43でSiGe層42よりも低く分布する。これにより、Si層43中の電界が小さくなり、SiGe層42及びSi層43の並列チャネルの形成が抑止され、SiGe層42のみが高移動度の正孔チャネルとして機能する。特に、ポケット領域形成のためのイオン注入でチャネル不純物プロファイルが決定する、ショートチャネルのp型MOSトランジスタでより高い特性向上が期待できる。
続いて、図7Fに示すように、全面にシリサイド金属、ここではNi膜を形成し、熱処理によりゲート電極5上及びソース/ドレイン領域34a,34bのSi層43上にそれぞれシリサイド(NiSi)膜19を形成(サリサイド化)する。そして、未反応のNi膜を除去した後、層間絶縁膜やコンタクト孔、配線層等の形成を経て、p型MOSトランジスタを完成させる。
以上説明したように、本実施形態によれば、圧縮歪み構造を有するヘテロ接合構造の半導体膜を備えたn型MOSトランジスタにおいて、ショートチャネル効果を抑制するためのp型不純物のイオン注入を利用し、SiGe層42中のn型不純物の濃度をSi層43よりも高くすることができる。これにより、SiGe層42のみがチャネルとして機能して正孔移動度を増加させ、トランジスタ特性を向上させて、信頼性の高いp型MOSトランジスタを容易且つ確実に実現することが可能である。
(第6の実施形態)
本実施形態では、p型MOSトランジスタを対象として、チャネルを構成する半導体膜について、n型不純物がSiGe層で高く、Si層で低い濃度分布を達成する制御方法として、ショートチャネル効果を抑制するためのn型不純物のイオン注入を利用する。n型不純物、例えば砒素(As)の拡散係数はSiGe層では高く、Si層では低い。この拡散係数の相違を利用し、半導体膜へ砒素を熱拡散させる。拡散係数の相違により、SiGe層ではSi層よりも砒素濃度が高くなる。
図8A〜図8Fは、第6の実施形態によるp型MOSトランジスタの製造方法を工程順に示す概略断面図である。本実施形態では、p型MOSトランジスタの構造を製造方法と共に説明する。
先ず、図8Aに示すように、シリコン半導体基板(Si基板)1の素子分離領域に素子分離構造、ここではSi基板1の当該領域に形成した溝にシリコン酸化膜等の絶縁物を充填してなるSTI構造12を形成して活性領域31を画定する。そして、活性領域13の表層に閾値電圧(Vth)制御のためにn型不純物、ここでは砒素を例えばドーズ量1×1013/cm2、加速エネルギー100keVでイオン注入し、チャネル不純物領域32を形成する。
続いて、図8Bに示すように、CVD法により、活性領域31上に選択的に薄いSiGe層42及びSi層43を成長させ、2層構造の半導体膜41を形成する。このとき、後のポケット領域24a,24bの活性化アニールで半導体膜41の上述した砒素の不純物分布を確実に達成すべく、SiGe層42をSi層43よりも厚く、例えばSiGe層42を4nm程度、Si層43を3nm程度の膜厚に形成する。
続いて、図8Cに示すように、Si層43上にゲート絶縁膜4となるシリコン酸窒化膜を膜厚1.5nm程度に形成する。その後、ゲート絶縁膜4上に多結晶シリコン膜を堆積し、これをパターニングすることにより、ゲート電極5を形成する。そして、チャネル周辺の不純物プロファイルを調整してショートチャネル効果を抑制するため、ゲート電極5をマスクとして半導体膜11及びSi基板1の表層にn型不純物、ここでは砒素をイオン注入し、一対のポケット領域25a,25bを形成する。ここでは、半導体膜41の上述した濃度プロファイルを実現するに際して、特に電界が強くなるソース側のみ、SiGe層42の下方のSi基板1の部位に砒素の濃度ピークが位置するように、左右で非対称のポケット領域25a,25bを形成すべく加速エネルギー及び傾斜角度を制御してイオン注入する。具体的には、ソース側のポケット領域25aについては、ドーズ量1×1013/cm2、加速エネルギー50keVで傾斜角度を40°としてイオン注入し、ドレイン側のポケット領域25bについては、ドーズ量1×1013/cm2、加速エネルギー30keVで傾斜角度を45°としてイオン注入する。
続いて、図8Dに示すように、ゲート電極5をマスクとして半導体膜11及びSi基板1の表層にp型不純物、ここではホウ素Bをドーズ量1×1014/cm2、加速エネルギー1keVで傾斜角度を0°としてイオン注入し、一対のエクステンション領域33を形成する。
続いて、図8Eに示すように、ゲート電極5を覆うように全面に絶縁膜、ここではシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング(エッチバック)してゲート電極5の両側面のみにシリコン酸化膜を残し、サイドウォール絶縁膜17を形成する。そして、ゲート電極5及びサイドウォール絶縁膜17をマスクとして半導体膜41及びSi基板1の表層にp型不純物、ここではホウ素Bをドーズ量1×1015/cm2、加速エネルギー5keVで傾斜角度を0°としてイオン注入し、エクステンション領域33と一部重畳しこれよりも深い一対のソース領域34a,ドレイン領域34bを形成する。
その後、温度1000℃で1秒間の活性化アニール処理を実行し、導入した各不純物を熱拡散させる。このとき、ポケット領域25a,25bとしてイオン注入した砒素は、SiGe層42ではその拡散係数が高く、Si層43では低いため、ポケット領域25a,25bからSiGe層42へ多く拡散するが、ポケット領域25a,25bからSi層3への拡散は小さい。その結果、砒素濃度はSiGe層42で高く、Si層43でSiGe層42よりも低く分布する。本実施形態では、ソース側のポケット領域25aをそのホウ素の濃度ピークがSiGe層2の下方のSi基板1の部位に位置するように形成したため、特にソース側でSiGe層42とSi層43との当該濃度分布差を確実に得ることができる。これにより、Si層43中の電界が小さくなり、SiGe層42及びSi層43の並列チャネルの形成が抑止され、SiGe層42のみが高移動度の正孔チャネルとして機能する。特に、ポケット領域形成のためのイオン注入でチャネル不純物プロファイルが決定する、ショートチャネルのp型MOSトランジスタでより高い特性向上が期待できる。
続いて、図8Fに示すように、全面にシリサイド金属、ここではNi膜を形成し、熱処理によりゲート電極5上及びソース/ドレイン領域34a,34bのSi層43上にそれぞれシリサイド(NiSi)膜19を形成(サリサイド化)する。そして、未反応のNi膜を除去した後、層間絶縁膜やコンタクト孔、配線層等の形成を経て、p型MOSトランジスタを完成させる。
以上説明したように、本実施形態によれば、圧縮歪み構造を有するヘテロ接合構造の半導体膜を備えたn型MOSトランジスタにおいて、ショートチャネル効果を抑制するためのp型不純物のイオン注入を利用し、特に電界の強いソース側を考慮してSiGe層42中のn型不純物の濃度をSi層43よりも高くすることができる。これにより、SiGe層42のみがチャネルとして機能して正孔移動度を増加させ、トランジスタ特性を向上させて、信頼性の高いp型MOSトランジスタを容易且つ確実に実現することが可能である。
(第7の実施形態)
本実施形態では、p型MOSトランジスタを対象として、チャネルを構成する半導体膜について、n型不純物がSiGe層で高く、Si層で低い濃度分布を達成する制御方法として、ショートチャネル効果を抑制するためのn型不純物のイオン注入を利用する。n型不純物、例えば砒素(As)の拡散係数はSiGe層では高く、Si層では低い。この拡散係数の相違を利用し、半導体膜へ砒素を熱拡散させる。拡散係数の相違により、SiGe層ではSi層よりも砒素濃度が高くなる。
図9A〜図9Fは、第7の実施形態によるp型MOSトランジスタの製造方法を工程順に示す概略断面図である。本実施形態では、p型MOSトランジスタの構造を製造方法と共に説明する。
先ず、図9Aに示すように、シリコン半導体基板(Si基板)1の素子分離領域に素子分離構造、ここではSi基板1の当該領域に形成した溝にシリコン酸化膜等の絶縁物を充填してなるSTI構造12を形成して活性領域31を画定する。そして、活性領域13の表層に閾値電圧(Vth)制御のためにn型不純物、ここでは砒素を例えばドーズ量1×1013/cm2、加速エネルギー100keVでイオン注入し、チャネル不純物領域32を形成する。
続いて、図9Bに示すように、CVD法により、活性領域31上に選択的に薄いSiGe層42及びSi層43を成長させ、2層構造の半導体膜41を形成する。このとき、後のポケット領域26の活性化アニールで半導体膜41の上述した砒素の不純物分布を確実に達成すべく、SiGe層42をSi層43よりも厚く、例えばSiGe層42を4nm程度、Si層43を3nm程度の膜厚に形成する。
続いて、図9Cに示すように、Si層43上にゲート絶縁膜4となるシリコン酸窒化膜を膜厚1.5nm程度に形成する。その後、ゲート絶縁膜4上に多結晶シリコン膜を堆積し、これをパターニングすることにより、ゲート電極5を形成する。そして、チャネル周辺の不純物プロファイルを調整してショートチャネル効果を抑制するため、ゲート電極5をマスクとして半導体膜11及びSi基板1の表層のうちドレイン側のみにn型不純物、ここでは砒素をイオン注入し、ポケット領域26を形成する。ここでは、半導体膜41の上述した濃度プロファイルを実現するに際して、ドレイン側のみにポケット領域26を形成すべく加速エネルギー及び傾斜角度を制御してイオン注入する。具体的には、ドレイン側のみにドーズ量1×1013/cm2、加速エネルギー30keVで傾斜角度を45°としてイオン注入する。
続いて、図9Dに示すように、ゲート電極5をマスクとして半導体膜11及びSi基板1の表層にp型不純物、ここではホウ素Bをドーズ量1×1014/cm2、加速エネルギー1keVで傾斜角度を0°としてイオン注入し、一対のエクステンション領域33を形成する。
続いて、図9Eに示すように、ゲート電極5を覆うように全面に絶縁膜、ここではシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング(エッチバック)してゲート電極5の両側面のみにシリコン酸化膜を残し、サイドウォール絶縁膜17を形成する。そして、ゲート電極5及びサイドウォール絶縁膜17をマスクとして半導体膜41及びSi基板1の表層にp型不純物、ここではホウ素Bをドーズ量1×1015/cm2、加速エネルギー5keVで傾斜角度を0°としてイオン注入し、エクステンション領域33と一部重畳しこれよりも深い一対のソース領域34a,ドレイン領域34bを形成する。
その後、温度1000℃で1秒間の活性化アニール処理を実行し、導入した各不純物を熱拡散させる。このとき、ポケット領域26としてイオン注入した砒素は、SiGe層42ではその拡散係数が高く、Si層43では低いため、ポケット領域26からSiGe層42へ多く拡散するが、ポケット領域26からSi層3への拡散は小さい。その結果、砒素濃度はSiGe層42で高く、Si層43でSiGe層42よりも低く分布する。これにより、Si層43中の電界が小さくなり、SiGe層42及びSi層43の並列チャネルの形成が抑止され、SiGe層42のみが高移動度の正孔チャネルとして機能する。この場合、ポケット領域のイオン注入は特にドレイン側で必要であり、SiGe層42とSi層43との当該濃度分布差はドレイン側ではさほど重要ではないことから、本実施形態ではポケット領域26をドレイン側のみに形成することにより、ショートチャネル効果を抑制するとともに、ソース側のSi層43中の砒素濃度を増加させることもない。特に、ポケット領域形成のためのイオン注入でチャネル不純物プロファイルが決定する、ショートチャネルのp型MOSトランジスタでより高い特性向上が期待できる。
続いて、図9Fに示すように、全面にシリサイド金属、ここではNi膜を形成し、熱処理によりゲート電極5上及びソース/ドレイン領域34a,34bのSi層43上にそれぞれシリサイド(NiSi)膜19を形成(サリサイド化)する。そして、未反応のNi膜を除去した後、層間絶縁膜やコンタクト孔、配線層等の形成を経て、p型MOSトランジスタを完成させる。
以上説明したように、本実施形態によれば、圧縮歪み構造を有するヘテロ接合構造の半導体膜を備えたn型MOSトランジスタにおいて、ショートチャネル効果を抑制するためのp型不純物のイオン注入を利用し、特に電界の強いソース側を考慮してSiGe層42中のn型不純物の濃度をSi層43よりも高くすることができる。これにより、SiGe層42のみがチャネルとして機能して正孔移動度を増加させ、トランジスタ特性を向上させて、信頼性の高いp型MOSトランジスタを容易且つ確実に実現することが可能である。
(第8の実施形態)
本実施形態では、p型MOSトランジスタを対象として、チャネルを構成する半導体膜について、n型不純物がSiGe層で高く、Si層で低い濃度分布を達成する制御方法として、ショートチャネル効果を抑制するためのn型不純物のイオン注入を利用する。n型不純物、例えば砒素(As)の拡散係数はSiGe層では高く、Si層では低い。この拡散係数の相違を利用し、半導体膜へ砒素を熱拡散させる。拡散係数の相違により、SiGe層ではSi層よりも砒素濃度が高くなる。
図10A〜図10Fは、第8の実施形態によるp型MOSトランジスタの製造方法を工程順に示す概略断面図である。本実施形態では、p型MOSトランジスタの構造を製造方法と共に説明する。
先ず、図10Aに示すように、シリコン半導体基板(Si基板)1の素子分離領域に素子分離構造、ここではSi基板1の当該領域に形成した溝にシリコン酸化膜等の絶縁物を充填してなるSTI構造12を形成して活性領域31を画定する。そして本実施形態では、閾値電圧(Vth)制御のためにn型不純物の導入は実行しない。
続いて、図10Bに示すように、CVD法により、活性領域31上に選択的に薄いSiGe層42及びSi層43を成長させ、2層構造の半導体膜41を形成する。このとき、後のポケット領域27の活性化アニールで半導体膜41の上述した砒素の不純物分布を確実に達成すべく、SiGe層42をSi層43よりも厚く、例えばSiGe層42を4nm程度、Si層43を3nm程度の膜厚に形成する。
続いて、図10Cに示すように、Si層43上にゲート絶縁膜4となるシリコン酸窒化膜を膜厚1.5nm程度に形成する。その後、ゲート絶縁膜4上に多結晶シリコン膜を堆積し、これをパターニングすることにより、ゲート電極5を形成する。そして、チャネル周辺の不純物プロファイルを調整してショートチャネル効果を抑制するため、ゲート電極5をマスクとして半導体膜11及びSi基板1の表層にn型不純物、ここでは砒素をイオン注入し、一対のポケット領域27を形成する。ここでは、半導体膜41の上述した濃度プロファイルを実現すべく、SiGe層42の部位にホウ素の濃度ピークが位置するように加速エネルギー及び傾斜角度を制御してイオン注入する。具体的には、ドーズ量1×1013/cm2、加速エネルギー30keVで傾斜角度を45°としてイオン注入する。
続いて、図10Dに示すように、ゲート電極5をマスクとして半導体膜11及びSi基板1の表層にp型不純物、ここではホウ素Bをドーズ量1×1014/cm2、加速エネルギー1keVで傾斜角度を0°としてイオン注入し、一対のエクステンション領域33を形成する。
続いて、図10Eに示すように、ゲート電極5を覆うように全面に絶縁膜、ここではシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング(エッチバック)してゲート電極5の両側面の私にシリコン酸化膜を残し、サイドウォール絶縁膜17を形成する。そして、ゲート電極5及びサイドウォール絶縁膜17をマスクとして半導体膜41及びSi基板1の表層にp型不純物、ここではホウ素Bをドーズ量1×1015/cm2、加速エネルギー5keVで傾斜角度を0°としてイオン注入し、エクステンション領域33と一部重畳しこれよりも深い一対のソース領域34a,ドレイン領域34bを形成する。
その後、温度1000℃で1秒間の活性化アニール処理を実行し、導入した各不純物を熱拡散させる。このとき、ポケット領域27としてイオン注入した砒素は、SiGe層42ではその拡散係数が高く、Si層43では低いため、ポケット領域27からの横方向拡散がSiGe層42では助長されて多く拡散するが、ポケット領域27からSi層3への拡散は小さい。その結果、砒素濃度はSiGe層42で高く、Si層43でSiGe層42よりも低く分布する。これにより、Si層43中の電界が小さくなり、SiGe層42及びSi層43の並列チャネルの形成が抑止され、SiGe層42のみが高移動度の正孔チャネルとして機能する。特に、ポケット領域形成のためのイオン注入でチャネル不純物プロファイルが決定する、ショートチャネルのp型MOSトランジスタでより高い特性向上が期待できる。
続いて、図10Fに示すように、全面にシリサイド金属、ここではNi膜を形成し、熱処理によりゲート電極5上及びソース/ドレイン領域34a,34bのSi層43上にそれぞれシリサイド(NiSi)膜19を形成(サリサイド化)する。そして、未反応のNi膜を除去した後、層間絶縁膜やコンタクト孔、配線層等の形成を経て、p型MOSトランジスタを完成させる。
以上説明したように、本実施形態によれば、圧縮歪み構造を有するヘテロ接合構造の半導体膜を備えたn型MOSトランジスタにおいて、ショートチャネル効果を抑制するためのp型不純物のイオン注入を利用し、SiGe層42中のn型不純物の濃度をSi層43よりも高くすることができる。これにより、SiGe層42のみがチャネルとして機能して正孔移動度を増加させ、トランジスタ特性を向上させて、信頼性の高いp型MOSトランジスタを容易且つ確実に実現することが可能である。
(第9の実施形態)
本実施形態では、p型MOSトランジスタを対象として、チャネルを構成する半導体膜について、n型不純物がSiGe層で高く、Si層で低い濃度分布を達成する制御方法として、ソース/ドレイン領域形成のためのp型不純物のイオン注入を利用する。このp型不純物によりSi層中のn型不純物、例えば砒素(As)の分布を打ち消すことにより、SiGe層ではSi層よりも相対的に砒素濃度が高くなる。
図11A〜図11Fは、第9の実施形態によるp型MOSトランジスタの製造方法を工程順に示す概略断面図である。本実施形態では、p型MOSトランジスタの構造を製造方法と共に説明する。
先ず、図11Aに示すように、シリコン半導体基板(Si基板)1の素子分離領域に素子分離構造、ここではSi基板1の当該領域に形成した溝にシリコン酸化膜等の絶縁物を充填してなるSTI構造12を形成して活性領域31を画定する。そして、活性領域13の表層に閾値電圧(Vth)制御のためにn型不純物、ここでは砒素を例えばドーズ量1×1013/cm2、加速エネルギー100keVでイオン注入し、チャネル不純物領域32を形成する。
続いて、図11Bに示すように、CVD法により、活性領域31上に選択的に薄いSiGe層42及びSi層43を成長させ、2層構造の半導体膜41を形成する。このとき、上述した砒素の不純物分布を確実に達成すべく、SiGe層42をSi層43よりも厚く、例えばSiGe層42を4nm程度、Si層43を3nm程度の膜厚に形成する。
続いて、図11Cに示すように、Si層43上にゲート絶縁膜4となるシリコン酸窒化膜を膜厚1.5nm程度に形成する。その後、ゲート絶縁膜4上に多結晶シリコン膜を堆積し、これをパターニングすることにより、ゲート電極5を形成する。そして、チャネル周辺の不純物プロファイルを調整してショートチャネル効果を抑制するため、ゲート電極5をマスクとして半導体膜11及びSi基板1の表層にn型不純物、ここでは砒素をドーズ量1×1013/cm2、加速エネルギー30keVで傾斜角度を45°としてイオン注入し、一対のポケット領域28を形成する。
続いて、図11Dに示すように、ゲート電極5をマスクとして半導体膜11及びSi基板1の表層にp型不純物、ここではホウ素Bをドーズ量1×1014/cm2、加速エネルギー1keVで傾斜角度を0°としてイオン注入し、一対のエクステンション領域33を形成する。
続いて、図11Eに示すように、ゲート電極5を覆うように全面に絶縁膜、ここではシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング(エッチバック)してゲート電極5の両側面のみにシリコン酸化膜を残し、サイドウォール絶縁膜17を形成する。
そして、ゲート電極5及びサイドウォール絶縁膜17をマスクとして半導体膜41及びSi基板1の表層にp型不純物、ここではホウ素Bをイオン注入し、エクステンション領域33と一部重畳しこれよりも深い一対のソース領域35a,ドレイン領域35bを形成する。この場合、注入したホウ素がゲート電極5及びゲート絶縁膜4をすり抜け、その下のSi層43に到達するように、加速エネルギーを制御する。具体的には、ドーズ量1×1015/cm2、加速エネルギー8keVで傾斜角度を0°としてイオン注入する。
その後、温度1000℃で1秒間の活性化アニール処理を実行し、導入した各不純物を熱拡散させる。このとき、ソース/ドレイン領域35a,35bとしてイオン注入したp型不純物であるホウ素がSi層43中で拡散し、Si層43中に存するn型不純物である砒素の分布がホウ素により打ち消され、実質的にn型不純物濃度が低下する。その結果、相対的には、砒素濃度はSiGe層42で高く、Si層43でSiGe層42よりも低く分布する。これにより、Si層43中の電界が小さくなり、SiGe層42及びSi層43の並列チャネルの形成が抑止され、SiGe層42のみが高移動度の正孔チャネルとして機能する。
続いて、図11Fに示すように、全面にシリサイド金属、ここではNi膜を形成し、熱処理によりゲート電極5上及びソース/ドレイン領域35a,35bのSi層43上にそれぞれシリサイド(NiSi)膜19を形成(サリサイド化)する。そして、未反応のNi膜を除去した後、層間絶縁膜やコンタクト孔、配線層等の形成を経て、p型MOSトランジスタを完成させる。
以上説明したように、本実施形態によれば、圧縮歪み構造を有するヘテロ接合構造の半導体膜を備えたn型MOSトランジスタにおいて、ソース/ドレイン領域35a,35b形成のためのp型不純物のイオン注入を利用し、SiGe層42中のn型不純物の濃度をSi層43よりも相対的に高くすることができる。これにより、SiGe層42のみがチャネルとして機能して正孔移動度を増加させ、トランジスタ特性を向上させて、信頼性の高いp型MOSトランジスタを容易且つ確実に実現することが可能である。
なお、上述した各実施形態を通じて、トランジスタの所望のVthを得るために、イオン注入条件及びアニール条件は適宜選択できるものである。
Claims (22)
- 半導体基板と、
前記半導体基板上に形成された半導体層と、
前記半導体膜上に絶縁膜を介して形成されたゲートと、
前記ゲートの両側における前記半導体層に第1の不純物が導入されてなる一対の第1の不純物拡散領域と
を含み、
前記半導体膜は、第2の不純物の拡散係数の異なる2種類の半導体層が積層してなるヘテロ接合構造を有しており、一方の前記半導体層における前記第2の不純物の濃度が他方の前記半導体層よりも高く分布していることを特徴とする半導体装置。 - 前記第2の不純物は前記第1の不純物と反対導電型であることを特徴とする請求の範囲1に記載の半導体装置。
- 2種類の前記半導体層のうち、下層の前記半導体層における前記第2の不純物の濃度が上層の前記半導体層よりも高く分布していることを特徴とする請求の範囲2に記載の半導体装置。
- 下層の前記半導体層は上層の前記半導体層よりも厚いことを特徴とする請求の範囲3に記載の半導体装置。
- 前記ゲートの両側に前記第2の不純物が導入されてなる一対の第2の不純物拡散領域を更に含み、
前記第2の不純物拡散領域からの前記第2の不純物の拡散により、前記第2の不純物の濃度差が形成されていることを特徴とする請求の範囲2に記載の半導体装置。 - 前記各第2の不純物拡散領域は、深さが異なるように非対称に形成されており、
一方の前記半導体層と前記他方の前記半導体層との前記第2の不純物の濃度差が、一方の前記第1の不純物拡散領域側の部位と他方の前記第1の不純物拡散領域側の部位とで異なることを特徴とする請求の範囲5に記載の半導体装置。 - 前記ゲートの片側にのみ前記第2の不純物が導入されてなる第2の不純物拡散領域を更に含み、
一方の前記半導体層と前記他方の前記半導体層との前記第2の不純物の濃度差が、一方の前記第1の不純物拡散領域側の部位と他方の前記第1の不純物拡散領域側の部位とで異なることを特徴とする請求の範囲2に記載の半導体装置。 - 前記半導体膜下の前記基板の表層に前記第2の不純物が導入されてなる第3の不純物拡散領域を更に含むことを特徴とする請求の範囲2に記載の半導体装置。
- 前記第1の不純物がn型不純物とされてなるn型MISトランジスタであって、
前記半導体膜は、下層の前記半導体層がSiからなり、上層の前記半導体層がSiよりも第2の不純物の拡散係数の小さい材料からなることを特徴とする請求の範囲3に記載の半導体装置。 - 前記第1の不純物がp型不純物とされてなるp型MISトランジスタであって、
前記半導体膜は、下層の前記半導体層がSiからなり、上層の前記半導体層がSiよりも第2の不純物の拡散係数の大きい材料からなることを特徴とする請求の範囲3に記載の半導体装置。 - 基板上に半導体層を形成する工程と、
前記半導体膜上に絶縁膜を介してゲートをパターン形成する工程と、
前記ゲートの両側における前記半導体層に第1の不純物を導入して一対の第1の不純物拡散領域を形成する工程と
を含み、
前記半導体膜を、第2の不純物の拡散係数の異なる2種類の半導体層が積層してなるヘテロ接合構造に形成し、一方の前記半導体層における前記第2の不純物の濃度を他方の前記半導体層よりも高く分布するように制御することを特徴とする半導体装置の製造方法。 - 前記第2の不純物は前記第1の不純物と反対導電型であることを特徴とする請求の範囲11に記載の半導体装置の製造方法。
- 2種類の前記半導体層のうち、下層の前記半導体層における前記第2の不純物の濃度が上層の前記半導体層よりも高く分布するように制御することを特徴とする請求の範囲12に記載の半導体装置の製造方法。
- 下層の前記半導体層が上層の前記半導体層よりも厚くなるように制御して形成することを特徴とする請求の範囲13に記載の半導体装置の製造方法。
- 前記ゲートをマスクとして前記第2の不純物を導入して一対の第2の不純物拡散領域を形成する工程を更に含み、
前記第2の不純物拡散領域から前記第2の不純物を拡散させて前記分布を得ることを特徴とする請求の範囲12に記載の半導体装置の製造方法。 - 前記各第2の不純物拡散領域を深さが異なるように非対称に形成し、
一方の前記半導体層と前記他方の前記半導体層との前記第2の不純物の濃度差を、一方の前記第1の不純物拡散領域側の部位と他方の前記第1の不純物拡散領域側の部位とで異なるように制御することを特徴とする請求の範囲15に記載の半導体装置の製造方法。 - 一方の前記第1の不純物拡散領域側にのみ前記第2の不純物を導入して前記第2の不純物拡散領域を形成し、
前記第2の不純物拡散領域から前記第2の不純物を拡散させ、一方の前記半導体層と前記他方の前記半導体層との前記第2の不純物の濃度差を、一方の前記第1の不純物拡散領域側の部位が他方の前記第1の不純物拡散領域側の部位よりも大きくなるように制御することを特徴とする請求の範囲15に記載の半導体装置の製造方法。 - 前記半導体膜に前記第2の不純物を導入して前記第2の不純物拡散領域を形成し、
前記第2の不純物拡散領域から前記第2の不純物を横方向拡散させて前記分布を得ることを特徴とする請求の範囲15に記載の半導体装置の製造方法。 - 前記半導体膜を形成する前に、前記基板の表層に前記第2の不純物を導入して第3の不純物拡散領域を形成する工程を更に含み、
前記第3の不純物拡散領域から前記第2の不純物を拡散させ、下層の前記半導体層における前記第2の不純物の濃度を上層の前記半導体層よりも高く分布するように制御することを特徴とする請求の範囲12に記載の半導体装置の製造方法。 - 前記第1の不純物拡散領域と一部重畳するように、前記半導体層に前記第1の不純物と同一導電型の第3の不純物を導入し、一対の第4の不純物拡散領域を形成する工程を更に含み、
前記第4の不純物拡散領域を形成する際に、前記ゲートをすり抜けて上層の前記半導体層の前記ゲートの下方に位置する前記半導体基板の部位に前記第3の不純物が到達するように調節し、上層の前記半導体層の前記第2の不純物の分布を制御することを特徴とする請求の範囲12に記載の半導体装置の製造方法。 - 前記第1の不純物がn型不純物とされてなるn型MISトランジスタであって、
前記半導体膜は、下層の前記半導体層がSiからなり、上層の前記半導体層がSiよりも第2の不純物の拡散係数の小さい材料からなることを特徴とする請求の範囲13に記載の半導体装置の製造方法。 - 前記第1の不純物がp型不純物とされてなるp型MISトランジスタであって、
前記半導体膜は、下層の前記半導体層がSiからなり、上層の前記半導体層がSiよりも第2の不純物の拡散係数の大きい材料からなることを特徴とする請求の範囲13に記載の半導体装置の製造方法。
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