KR20050010232A - 이중 소스/드레인접합을 갖는 엔모스트랜지스터 및 그제조 방법 - Google Patents
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Abstract
본 발명은 소스/드레인접합의 시트저항 및 콘택저항의 증가를 방지하면서 숏채널 특성 열화를 억제하는데 적합한 엔모스 트랜지스터 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 엔모스 트랜지스터는 고농도의 소스/드레인접합을 비소 이온을 이온주입하여 형성한 얕은 제1소스/드레인접합과 인 이온을 이온주입하여 형성한 깊은 제2소스/드레인접합의 이중 구조로 형성하므로써, 채널에 가까운 지역에 형성된 얕은 소스/드레인접합을 통해 숏채널마진을 향상시키고, 채널에서 먼 지역에 형성된 깊은 소스/드레인접합을 통해 숏채널마진의 저하없이 시트저항과 콘택저항을 감소시켜 트랜지스터의 전류구동력을 향상시킬 수 있는 효과가 있다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 엔모스 트랜지스터(NMOSFET)의 제조 방법에 관한 것이다.
소자의 디멘젼(dimension)이 점점 감소함에 따라 트랜지스터의 숏채널(Short channel) 특성, 즉 펀치쓰루(Punchthrough) 열화가 발생하고, 또한 소스/드레인 접합(Source/Drain junction)도 점점 얕아져 소스/드레인접합의 시트(sheet) 저항 및 콘택저항이 증가한다. 이처럼 시트저항 및 콘택저항이 증가하면 트랜지스터의 전류 구동력(current drivability)이 감소하여 속도가 저하되는 문제가 발생한다.
이와 같은 문제는 PMOSFET에서 큰 제약요소로 작용하며, 소자가 미세화되면서 디자인룰이 작아짐에 따라 NMOSFET에서도 문제가 되고 있다.
따라서, NMOSFET의 숏채널특성을 개선하기 위해 소스/드레인접합을 형성하기 위한 이온주입시 확산성이 낮은 비소(As) 이온을 이온주입한다.
도 1은 종래 기술에 따른 NMOSFET의 구조를 도시한 도면이다.
도 1을 참조하여 NMOSFET의 제조 방법을 간략히 설명하면, 반도체 기판(11) 상에 게이트산화막(12)과 게이트전극(13)을 패터닝을 통해 형성한 후, 게이트전극(13) 및 게이트산화막(12)의 양측벽에 스페이서(14)를 형성한다. 그리고 나서, 비소(As) 이온을 스페이서(14) 외측의 반도체 기판(11)에 이온주입하여 n+소스/드레인접합(15)을 형성한다.
도 1의 NMOSFET는 중량이 큰 비소 이온을 이용하므로써 확산성이 작아 숏채널특성을 개선시킬 수는 있으나, 숏채널특성을 고려하여 소스/드레인접합이 얕게 형성되므로 소스/드레인접합의 시트저항 및 콘택저항이 증가하는 문제가 있다.
이와 같은 소스/드레인접합의 시트저항 및 콘택저항 증가를 해결하기 위해 중량이 작아 확산성이 높은 인(Phosphorous, P) 이온을 이온주입하는 기술이 제안되었다.
그러나, 인(P) 이온을 주입할 경우, 비소(As) 이온에 비해 중량이 1/2 이하 수준으로 작아 비소 이온과 동일 Rp(projection of range)로 이온주입해야 하는데, 고농도 저에너지 이온주입장치의 쓰루풋(throughput)이 매우 낮아 경제성이 없고, 이를 위해 이온주입에너지를 증가시킬 경우 확산이 잘되는 인(P) 이온의 성질로 인해 오히려 숏채널특성이 열화되는 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 소스/드레인접합의 시트저항 및 콘택저항의 증가를 방지하면서 숏채널 특성 열화를 억제하는데 적합한 엔모스 트랜지스터 및 그 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 NMOSFET의 구조를 도시한 도면,
도 2는 본 발명의 실시예에 따른 NMOSFET의 구조 단면도,
도 3a 내지 도 3c는 도 2에 도시된 NMOSFET의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : p형 웰
23 : 게이트산화막 24 : 게이트전극
25 : LDD 접합 26 : 제1게이트스페이서
27 : 제1n+소스/드레인접합 28 : 제2게이트스페이서
29 : 제2n+소스/드레인접합
상기 목적을 달성하기 위한 본 발명의 엔모스 트랜지스터는 반도체기판, 상기 반도체기판의 선택된 표면 상에 적층된 게이트산화막과 게이트전극, 상기 게이트산화막과 게이트전극의 양측벽에 형성된 제1게이트스페이서, 상기 제1게이트스페이서 아래의 상기 반도체 기판 내에 형성된 LDD 접합, 상기 제1게이트스페이서의 외측에 형성된 제2게이트스페이서, 상기 제2게이트스페이서 아래의 상기 반도체 기판 내에 형성되며 상기 LDD 접합과 전기적으로 연결되는 제1소스/드레인접합, 및 상기 제1소스/드레인접합과 측면에서 전기적으로 연결되면서 상기 제1소스/드레인접합보다 깊이가 깊은 상기 반도체 기판 내의 제2소스/드레인접합을 포함하는 것을 특징으로 하고, 상기 제1소스/드레인접합은 비소이온의 이온주입층이고, 상기 제2소스/드레인접합은 인 이온의 이온주입층이며, 상기 LDD 접합은 비소 이온 또는 인 이온의 이온주입층인 것을 특징으로 한다.
그리고, 본 발명의 엔모스 트랜지스터의 제조 방법은 반도체기판의 선택된 표면 상에 게이트산화막과 게이트전극의 적층막을 형성하는 단계, 상기 게이트산화막과 게이트전극의 적층막 양측벽에 제1게이트스페이서를 형성하는 단계, 상기 제1게이트스페이서 외측의 상기 반도체 기판 내에 제1소스/드레인접합을 형성하는 단계, 상기 제1게이트스페이서의 외측에 접하는 제2게이트스페이서를 형성하는 단계, 및 상기 제2게이트스페이서 외측의 상기 반도체 기판 내에 상기 제1소스/드레인접합보다 깊게 제2소스/드레인접합을 형성하는 단계를 포함하는 것을 특징으로 하며,상기 제1소스/드레인접합은 비소 이온을 이온주입하여 형성하는 것을 특징으로 하고, 상기 제2소스/드레인접합은 인 이온을 이온주입하여 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 NMOSFET의 구조 단면도이다.
도 2에 도시된 바와 같이, 반도체기판(21) 내에 p형 웰(22)이 형성되고, p형 웰(22) 상부의 반도체기판(21)의 선택된 표면 상에 게이트산화막(23)과 게이트전극(24)이 적층된다.
그리고, 게이트산화막(23)과 게이트전극(24)의 양측벽에 제1게이트스페이서(26)가 형성되고, 제1게이트스페이서(26) 아래의 p형 웰(22) 내에 LDD 접합(25)이 형성된다.
그리고, 제1게이트스페이서(25)의 외측에 제2게이트스페이서(28)가 접하고, 제2게이트스페이서(28) 아래의 p형 웰(22) 내에 LDD 접합(25)과 전기적으로 연결되는 얕은 제1n+소스/드레인접합(27)이 형성된다.
그리고, 제1n+소스/드레인접합(27)과 전기적으로 연결되는 깊은 제2n+소스/드레인접합(29)이 p형 웰(22) 내에 형성된다.
도 2에서, LDD 접합(25)은 비소 이온 또는 인 이온을 저농도로 이온주입하여 형성한 접합이고, 제1n+소스/드레인접합(27)은 비소(As) 이온을 고농도로 이온주입하여 형성한 접합이며, 제2n+소스/드레인접합(29)은 인(P) 이온을 고농도로 이온주입하여 형성한 접합이다. 여기서, 제1n+소스/드레인접합(27)은 제2n+소스/드레인접합(29)에 비해 얕게 형성되어 있으며, 얕은 제1n+소스/드레인접합(27)은 게이트전극 아래의 채널에서 가까운 지역에 형성되고, 깊은 제2n+소스/드레인접합(29)은 채널에서 먼 지역에 형성된다.
따라서, 얕은 제1n+소스/드레인접합(27)과 깊은 제2n+소스/드레인접합(29)은 NMOSFET의 고농도 n+소스/드레인접합을 형성하는 이중 구조의 접합이다.
도 3a 내지 도 3c는 도 2에 도시된 엔모스 트랜지스터(NMOSFET)의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(21)에 붕소(Boron) 이온 또는 붕소 이온을 포함하는 붕소화합물 이온(BF2)을 이온주입하여 p형 웰(22)을 형성한 후, 반도체 기판(21) 상에 게이트산화막(23)과 게이트전극(24)을 형성한다.
이때, 게이트산화막(23)으로는 열산화막, 질화산화막(oxynitride), 고유전막 또는 산화막/고유전막의 적층막중에서 하나를 선택하여 사용한다. 그리고, 게이트전극(24)은 폴리실리콘막, 폴리실리콘막과 실리사이드의 적층막, 폴리실리콘막과 금속막의 적층막, 실리콘게르마늄막, 실리콘게르마늄막과 금속막의 적층막 또는 금속막중에서 하나를 선택하여 사용하며, 실리콘질화막과 같은 하드마스크(hard mask)를 최상부에 포함할 수 있다.
다음으로, 게이트전극(24)을 이온주입마스크로 이용한 저농도 n형 도펀트를 이온주입하여 LDD(Lightly Doped Drain) 접합(25)을 형성한다. 이때, 저농도 n형도펀트는 비소 이온 또는 인 이온을 주입하여 형성한다.
도 3b에 도시된 바와 같이, 반도체 기판(21) 상부에 절연층을 증착한 후, 에치백(Etchback)을 진행하여 게이트전극(24)의 양측벽에 제1게이트스페이서(26)를 형성한다. 이때, 제1게이트스페이서(26)를 형성하는 절연층은 실리콘질화막, 실리콘산화막 또는 실리콘질화막과 실리콘산화막의 조합을 이용한다.
그 다음, 제1게이트스페이서(26) 외측의 반도체 기판(21)에 비소 이온(As)을 이온주입하여 LDD 접합(25)보다 깊지만 얕은(shallow) 형태의 제1n+소스/드레인접합(27)을 형성한다. 그리고 나서, 어닐링하여 제1n+소스/드레인접합(27) 내에 주입된 비소 이온을 전기적으로 활성화시킨다. 여기서, 비소 이온 주입시, 도즈(dose)는 1E15ions/cm2∼4E15ions/cm2이고 이온주입에너지는 10keV∼30keV 범위이다.
도 3c에 도시된 바와 같이, 반도체 기판(21) 상부에 절연층을 증착한 후, 에치백을 진행하여 제1게이트스페이서(26)의 외측에 제2게이트스페이서(28)를 형성한다. 이때, 제2게이트스페이서(28)를 형성하는 절연층은 실리콘질화막, 실리콘산화막 또는 실리콘질화막과 실리콘산화막의 조합을 이용한다.
그 다음, 제2게이트스페이서(28) 외측의 반도체 기판(21)에 인 이온(P)을 이온주입하여 제1n+소스/드레인접합(27)보다 깊은(deep) 제2n+소스/드레인접합(29)을 형성한다. 그 다음에, 어닐링하여 제2n+소스/드레인영역(29) 내에 주입된 인 이온을전기적으로 활성화시킨다. 이때, 이온주입에너지를 증가시키는 경우 확산이 잘되는 인(P) 이온의 성질로 인해 숏채널특성이 열화될 수 있으나, 미리 비소이온을 이온주입하여 채널에 가까운 지역에 제1n+소스/드레인접합(27)을 형성해두었으므로 인의 확산이 억제되어 숏채널특성 열화가 없다.
한편, 인 이온의 이온 주입시, 도즈(dose)는 1E15ions/cm2∼4E15ions/cm2이고 이온주입에너지는 10keV∼30keV 범위이다.
전술한 바에 따르면, 제1n+소스/드레인접합(27)은 LDD 접합(25)보다 깊으면서 제2n+소스/드레인접합(29)보다는 얕게 형성된다. 따라서, NMOSFET의 고농도 n+소스/드레인접합이 제1게이트스페이서(26)와 제2게이트스페이서(28)의 이중 게이트스페이서(Double gate spacer) 구조에 의해 얕은 제1n+소스/드레인접합(27)과 깊은 제2n+소스/드레인접합 (29)의 이중 구조로 형성된다.
결국, 게이트전극(24) 아래의 채널에 가까운 영역에서는 얕은 제1n+소스/드레인접합(27)이 형성됨에 따라 숏채널 마진을 개선하고, 채널에서 먼 영역에서는 깊은 제2n+소스/드레인접합(27)이 형성됨에 따라 n+소스/드레인접합의 시트저항 및 콘택저항을 감소시켜준다.
다음의 표1은 종래 기술과 본 발명의 NMOSFET의 장단점을 비교한 표이다. 표1에서 깊은 S/D(소스/드레인)접합은 확산성이 높은 인(P) 이온을 이온주입한 경우이고, 얕은 S/D 접합은 확산성이 낮은 비소(As) 이온을 이온주입한 경우이다.
| 깊은 S/D접합 | 얕은 S/D 접합 | 이중 S/D 접합 | |
| 숏채널마진 | 나쁨 | 양호 | 양호 |
| 전류특성 | 양호 | 나쁨 | 양호 |
| 시트저항/콘택저항 | 양호 | 나쁨 | 양호 |
| 트랜지스터 튜닝 용이성 | 불리 | 불리 | 유리 |
표1에서 알 수 있듯이, 본 발명과 같이, 소스/드레인접합을 이중 구조로 형성하면, 유효채널길이(effective channel length)를 줄여 숏채널마진을 향상시키고, 제2게이트스페이서 형성후 깊은 접합을 형성하므로 숏채널마진의 저하없이 시트저항과 콘택저항을 감소시켜 전류를 향상시킨다.
또한, 이중 게이트스페이서 구조를 이용하므로 트랜지스터 튜닝시 다양한 특성 실현이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 채널에 가까운 지역에 얕은 소스/드레인접합을 형성하여 숏채널마진을 향상시키고, 채널에서 먼 지역에 깊은 소스/드레인접합을 형성하여 숏채널마진의 저하없이 시트저항과 콘택저항을 감소시켜 트랜지스터의 전류구동력을 향상시킬 수 있는 효과가 있다.
Claims (9)
- 반도체기판;상기 반도체기판의 선택된 표면 상에 적층된 게이트산화막과 게이트전극;상기 게이트산화막과 게이트전극의 양측벽에 형성된 제1게이트스페이서;상기 제1게이트스페이서 아래의 상기 반도체 기판 내에 형성된 LDD 접합;상기 제1게이트스페이서의 외측에 형성된 제2게이트스페이서;상기 제2게이트스페이서 아래의 상기 반도체 기판 내에 형성되며 상기 LDD 접합과 전기적으로 연결되는 제1소스/드레인접합; 및상기 제1소스/드레인접합과 측면에서 전기적으로 연결되면서 상기 제1소스/드레인접합보다 깊이가 깊은 상기 반도체 기판 내의 제2소스/드레인접합을 포함하는 엔모스 트랜지스터.
- 제1항에 있어서,상기 제1소스/드레인접합은 상기 LDD 접합보다 깊이가 깊은 것을 특징으로 하는 엔모스 트랜지스터.
- 제1항에 있어서,상기 제1소스/드레인접합은 비소이온의 이온주입층이고, 상기 제2소스/드레인접합은 인 이온의 이온주입층이며, 상기 LDD 접합은 비소 이온 또는 인 이온의 이온주입층인 것을 특징으로 하는 엔모스 트랜지스터.
- 제1항에 있어서,상기 제1게이트스페이서와 상기 제2게이트스페이서는,각각 실리콘질화막, 실리콘산화막 또는 실리콘질화막과 실리콘산화막의 조합인 것을 특징으로 하는 엔모스 트랜지스터.
- 반도체기판의 선택된 표면 상에 게이트산화막과 게이트전극의 적층막을 형성하는 단계;상기 게이트산화막과 게이트전극의 적층막 양측벽에 제1게이트스페이서를 형성하는 단계;상기 제1게이트스페이서 외측의 상기 반도체 기판 내에 제1소스/드레인접합을 형성하는 단계;상기 제1게이트스페이서의 외측에 접하는 제2게이트스페이서를 형성하는 단계; 및상기 제2게이트스페이서 외측의 상기 반도체 기판 내에 상기 제1소스/드레인접합보다 깊게 제2소스/드레인접합을 형성하는 단계를 포함하는 엔모스 트랜지스터의 제조 방법.
- 제5항에 있어서,상기 제1소스/드레인접합은,비소 이온을 이온주입하여 형성하는 것을 특징으로 하는 엔모스 트랜지스터의 제조 방법.
- 제5항에 있어서,상기 제2소스/드레인접합은,인 이온을 이온주입하여 형성하는 것을 특징으로 하는 엔모스 트랜지스터의 제조 방법.
- 제5항에 있어서.상기 게이트산화막과 게이트전극의 적층막을 형성하는 단계후,상기 게이트전극을 이온주입마스크로 비소 이온과 인 이온 중에서 선택된 하나를 이온주입하여 LDD 접합을 형성하는 단계를 더 포함하는 것을 특징으로 하는 엔모스 트랜지스터의 제조 방법.
- 제5항에 있어서,상기 제1게이트스페이서 및 상기 제2게이트스페이서는,각각 실리콘질화막, 실리콘산화막 또는 실리콘질화막과 실리콘산화막의 조합으로 형성하는 것을 특징으로 하는 엔모스 트랜지스터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030049245A KR20050010232A (ko) | 2003-07-18 | 2003-07-18 | 이중 소스/드레인접합을 갖는 엔모스트랜지스터 및 그제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020030049245A KR20050010232A (ko) | 2003-07-18 | 2003-07-18 | 이중 소스/드레인접합을 갖는 엔모스트랜지스터 및 그제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050010232A true KR20050010232A (ko) | 2005-01-27 |
Family
ID=37222684
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Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050010232A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100720484B1 (ko) * | 2005-12-16 | 2007-05-22 | 동부일렉트로닉스 주식회사 | 반도체 소자의 구조 및 그 제조 방법 |
| CN106558491A (zh) * | 2015-09-25 | 2017-04-05 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法、电子装置 |
-
2003
- 2003-07-18 KR KR1020030049245A patent/KR20050010232A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100720484B1 (ko) * | 2005-12-16 | 2007-05-22 | 동부일렉트로닉스 주식회사 | 반도체 소자의 구조 및 그 제조 방법 |
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