KR20060059020A - Ｍｏｓ 트랜지스터의 제조 방법 - Google Patents
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Abstract
본 발명은 소정의 하부 구조가 형성된 반도체 기판 상부에 게이트 패턴을 형성하는 단계와, 게이트 패턴을 블로킹막으로 이용한 저농도 불순물 이온 주입을 실시하는 단계와, 저농도 불순물 이온 주입을 실시한 반도체 기판 전면에 제 1 스페이서 절연막을 형성하는 단계와, 제 1 스페이서 절연막을 식각하여 게이트 스페이서를 형성하는 단계와, 게이트 스페이서를 블로킹막으로 이용한 이온 주입을 실시하여 제 1 소오스/드레인 영역을 형성하는 단계와, 제 1 소오스/드레인이 형성된 기판 전면에 제 2 스페이서 절연막을 형성하는 단계와, 제 2 스페이서 절연막을 버퍼막으로 이용한 이온 주입을 실시하여 반도체 기판에 제 2 소오스/드레인 영역을 형성하는 단계를 포함한다.
이중 스페이서, 게이트, 소오스/드레인, 채널
Description
도1a 내지 도1e는 본 발명에 의한 MOS 트랜지스터의 제조 방법을 나타낸 순차적인 공정 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 게이트 유전막
104 : 게이트 도전막 106 : 캐핑 절연막
108 : 게이트 패턴 110 : 저농도 불순물 영역
112 : 제 1 게이트 스페이서 114 : 제 1 소오스/드레인 영역
116 : 제 2 게이트 스페이서 118 : 제 2 소오스/드레인 영역
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 단채널 효과가 발생되는 것을 방지하면서 누설 전류 특성을 향상시킬 수 있는 MOS트랜지 스터의 제조 방법에 관한 것이다.
반도체 소자가 고집적화 되면서 게이트 길이가 마이크로미터 이하로 줄어듦에 따라, 단채널 효과(Short channel effect)에 의해 소자의 전기적 특성이 저하되는 문제점이 발생된다.
이러한 단채널 효과는 소오스/드레인 확산층의 채널영역으로의 측면 확산에 의해 유효채널 길이가 감소되면서 발생되는 현상으로써, 특히 채널 길이가 0.20um 보다 작아질수록 단채널 효과는 보다 더 증가한다.
또한, 심한 경우에는 유효 채널 길이가 거의 없어져, 소오스에서 드레인으로 직접 전류가 흐르는 펀치쓰루(Punch through) 현상이 나타나 게이트의 동작 특성을 현저하게 저하시킨다.
따라서, 이러한 단채널 효과를 억제하기 위해서는 확산층의 측면 확산을 억제하여 유효 채널 길이를 최대한 확보해야하며, 유효 채널 길이를 확보하기 위해서는 소오스/드레인 확산층의 깊이를 감소시켜야 한다. 하지만, 고집적 소자에서 소오스/드레인 확산층의 깊이를 감소시키면 접합누설 전류(Junction leakage current)가 증가할 수 있다.
또한, 종래 기술에서는 MOS 트랜지스터 제조시 하나의 게이트 스페이서만을 형성하고 한가지 종류의 도펀트를 이용함으로써 단채널 현상에 따른 소오스/드레인의 쉬트 저항 및 콘택 저항 증가에 따른 트랜지스터의 전류 구동능력 저하가 발생한다. 보다 상세하게는 소오스/드레인 이온 주입에 이용되는 도펀트를 비소(AS75)인데 비소를 이용할 경우 쉬트 저항 및 콘택 저항이 증가되는 문제가 있었으며, 인 (P31)을 이용하는 경구 비소에 비하여 중량이 1/2 수준 밖에 되지 않아 이온 주입 에너지가 낮아 고농도 이온 주입이 거의 불가능하였다.
상기 문제점을 해결하기 위하여 2차례의 게이트 스페이서 형성 및 2차례의 소오스/드레인 이온 주입을 실시하여 이중 소오스/드레인을 형성하는 방법을 적용하고 있으나, 2차례의 게이트 스페이서 식각 공정을 진행함에 따라 반도체 기판의 식각 손실이 발생하는 문제점이 있었다.
본 발명이 이루고자 하는 기술적 과제는 게이트 전극의 측벽에 이중 게이트 스페이서를 형성하고 이중 소오스/드레인 영역을 형성하되, 바깥쪽 게이트 스페이서의 식각 공정 이전에 소오스/드레인 이온 주입을 실시하여 실리콘 기판의 식각 결함을 방지할 뿐만 아니라 고농도 이온 주입층을 이중 깊이로 형성함으로써 단채널 현상을 방지할 수 있는 MOS 트랜지스터의 제조 방법을 제공하기 위한 것이다.
상기 기술적 과제를 해결하기 위한 본 발명은 소정의 하부 구조가 형성된 반도체 기판 상부에 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴을 블로킹막으로 이용한 저농도 불순물 이온 주입을 실시하는 단계와, 상기 저농도 불순물 이온 주입을 실시한 반도체 기판 전면에 제 1 스페이서 절연막을 형성하는 단계와, 상기 제 1 스페이서 절연막을 식각하여 게이트 스페이서를 형성하는 단계와, 상기 게이 트 스페이서를 블로킹막으로 이용한 이온 주입을 실시하여 제 1 소오스/드레인 영역을 형성하는 단계와, 상기 제 1 소오스/드레인이 형성된 기판 전면에 제 2 스페이서 절연막을 형성하는 단계와, 상기 제 2 스페이서 절연막을 버퍼막으로 이용한 이온 주입을 실시하여 반도체 기판에 제 2 소오스/드레인 영역을 형성하는 단계를하는 단계를 포함하는 것을 특징으로 한다.
상기 본 발명에 있어서, 상기 제 1 게이트 스페이서 식각 공정은 에치백으로 실시할 수 있다.
상기 본 발명에 있어서, 상기 제 2 소오스/드레인 이온 주입후 RTA 어닐링을 더 실시할 수 있다.
상기 본 발명에 있어서, 상기 제 2 소오스/드레인 이온 주입 공정은 경사 이온 주입으로 실시할 수 있다.
상기 본 발명에 있어서, 상기 제 1 소오스/드레인 영역에 주입되는 도펀트로는 비소(As)를 이용할 수 있다. 또한, 제 2 소오스/드레인 영역에 주입되는 도펀트로는 인(P)를 이용할 수 있다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나, 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타 내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도1a 내지 도1e는 본 발명에 의한 MOS 트랜지스터의 제조 방법을 나타낸 순차적인 공정 단면도이다.
이하에서는 주로 NMOS 트랜지스터에 대하여 설명하지만, 본 발명은 이에 한정되지 않고 PMOS등 다양한 소자에 적용될 수 있다.
도1a를 참조하면, 반도체 기판(100) 내에 P형 웰을 형성한다. 상기 P형 웰이 형성된 반도체 기판(100) 상부에 게이트 유전막(102), 게이트 도전막(104) 및 캐핑 절연막(106)을 차례로 형성한다. 상기 게이트 도전막(104)은 폴리실리콘막으로 형성할 수 있다.
그 다음, 상기 캐핑 절연막(106), 게이트 도전막(104) 및 게이트 유전막(102)을 사진 및 식각 공정으로 패터닝하여 게이트 패턴(108)을 형성한다.
이어서, 상기 게이트 패턴(108)을 이온 주입 마스크로 이용한 저농도 이온 주입을 실시하여 상기 반도체 기판(100)의 활성 영역에 저농도 불순물 영역(LDD 영역 :110)을 형성한다.
도1b를 참조하면, 상기 게이트 패턴(108)이 형성된 반도체 기판(100) 전면에 절연막(도시하지 않음)을 콘포멀(conformal)하게 형성한다. 상기 절연막(도시하지 않음)을 에치백 공정으로 패터닝하여 상기 게이트 패턴(108) 양쪽 측벽에 제 1 게이트 스페이서(112)를 형성한다.
도1c를 참조하면, 상기 제 1 게이트 스페이서(112)가 형성된 게이트 패턴 (108)을 이온 주입 마스크로 이용한 1차 고농도 이온 주입을 실시하여 상기 반도체 기판(100)에 제 1 소오스/드레인 영역(114)을 형성한다. 상기 1차 고농도 이온 주입 공정은 비소(As75)를 이용하여 실시할 수 있다. 이때, MOS 트랜지스터의 종류에 따라 다른 원소이온이 주입될 수도 있다.
도1d를 참조하면, 상기 제 1 소오스/드레인 영역(114)이 형성된 반도체 기판(100) 전면에 절연막을 콘포멀하게 형성하며, 이는 제 2 게이트 스페이서(116)역할을 한다.
도1e를 참조하면, 상기 제 2 게이트 스페이서(116)가 형성된 반도체 기판(100) 전면에 2차 고농도 이온 주입을 실시하여 제 2 소오스/드레인 영역(118)을 형성한다. 이때, 상기 2차 이온 주입은 인(P31)을 이용하여 실시할 수 있으며, 상기 2차 이온 주입 공정은 상기 제 2 게이트 스페이서(116)의 두께에 따라 경사 이온 주입으로 실시할 수 있다. 또한, 소오스/드레인을 활성화시키기 위한 RTA(Rapid Thermal Annealing) 공정을 더 실시할 수 있다.
이와 같이 본 발명의 MOS 트랜지스터의 제조 방법에 따르면, 이중 소오스/드레인 영역을 형성함에 있어서 2차로 형성되는 게이트 스페이서의 식각 공정을 진행하지 않은 상태에서 제 2 소오스/드레인 이온 주입을 실시함에 따라 실리콘 기판의 식각 손상이 방지된다. 결국, 정션 깊이가 증가를 방지하여 단채널 현상을 방지할 수 있다.
또한, 제 2 게이트 스페이서를 식각하지 않고 이온 주입을 실시함으로써 식각 공정을 단순화할 수 있다. 그리고, 제 2 게이트 스페이서를 버퍼막으로 이용함 으로써 중량이 비소(As75)에 비해 상대적으로 낮은 인(P31)을 이용한 이온 주입시 에너지를 적절히 증가시키면서 안정적인 임플란트 공정을 실시할 수 있다.
이러한 기술적 개념은 NMOS와 다른 형태의 소자에도 유사하게 적용될 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량형태 또한 본 발명의 권리범위에 속하는 것이다.
상술한 바와 같이 본 발명은 실리콘 기판의 식각 결함에 따른 정션 깊이 증가를 방지할 수 있다. 이에 따라 채널의 유효 면적 감소 현상인 단채널 효과가 발생되는 것을 억제하면서 누설 전류 특성을 향상시킬 수 있다.
그리고, 게이트 스페이서를 버퍼막으로 이용함에 따라 중량이 작은 도펀트를 이용한 안정적인 임플란트 공정이 가능한 이점이 있다.
또한, 이중 게이트 스페이서중 후속 형성되는 스페이서의 식각 공정을 생략함으로써 식각 공정을 단순화 할 수 있는 이점이 있다.
Claims (7)
- 소정의 하부 구조가 형성된 반도체 기판 상부에 게이트 패턴을 형성하는 단계와,상기 게이트 패턴을 블로킹막으로 이용한 저농도 불순물 이온 주입을 실시하는 단계와,상기 저농도 불순물 이온 주입을 실시한 반도체 기판 전면에 제 1 스페이서 절연막을 형성하는 단계와,상기 제 1 스페이서 절연막을 식각하여 게이트 스페이서를 형성하는 단계와,상기 게이트 스페이서를 블로킹막으로 이용한 이온 주입을 실시하여 제 1 소오스/드레인 영역을 형성하는 단계와,상기 제 1 소오스/드레인이 형성된 기판 전면에 제 2 스페이서 절연막을 형성하는 단계와,상기 제 2 스페이서 절연막을 버퍼막으로 이용한 이온 주입을 실시하여 반도체 기판에 제 2 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터의 제조 방법.
- 제 1항에 있어서,상기 제 1 게이트 스페이서 식각 공정을 에치백으로 실시하는 것을 특징으로 하는 MOS 트랜지스터의 제조 방법.
- 제 1항에 있어서,상기 제 2 소오스/드레인 이온 주입후 RTA 공정을 더 실시하는 것을 특징으로 하는 MOS 트랜지스터의 제조 방법.
- 제 1항에 있어서,상기 제 2 소오스/드레인 이온 주입 공정은 경사 이온 주입으로 실시하는 것을 특징으로 하는 MOS 트랜지스터의 제조 방법.
- 제 1항에 있어서,상기 제 1 소오스/드레인 영역에 주입되는 도펀트는 비소(As)인 것을 특징으로 하는 MOS 트랜지스터의 제조 방법.
- 제 1항에 있어서,상기 제 2 소오스/드레인 영역에 주입되는 도펀트는 인(P)인 것을 특징으로 하는 MOS 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 MOS 트랜지스터는 NMOS 트랜지스터인 MOS트랜지스터 제조방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |