KR100608352B1 - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 셀 전류를 효과적으로 증가시킬 수 있는 반도체소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체소자의 제조방법은, 소자분리막을 구비한 실리콘기판 상에 게이트를 형성하는 단계; 상기 게이트를 이온주입 마스크로 이용해서 기판 결과물에 대해 소오스/드레인 이온주입을 수행하는 단계; 상기 기판 결과물의 전체 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 수 개의 게이트 및 게이트들 사이의 기판 영역을 동시에 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 매립되도록 층간절연막 상에 플러그용 폴리실리콘막을 형성하는 단계; 상기 게이트가 노출되도록 폴리실리콘막을 CMP하여 게이트들 사이의 기판 영역 상에 플러그를 형성하는 단계; 상기 기판 결과물에 대해 플러그 이온주입을 수행하는 단계; 및 상기 플러그로부터 도펀트를 외방확산시킴과 아울러 게이트들 사이의 기판 표면내에 소오스/드레인 영역이 형성되도록 기판 결과물에 대해 급속열처리(RTA)를 수행하는 단계;를 포함하는 것을 특징으로 한다.
Description
도 1a 및 도 1b는 본 발명의 바람직한 실시예에 따른 반도체소자의 제조방법을 도시한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 실리콘기판 110 : 소자분리막
120 : 게이트 130 : 스페이서
140a, 140b : 소오스/드레인 이온주입 영역
140a',140b' : 소오스/드레인 영역
140a',140b' : 소오스/드레인 영역
150a : 비트라인 콘택플러그 150b : 스토리지노드 콘택플러그
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게는, 셀 전류를 효과적으로 증가시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
일반적으로 반도체소자의 특성중에서 셀 전류는 tWR 마진 실패(margin fail)와 관련이 있는 것으로, 이러한 tWR 마진이 부족한 경우에는 저장된 정보의 라이트(write) 마진이 부족하여 라이트 실패가 발생한다.
이에, 종래에는 플러그의 형성시 도펀트 농도를 증가시켜 셀 전류를 개선시키는 방법을 이용하거나, 플러그를 형성한 후에 추가로 플러그 이온주입을 수행하여 셀 전류를 증가시키는 방법을 이용하였다.
그런데, 이러한 종래기술에서는 플러그를 형성하기 전에 소오스/드레인영역 형성을 위한 급속열처리(RTA: Rapid Thermal Annealing)를 진행하기 때문에 상기 플러그로부터의 도펀트 외방확산 효과가 미소하였으며, 이에 따라, 셀 전류의 증가도 역시 미소하였다.
또한, 전술한 바와 같이, 셀 전류를 증가시키기 위해서 플러그를 형성한 후에 플러그 이온주입을 추가로 진행하기도 하였으나, 이 또한 후속의 열 공정이 저온에서 진행되어 셀 전류 증가에 미치는 효과 역시 미소하였다.
결국, 디바이스가 미세화됨에 따른 채널 도핑농도가 증가됨에 따라 종래의 방법으로는 셀 전류를 증가시키는데 한계를 나타내고 있는 상황이다.
또한, 110㎚ 디바이스를 개발함에 있어서 종래 방법으로는 제품에서 요구하는 37㎂이하의 셀 전류 요구조건을 만족시키지 못하고 25㎂∼30㎂의 셀 전류 밖에 확보하지 못하여 tWR 실패 비트가 수천 비트씩 발생하는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래기술의 제반 문제점을 해결하기 위해 안출된 것으로서, 셀 전류를 효과적으로 증가시킬 수 있는 반도체소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 소자분리막을 구비한 실리콘기판 상에 게이트를 형성하는 단계; 상기 게이트를 이온주입 마스크로 이용해서 기판 결과물에 대해 소오스/드레인 이온주입을 수행하는 단계; 상기 기판 결과물의 전체 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 수 개의 게이트 및 게이트들 사이의 기판 영역을 동시에 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 매립되도록 층간절연막 상에 플러그용 폴리실리콘막을 형성하는 단계; 상기 게이트가 노출되도록 폴리실리콘막을 CMP하여 게이트들 사이의 기판 영역 상에 플러그를 형성하는 단계; 상기 기판 결과물에 대해 플러그 이온주입을 수행하는 단계; 및 상기 플러그로부터 도펀트를 외방확산시킴과 아울러 게이트들 사이의 기판 표면내에 소오스/드레인 영역이 형성되도록 기판 결과물에 대해 급속열처리(RTA)를 수행하는 단계;를 포함하는 반도체소자의 제조방법을 제공한다.
여기서, 상기 플러그 이온주입은 P 또는 As 소스가스를 이용하여 10 내지 40KeV 이온주입에너지와 1.0E15 내지 1.0E16 도즈량으로 수행한다.
상기 급속열처리는 850 내지 1100℃ 온도 및 N2, O2, N2+O2, Ar, NH3 또는 N2O의 가스분위기에서 10 내지 60초 동안, 10 내지 200℃/초의 램프-업 속도와 10 내지 200℃/초의 램프-다운 속도를 가지고 수행한다.
본 발명의 반도체소자의 제조방법은, 상기 플러그를 형성하는 단계 후, 그리고, 상기 기판 결과물에 대해 플러그 이온주입을 수행하는 단계 전, 기판 결과물 상에 산화막 또는 질화막을 형성하는 단계를 더 포함하며, 이때, 상기 산화막 또는 질화막 형성 후의 플러그 이온주입은 P 또는 As 소스가스를 이용하여 10 내지 80KeV 주입에너지와 1.0E15 내지 1.0E16 도즈량으로 수행한다.
또한, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 소자분리막을 구비한 실리콘기판 상에 게이트를 형성하는 단계; 상기 게이트를 이온주입 마스크로 이용해서 기판 결과물에 대해 소오스/드레인 이온주입을 수행하는 단계; 상기 기판 결과물의 전체 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 수 개의 게이트 및 게이트들 사이의 기판 영역을 동시에 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 매립되도록 층간절연막 상에 플러그용 폴리실리콘막을 형성하는 단계; 상기 게이트가 노출되도록 폴리실리콘막을 CMP하여 게이트들 사이의 기판 영역 상에 플러그를 형성하는 단계; 상기 게이트들 사이의 기판 표면내에 소오스/드레인 영역이 형성되도록 기판 결과물에 대해 급속열처리를 수행하는 단계; 상기 기판 결과물에 대해 플러그 이온주입을 수행하는 단계; 및 상기 플러그 이온주입된 도펀트를 외방확산시키도록 기판 결과물에 대해 퍼니스 열처리를 수행하는 단계;를 포함하는 반도체소자의 제조방법을 제공한다.
여기서, 상기 퍼니스 열처리는 600 내지 800℃ 온도 범위에서 수행한다.
여기서, 상기 플러그 이온주입은 P 또는 As 소스가스를 이용하여 10 내지 40KeV 이온주입에너지와 1.0E15 내지 1.0E16 도즈량으로 수행한다.
상기 급속열처리는 850 내지 1100℃ 온도 및 N2, O2, N2+O2, Ar, NH3 또는 N2O의 가스분위기에서 10 내지 60초 동안, 10 내지 200℃/초의 램프-업 속도와 10 내지 200℃/초의 램프-다운 속도를 가지고 수행한다.
본 발명의 반도체소자의 제조방법은, 상기 플러그를 형성하는 단계 후, 그리고, 상기 기판 결과물에 대해 플러그 이온주입을 수행하는 단계 전, 기판 결과물 상에 산화막 또는 질화막을 형성하는 단계를 더 포함하며, 이때, 상기 산화막 또는 질화막 형성 후의 플러그 이온주입은 P 또는 As 소스가스를 이용하여 10 내지 80KeV 주입에너지와 1.0E15 내지 1.0E16 도즈량으로 수행한다.
또한, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 소자분리막을 구비한 실리콘기판 상에 게이트를 형성하는 단계; 상기 게이트를 이온주입 마스크로 이용해서 기판 결과물에 대해 소오스/드레인 이온주입을 수행하는 단계; 상기 기판 결과물의 전체 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 수 개의 게이트 및 게이트들 사이의 기판 영역을 동시에 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 매립되도록 층간절연막 상에 플러그용 폴리실리콘막을 형성하는 단계; 상기 게이트가 노출되도록 폴리실리콘막을 CMP하여 게이트들 사이의 기판 영역 상에 플러그를 형성하는 단계; 상기 게이트들 사이의 기판 표면내에 소오스/드레인 영역이 형성되도록 기판 결과물에 대해 급속열처리를 수행하는 단계; 상기 기판 결과물에 대해 플러그 이온주입을 수행하는 단계; 및 상기 플러그 이온주입된 도펀트를 외방확산시키도록 기판 결과물에 대해 퍼니스 열처리를 수행하는 단계;를 포함하는 반도체소자의 제조방법을 제공한다.
여기서, 상기 퍼니스 열처리는 600 내지 800℃ 온도 범위에서 수행한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1a 및 도 1b는 본 발명의 바람직한 실시예에 따른 반도체소자의 제조방법을 도시한 공정별 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 실리콘기판(100) 내에 소자분리막(110)을 형성한 후, 상기 소자분리막(110)에 의해 한정된 액티브영역 상에 수 개의 게이트(120)를 형성한다.
그 다음, 상기 게이트(120)의 양측에 스페이서(130)를 형성한 후, 상기 기판 결과물에 대해 소오스/드레인 이온주입을 수행한다. 여기서, 도면부호 140a 및 140b는 소오스/드레인 이온주입 영역을 각각 나타낸다.
한편, 본 발명은 소오스/드레인 이온주입 후, 소오스/드레인 영역을 형성하기 위한 급속열처리(RTA)는 진행하지 않는다.
이어서, 상기 결과물의 전체 상부에 층간절연막(미도시)을 형성한 후, 상기 층간절연막을 식각하여 수 개의 게이트(120) 및 상기 게이트들(120) 사이의 기판 영역을 동시에 노출시키는 콘택홀을 형성한다.
그 다음, 상기 콘택홀을 매립하도록 층간절연막 상에 플러그용의 도핑된 폴리실리콘막을 형성한 후, 게이트(120)가 노출되도록 층간절연막을 포함한 상기 폴리실리콘막을 CMP 또는 에치백, 바람직하게, CMP하고, 이를통해, 게이트들(120) 사이의 기판 영역 상에 스토리지노드 콘택플러그(150a)와 비트라인 콘택플러그(150b)를 형성한다.
여기서, 상기 콘택플러그 형성 후에 산화막 또는 질화막등의 절연막 형성공정에 의해 후속 분리막(미도시)을 형성할 수도 있다.
다음으로, 도 1b에 도시된 바와 같이, 상기 콘택플러그들(150a)(150b)을 포함한 기판 결과물에 대해 플러그 이온주입을 진행한다. 그런다음, 상기 기판 결과물에 대해 급속열처리를 수행하여 상기 콘택플러그(150a)(150b) 내에 도핑된 도펀트들이 외방확산되도록 함과 아울러 상기 게이트들(120) 사이의 기판 표면내에 소오스/드레인 영역(140a')(140b')을 형성한다.
여기서, 상기 플러그 이온주입은 소스가스로서 31P 또는 75As를 이용하며, 이온주입에너지는 10∼40KeV 정도로 하고, 그리고, 도즈량은 1.0E15∼1.0E16 범위로 한다.
그리고, 상기 급속열처리는 850 내지 1100℃ 온도와 N2, O2, N2+O2, Ar, NH3 또는 N2O의 가스분위기에서 10 내지 60초 동안, 10 내지 200℃/초의 램프-업 속도와 10 내지 200℃/초의 램프-다운 속도를 가지고 수행한다.
여기서, 콘택플러그 형성 후에 산화막 또는 질화막 등의 절연막 형성 공정에 의해 후속 분리막을 형성하는 경우에 있어서, 플러그 이온주입은 10∼80KeV의 이온주입에너지를 제외한 동일한 조건에서 수행하며, 그리고, 상기 급속열처리는 후속 분리막을 형성한 후에 앞서와 동일한 조건에서 수행한다.
한편, 플러그 이온주입 이후에 급속열처리를 수행하는 본 발명의 바람직한 실시예와는 달리, 본 발명의 다른 실시예로서 콘택플러그(150a)(150b)을 형성한 후에 급속열처리를 진행하여 소오스/드레인 영역(140a')(140b')을 형성하고, 이후, 플러그 이온주입을 수행할 수도 있다.
이 경우에도 상기 급속열처리는 850 내지 1100℃ 온도와 N2, O2, N2+O2, Ar, NH3 또는 N2O의 가스분위기에서 10 내지 60초 동안, 10 내지 200℃/초의 램프-업 속도와 10 내지 200℃/초의 램프-다운 속도를 가지고 수행한다.
또한, 상기 플러그 이온주입은 소스가스로서 31P 또는 75As를 이용하고, 이온주입에너지는 10∼40KeV 정도로, 그리고, 도즈량은 1.0E15∼1.0E16 범위로 한다.
특별히, 본 발명의 다른 실시예에서는 상기 플러그 이온주입을 진행한 후에 퍼니스 열처리를 추가로 수행하며, 이때, 상기 퍼니스 열처리는 600∼800℃ 온도범위와 막증착시 온도범위에서 수행함으로써, 플러그 이온주입된 도펀트를 외방확산시킨다.
이후의 공정은 종래방법과 동일하므로 설명의 편의상 생략한다.
하기 표는 본 발명에 따른 반도체소자의 제조방법에 의해 얻어진 실험 결과이다.
| 0.11기술 | 비트라인 | 본 발명 | 본 발명 |
| 제 1 RTA공정 | 1017℃/10s | 생략 | 생략 |
| 플러그 도핑농도 | 1.50E+20 | 1.20E+20 | 1.00E+20 |
| 제 2 RTA공정 | 생략 | 생략 | 988℃/20s |
| 플러그이온주입공정 | 20K, P, 5.0E15 | 20K, P, 5.0E15 | 20K, P, 5.0E15 |
| 제 3 RTA공정 | 생략 | 988℃/20s | 생략 |
| 셀 Vt | 0.91V | 0.9V | 0.9V |
| 셀 전류` | 33㎂ | 46㎂ | 43㎂ |
이상에서와 같이, 본 발명은 플러그 이온주입 후에 소오스/드레인 영역 형성을 위한 급속열처리를 수행함으로써 플러그로부터의 도펀트 외방확산 효과와 플러그 이온주입에 의한 외방확산 효과가 합쳐져 종래 대비 최고 80%정도의 셀 전류를 증가시킬 수 있다.
또한, 본 발명은 110㎚ 기술에서 종래 대비 40∼50% 정도의 셀 전류를 증가시켜 제품에서 요구하는 37㎂의 셀 전류 요구조건을 만족시키는 44㎂의 셀 전류를 확보할 수 있으며, 이에 따라, 셀 전류 마진 부족에 따른 tWR 실패는 종래의 수천 비트에서 10∼50비트, 8㎱이하의 tWR 요구조건을 만족시키는 5∼7㎱의 tWR 특성을 확보할 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (10)
- 삭제
- 소자분리막을 구비한 실리콘기판 상에 게이트를 형성하는 단계;상기 게이트를 이온주입 마스크로 이용해서 기판 결과물에 대해 소오스/드레인 이온주입을 수행하는 단계;상기 기판 결과물의 전체 상에 층간절연막을 형성하는 단계;상기 층간절연막을 식각하여 수 개의 게이트 및 게이트들 사이의 기판 영역을 동시에 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀이 매립되도록 층간절연막 상에 플러그용 폴리실리콘막을 형성하는 단계;상기 게이트가 노출되도록 폴리실리콘막을 CMP하여 게이트들 사이의 기판 영역 상에 플러그를 형성하는 단계;상기 기판 결과물에 대해 플러그 이온주입을 수행하는 단계; 및상기 플러그로부터 도펀트를 외방확산시킴과 아울러 게이트들 사이의 기판 표면내에 소오스/드레인 영역이 형성되도록 기판 결과물에 대해 급속열처리(RTA)를 수행하는 단계;를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 삭제
- 소자분리막을 구비한 실리콘기판 상에 게이트를 형성하는 단계;상기 게이트를 이온주입 마스크로 이용해서 기판 결과물에 대해 소오스/드레인 이온주입을 수행하는 단계;상기 기판 결과물의 전체 상에 층간절연막을 형성하는 단계;상기 층간절연막을 식각하여 수 개의 게이트 및 게이트들 사이의 기판 영역을 동시에 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀이 매립되도록 층간절연막 상에 플러그용 폴리실리콘막을 형성하는 단계;상기 게이트가 노출되도록 폴리실리콘막을 CMP하여 게이트들 사이의 기판 영역 상에 플러그를 형성하는 단계;상기 게이트들 사이의 기판 표면내에 소오스/드레인 영역이 형성되도록 기판 결과물에 대해 급속열처리를 수행하는 단계;상기 기판 결과물에 대해 플러그 이온주입을 수행하는 단계; 및상기 플러그 이온주입된 도펀트를 외방확산시키도록 기판 결과물에 대해 퍼니스 열처리를 수행하는 단계;를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 4 항에 있어서, 상기 퍼니스 열처리는 600 내지 800℃ 온도 범위에서 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 2 항에 있어서, 상기 플러그 이온주입은 P 또는 As 소스가스를 이용하여 10 내지 40KeV 이온주입에너지와 1.0E15 내지 1.0E16 도즈량으로 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 2 항에 있어서, 상기 급속열처리는 850 내지 1100℃ 온도 및 N2, O2, N2+O2, Ar, NH3 또는 N2O의 가스분위기에서 10 내지 60초 동안, 10 내지 200℃/초의 램프-업 속도와 10 내지 200℃/초의 램프-다운 속도를 가지고 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 2 항에 있어서, 상기 플러그를 형성하는 단계 후, 그리고, 상기 기판 결과물에 대해 플러그 이온주입을 수행하는 단계 전, 기판 결과물 상에 산화막 또는 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 삭제
- 제 8 항에 있어서, 상기 산화막 또는 질화막 형성 후의 플러그 이온주입은 P 또는 As 소스가스를 이용하여 10 내지 80KeV 주입에너지와 1.0E15 내지 1.0E16 도즈량으로 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
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