KR100562303B1 - 낮은 접합 커패시턴스를 갖는 모스 트랜지스터 및 그 제조방법 - Google Patents

낮은 접합 커패시턴스를 갖는 모스 트랜지스터 및 그 제조방법 Download PDF

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Abstract

본 발명의 모스 트랜지스터는, 채널 영역을 갖는 반도체 기판의 채널 영역 위에 순차적으로 배치되는 게이트 절연막 패턴 및 게이트 도전막 패턴과, 게이트 도전막 패턴의 측벽에 배치되는 게이트 스페이서막과, 채널 영역에 의해 상호 이격되는 제1 소스/드레인 연장 영역과, 제1 소스/드레인 연장 영역의 하부에서 제1 소스/드레인 연장 영역내의 불순물 농도보다 낮은 불순물 농도를 갖는 제2 소스/드레인 연장 영역과, 채널 영역과 인접하면서 제2 소스/드레인 연장 영역을 둘러싸는 할로 영역과, 그리고 제1 소스/드레인 연장 영역 및 제2 소스/드레인 연장 영역을 관통하는 소스/드레인 영역을 구비한다.
모스 트랜지스터, 기생 커패시터, 접합 커패시턴스, 할로 영역, LDD

Description

낮은 접합 커패시턴스를 갖는 모스 트랜지스터 및 그 제조 방법{MOS transistor having low junction capacitance and method for fabricating the same}
도 1 내지 도 5는 종래의 모스 트랜지스터 및 그 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 6 내지 도 10은 본 발명에 따른 모스 트랜지스터 및 그 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 11은 도 10의 "A" 부분을 상세하게 나타내 보인 도면이다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 낮은 접합 커패시턴스를 갖는 모스 트랜지스터 및 그 제조 방법에 관한 것이다.
도 1 내지 도 5는 종래의 모스 트랜지스터 및 그 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1을 참조하면, 반도체 기판(100)에 소자 분리막(110)을 형성하여 모스 트랜지스터가 형성될 활성 영역을 한정한다. 다음에 반도체 기판(100)의 활성 영역 상부에 게이트 절연막 패턴(120) 및 게이트 도전막 패턴(130)이 순차적으로 적층된 게이트 스택을 형성한다. 이 게이트 스택은 반도체 기판(100) 상부의 채널 형성 영역을 덮는다.
다음에 도 2를 참조하면, 짧은 채널 효과를 감소시키기 위한 할로(halo) 이온 주입 공정을 수행한다. 즉 할로 이온들을 비스듬하게 주입하여, 게이트 절연막 패턴(120) 하부의 채널 영역 둘레에 할로 불순물 영역(141)이 형성되도록 한다.
다음에 도 3을 참조하면, 전면에 제1 이온 주입 공정을 수행한다. 즉 불순물 영역들을 주입하여 소스/드레인 연장 영역(source/drain extension)(142)이 형성되도록 한다. 경우에 따라서 제1 이온 주입 공정은 할로 이온 주입 공정 이전에 수행될 수도 있다. 또한 도면에 도시되지는 않았지만, 제1 이온 주입 공정을 수행하기 전에 반도체 기판(100) 표면 위에는 이온 주입 버퍼막으로서 산화막을 형성할 수 있다.
다음에 도 4를 참조하면, 게이트 도전막(130) 측면에 게이트 스페이서막(150)을 형성한다. 그리고 이 게이트 스페이서막(150)을 이온 주입 장벽막으로 한 제2 이온 주입 공정을 수행한다. 즉 불순물 이온들을 고농도로 주입하여 소스/드레인 영역(143)을 형성한다.
다음에 도 5를 참조하면, 통상의 실리사이드 공정을 수행하여 소스/드레인 영역(143)의 상부 및 게이트 도전막 패턴(160) 상부에 금속 실리사이드막(160)을 형성하여 모스 트랜지스터를 완성한다.
이와 같은 종래의 모스 트랜지스터의 경우, 할로 영역(141)과 소스/드레인 연장 영역(142) 사이의 접합 커패시턴스는 특히 논리 소자의 경우 스위칭 속도를 저하시킨다. 이와 같은 접합 커패시턴스는 소자의 구조적 특성상 완전히 제거할 수는 없으며, 따라서 접합 커패시턴스를 가능한 한 감소시키는 것이 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 할로 영역과 소스/드레인 연장 영역 사이의 접합 커패시턴스가 낮은 모스 트랜지스터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기와 같은 모스 트랜지스터를 제조하는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 모스 트랜지스터는, 채널 영역을 갖는 반도체 기판의 상기 채널 영역 위에 순차적으로 배치되는 게이트 절연막 패턴 및 게이트 도전막 패턴; 상기 게이트 도전막 패턴의 측벽에 배치되는 게이트 스페이서막; 상기 채널 영역에 의해 상호 이격되는 제1 소스/드레인 연장 영역; 상기 제1 소스/드레인 연장 영역의 하부에서 상기 제1 소스/드레인 연장 영역내의 불순물 농도보다 낮은 불순물 농도를 갖는 제2 소스/드레인 연장 영역; 상기 채널 영역과 인접하면서 제2 소스/드레인 연장 영역을 둘러싸는 할로 영역; 및 상기 제1 소스/드레인 연장 영역 및 제2 소스/드레인 연장 영역을 관통하는 소스/드레인 영역을 구비하는 것을 특징으로 한다.
상기 제1 소스/드레인 연장 영역은, 1×1014-1×1015ions/㎠의 농도를 갖는 비소(As) 이온으로 도핑되는 것이 바람직하다.
상기 제2 소스/드레인 연장 영역은, 5×1013-5×1014ions/㎠의 농도를 갖는 인(P) 이온으로 도핑되는 것이 바람직하다.
상기 할로 영역은, 1×1014-5×1015ions/㎠의 농도를 갖는 BF2 이온으로 도핑되는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 모스 트랜지스터의 제조 방법은, 반도체 기판의 채널 영역 위에 게이트 절연막 패턴 및 게이트 도전막 패턴이 순차적으로 적층된 구조체를 형성하는 단계; 상기 구조체 및 반도체 기판 위에 버퍼 산화막을 형성하는 단계; 상기 게이트 도전막 패턴을 이온 주입 마스크로 한 제1 이온 주입 공정 및 제2 이온 주입 공정을 순차적으로 수행하여 제1 불순물 이온 및 제2 불순물 이온을 주입하되, 상기 제2 불순물 이온의 농도가 상기 제1 불순물 이온의 농도보다 상대적으로 낮고 제2 불순물 이온이 상기 제1 불순물 이온보다 상대적으로 깊게 주입되도록 하는 단계; 상기 제1 불순물 이온 및 제2 불순물 이온이 주입된 반도체 기판에 대한 할로 이온 주입 공정을 수행하여 할로 이온을 주입시키는 단계; 제1 열처리 공정으로 상기 제1 불순물 이온, 제2 불순물 이온 및 할로 이온을 확산시켜, 제1 소스/드레인 연장 영역, 제2 소스/드레인 연장 영역 및 할로 영역을 형성하는 단계; 상기 게이트 도전막 패턴의 측벽에 게이트 스페이서막을 형성하는 단계; 상기 게이트 스페이서막을 이온 주입 장벽층으로 한 제3 이온 주입 공정을 수행하여 제3 불순물 이온을 주입시키는 단계; 및 제2 열처 리 공정으로 상기 제3 불순물 이온을 확산시켜 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 이온 주입 공정은, 비소(As) 이온을 5-50keV의 주입 에너지 및 1×1014-1×1015ions/㎠의 농도와 20도-30도의 주입 경사로 주입시키는 것이 바람직하다.
상기 제2 이온 주입 공정은, 인(P) 이온을 10-50keV의 주입 에너지 및 5×1013-5×1014ions/㎠의 농도와 20도-30도의 주입 경사로 주입시키는 것이 바람직하다.
상기 할로 이온 주입은, BF2 이온을 5-50keV의 주입 에너지 및1×1014-5×1015ions/㎠의 농도로 주입시키는 것이 바람직하다.
상기 제1 열처리 공정은, N2 분위기 및 800-1000℃의 온도에서 10-30초동안 수행하는 급속 열처리 공정을 사용하는 것이 바람직하다.
상기 제2 열처리 공정은, N2 분위기 및 900-1050℃의 온도에서 10-30초동안 수행하는 급속 열처리 공정을 사용하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 예컨대 아래에서 상술하는 실시예는 n채널형 모스 트랜지스터를 예를 들었지만, p채널형 모스 트랜지스터나 또는 상보형 모스 트랜지스터의 경우에도 마찬가지로 적용시킬 수 있다는 것은 당연하다.
도 6 내지 도 10은 본 발명에 따른 모스 트랜지스터 및 그 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다. 그리고 도 11은 도 10의 "A" 부분을 상세하게 나타내 보인 도면이다.
먼저 도 10 내지 도 11을 참조하면, 본 발명에 따른 모스 트랜지스터는, 소자 분리막(210)에 의해 한정되는 활성 영역내의 채널 영역을 갖는 반도체 기판(200)의 채널 영역 위에 순차적으로 배치되는 게이트 절연막 패턴(220) 및 게이트 도전막 패턴(230)과, 게이트 도전막 패턴(230)의 측벽에 배치되는 게이트 스페이서막(260)과, 채널 영역에 의해 상호 이격되는 제1 소스/드레인 연장 영역(251)과, 제1 소스/드레인 연장 영역(251)의 하부에서 제1 소스/드레인 연장 영역(251)내의 불순물 농도보다 낮은 불순물 농도를 갖는 제2 소스/드레인 연장 영역(252)과, 채널 영역과 인접하면서 제2 소스/드레인 연장 영역(252)을 둘러싸는 할로 영역(253)과, 그리고 제1 소스/드레인 연장 영역(251) 및 제2 소스/드레인 연장 영역(252)을 관통하는 소스/드레인 영역(254)을 포함하여 구성된다.
상기 게이트 도전막 패턴(230)과 게이트 스페이서막(260) 사이에는 버퍼 산화막(240)이 배치될 수 있다. 제1 소스/드레인 연장 영역(251)은 대략 1×1014-1×1015ions/㎠의 농도를 갖는 비소(As) 이온으로 도핑된다. 제2 소스/드레인 연장 영역(252)은 대략 5×1013-5×1014ions/㎠의 농도를 갖는 인(P) 이온으로 도 핑된다. 그리고 할로 영역(253)은 대략 1×1014-5×1015ions/㎠의 농도를 갖는 BF 2 이온으로 도핑된다. 이와 같이 LDD(Lightly Doped Drain) 구조를 위한 소스/드레인 연장 영역이 제1 소스/드레인 연장 영역(251)과 제2 소스/드레인 연장 영역(252)의 복합 구조로 배치되고, 특히 제1 소스/드레인 연장 영역(251)과 제2 소스/드레인 연장 영역(252)에서의 불순물 농도가 다른 점진적(graded) 접합 구조로 배치된다. 이와 같이 할로 영역(253)과 접합하는 제2 소스/드레인 연장 영역(252)의 불순물 농도가 제1 소스/드레인 연장 영역(251)의 불순물 농도보다 상대적으로 높으므로 기생 커패시터(900)의 접합 커패시턴스가 감소된다.
이하에서는 상기와 같은 모스 트랜지스터의 제조 방법을 상세하게 설명하기로 한다.
먼저 도 6을 참조하면, 반도체 기판(200)의 채널 영역 위에 게이트 절연막 패턴(220) 및 게이트 도전막 패턴(230)이 순차적으로 적층된 구조체를 형성한다. 반도체 기판(200)은 소자 분리막(210)에 의해 한정되는 활성 영역을 갖는다. 상기 게이트 절연막 패턴(220)은 산화막 패턴으로 형성하고, 상기 게이트 도전막 패턴(230)은 폴리실리콘막 패턴으로 형성한다. 다음에 반도체 기판(200)의 노출 표면 및 게이트 도전막 패턴(230) 위에 이온 주입 버퍼막(240)을 형성한다. 이온 주입 버퍼막(240)은 산화막으로 형성한다.
다음에 도 7 및 도 8을 참조하면, 게이트 도전막 패턴(230)을 이온 주입 마스크로 한 제1 이온 주입 공정 및 제2 이온 주입 공정을 순차적으로 수행하여 제1 불순물 이온 및 제2 불순물 이온을 주입한다. 이때 제2 불순물 이온의 농도가 제1 불순물 이온의 농도보다 상대적으로 낮으며, 또한 제2 불순물 이온이 제1 불순물 이온보다 상대적으로 깊게 주입되도록 한다. 구체적으로 상기 제1 이온 주입 공정은, 비소(As) 이온을 대략 5-50keV의 주입 에너지 및 대략 1×1014-1×1015ions/㎠의 농도와 대략 20도-30도의 주입 경사로 주입시킴으로서 수행된다. 그리고 상기 제2 이온 주입 공정은, 인(P) 이온을 대략 10-50keV의 주입 에너지 및 대략 5×1013-5×1014ions/㎠의 농도와 대략 20도-30도의 주입 경사로 주입시킴으로써 수행된다.
다음에 도 9를 참조하면, 상기 제1 불순물 이온 및 제2 불순물 이온이 주입된 반도체 기판(200)에 대한 할로 이온 주입 공정을 수행하여 할로 이온을 주입시킨다. 구체적으로 상기 할로 이온 주입은, BF2 이온을 대략 5-50keV의 주입 에너지 및 대략 1×1014-5×1015ions/㎠의 농도로 주입시킴으로써 수행된다. 다음에 제1 열처리 공정으로 상기 제1 불순물 이온, 제2 불순물 이온 및 할로 이온을 확산시켜, 제1 소스/드레인 연장 영역(251), 제2 소스/드레인 연장 영역(252) 및 할로 영역(253)을 형성한다. 제2 소스/드레인 연장 영역(252)은 제1 소스/드레인 연장 영역(251) 하부에 배치된다. 상기 제1 열처리 공정은, N2 분위기 및 대략 800-1000℃의 온도에서 대략 10-30초동안 수행하는 급속 열처리 공정을 사용하여 수행한다.
다음에 도 10을 참조하면, 게이트 도전막 패턴(230)의 측벽에 이온 주입 버 퍼막(240)을 개재하여 게이트 스페이서막(260)을 형성한다. 이를 위하여 게이트 스페이서막용 절연막을 예컨대 질화막을 사용하여 전면에 형성한다. 다음에 통상의 이방성 식각, 예컨대 에치백 공정을 수행하여 상기 게이트 스페이서막(260)을 형성한다. 다음에 상기 게이트 스페이서막(260)을 이온 주입 장벽층으로 한 제3 이온 주입 공정을 수행하여 소스/드레인 영역 형성을 위한 제3 불순물 이온을 주입시킨다. 다음에 제2 열처리 공정으로 상기 제3 불순물 이온을 확산시켜 소스/드레인 영역(254)을 형성한다. 구체적으로 상기 제2 열처리 공정은, N2 분위기 및 대략 900-1050℃의 온도에서 대략 10-30초동안 수행하는 급속 열처리 공정을 사용한다.
이상의 설명에서와 같이, 본 발명에 따른 모스 트랜지스터 및 그 제조 방법에 의하면, LDD(Lightly Doped Drain) 구조를 위한 소스/드레인 연장 영역이 제1 소스/드레인 연장 영역과 제2 소스/드레인 연장 영역의 복합 구조로 배치되고, 특히 제1 소스/드레인 연장 영역에서의 불순물 농도가 제2 소스/드레인 연장 영역에서의 불순물 농도보다 큰 점진적(graded) 접합 구조로 배치되므로 두 영역의 접합 영역에 형성되는 기생 커패시터의 접합 커패시턴스가 감소되며, 그 결과 소자의 스위칭 속도를 향상시킬 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (10)

  1. 채널 영역을 갖는 반도체 기판의 상기 채널 영역 위에 순차적으로 배치되는 게이트 절연막 패턴 및 게이트 도전막 패턴;
    상기 게이트 도전막 패턴의 측벽에 배치되는 게이트 스페이서막;
    상기 채널 영역에 의해 상호 이격되고, 1×1014-1×1015ions/㎠의 농도를 갖는 이온으로 도핑되는 제1 소스/드레인 연장 영역;
    상기 제1 소스/드레인 연장 영역의 하부에서 상기 제1 소스/드레인 연장 영역내의 불순물 농도보다 낮은 5×1013-5×1014ions/㎠의 불순물 농도를 갖는 제2 소스/드레인 연장 영역;
    상기 채널 영역과 인접하면서 제2 소스/드레인 연장 영역을 둘러싸고, 1×1014-5×1015ions/㎠의 농도를 갖는 할로 영역; 및
    상기 제1 소스/드레인 연장 영역 및 제2 소스/드레인 연장 영역을 관통하는 소스/드레인 영역을 구비하는 것을 특징으로 하는 모스 트랜지스터.
  2. 제 1항에 있어서,
    상기 제1 소스/드레인 연장 영역은 비소(As) 이온으로 도핑되는 것을 특징으로 하는 모스 트랜지스터.
  3. 제 1항에 있어서,
    상기 제2 소스/드레인 연장 영역은 인(P) 이온으로 도핑되는 것을 특징으로 하는 모스 트랜지스터.
  4. 제 1항에 있어서,
    상기 할로 영역은 BF2 이온으로 도핑되는 것을 특징으로 하는 모스 트랜지스터.
  5. 반도체 기판의 채널 영역 위에 게이트 절연막 패턴 및 게이트 도전막 패턴이 순차적으로 적층된 구조체를 형성하는 단계;
    상기 구조체 및 반도체 기판 위에 버퍼 산화막을 형성하는 단계;
    상기 게이트 도전막 패턴을 이온 주입 마스크로 한 제1 이온 주입 공정 및 제2 이온 주입 공정을 순차적으로 수행하여 제1 불순물 이온 및 제2 불순물 이온을 주입하되, 상기 제2 불순물 이온의 농도가 상기 제1 불순물 이온의 농도보다 상대적으로 낮고 제2 불순물 이온이 상기 제1 불순물 이온보다 상대적으로 깊게 주입되도록 하는 단계;
    상기 제1 불순물 이온 및 제2 불순물 이온이 주입된 반도체 기판에 대한 할로 이온 주입 공정을 수행하여 할로 이온을 주입시키는 단계;
    제1 열처리 공정으로 상기 제1 불순물 이온, 제2 불순물 이온 및 할로 이온을 확산시켜, 제1 소스/드레인 연장 영역, 제2 소스/드레인 연장 영역 및 할로 영역을 형성하는 단계;
    상기 게이트 도전막 패턴의 측벽에 게이트 스페이서막을 형성하는 단계;
    상기 게이트 스페이서막을 이온 주입 장벽층으로 한 제3 이온 주입 공정을 수행하여 제3 불순물 이온을 주입시키는 단계; 및
    제2 열처리 공정으로 상기 제3 불순물 이온을 확산시켜 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  6. 제 5항에 있어서,
    상기 제1 이온 주입 공정은, 비소(As) 이온을 5-50keV의 주입 에너지 및 1×1014-1×1015ions/㎠의 농도와 20도-30도의 주입 경사로 주입시키는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  7. 제 5항에 있어서,
    상기 제2 이온 주입 공정은, 인(P) 이온을 10-50keV의 주입 에너지 및 5×1013-5×1014ions/㎠의 농도와 20도-30도의 주입 경사로 주입시키는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  8. 제 5항에 있어서,
    상기 할로 이온 주입은, BF2 이온을 5-50keV의 주입 에너지 및1×1014-5×1015ions/㎠의 농도로 주입시키는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  9. 제 5항에 있어서,
    상기 제1 열처리 공정은, N2 분위기 및 800-1000℃의 온도에서 10-30초동안 수행하는 급속 열처리 공정을 사용하는 것을 특징으로 모스 트랜지스터의 제조 방법.
  10. 제 5항에 있어서,
    상기 제2 열처리 공정은, N2 분위기 및 900-1050℃의 온도에서 10-30초동안 수행하는 급속 열처리 공정을 사용하는 것을 특징으로 모스 트랜지스터의 제조 방법.
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