TWI812387B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI812387B
TWI812387B TW111129528A TW111129528A TWI812387B TW I812387 B TWI812387 B TW I812387B TW 111129528 A TW111129528 A TW 111129528A TW 111129528 A TW111129528 A TW 111129528A TW I812387 B TWI812387 B TW I812387B
Authority
TW
Taiwan
Prior art keywords
pattern
line structure
area
active pattern
semiconductor device
Prior art date
Application number
TW111129528A
Other languages
English (en)
Other versions
TW202329438A (zh
Inventor
洪智碩
呂晟溱
洪潤基
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202329438A publication Critical patent/TW202329438A/zh
Application granted granted Critical
Publication of TWI812387B publication Critical patent/TWI812387B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Bipolar Transistors (AREA)
  • Noodles (AREA)
  • Element Separation (AREA)

Abstract

本發明提供一種半導體裝置，包含：基底，包含分別具有第一主動圖案及第二主動圖案的單元區域及核心區域，所述第一主動圖案及所述第二主動圖案具有至少部分地界定其間的溝渠的各別相對側壁表面，以及單元區域與核心區域之間的邊界區域；裝置隔離層，位於邊界區域上以填充溝渠；線結構，位於第一主動圖案上且自單元區域延伸至邊界區域；以及罩蓋圖案，位於邊界區域上覆蓋線結構的末端。裝置隔離層包含至少部分地界定鄰近線結構的末端的凹陷區域的一或多個內部表面，且罩蓋圖案沿著線結構的末端延伸至凹陷區域中。裝置隔離層的頂部表面位於線結構與罩蓋圖案的底部表面之間。

Description

半導體裝置
本發明概念是關於半導體裝置及其製造方法，且特定言之，是關於具有改良的可靠性的半導體記憶體裝置及其製造方法。
相關申請案的交叉參考
此專利申請案主張2022年1月7日在韓國智慧財產局申請的韓國專利申請案第10-2022-0002824號的優先權，所述申請案的全部內容特此以引用的方式併入。
歸因於其小大小、多功能性及/或低成本特性，半導體裝置在電子行業中被視為重要元件。作為半導體裝置中的一者的記憶體裝置可經組態以儲存邏輯資料。隨著電子行業的發展，記憶體裝置變得更加高度整合。因此，構成記憶體裝置的元件的線寬逐漸減小。
除了較高積體密度之外，記憶體裝置需要較高可靠性。然而，記憶體裝置的積體密度的增加可使得記憶體裝置的可靠性降低。因此，正進行許多研究以改良記憶體裝置的可靠性。
本發明概念的一些實例實施例提供一種具有改良的可靠 性的半導體記憶體裝置。
本發明概念的一些實例實施例提供一種製造具有改良的可靠性的半導體記憶體裝置的方法。
根據本發明概念的一些實例實施例，一種半導體裝置可包含：基底，包含包含第一主動圖案的單元區域、包含第二主動圖案的核心區域以及單元區域與核心區域之間的邊界區域，其中第一主動圖案及第二主動圖案具有至少部分地界定第一主動圖案與第二主動圖案之間的溝渠的各別相對側壁表面；裝置隔離層，位於邊界區域上，裝置隔離層填充第一主動圖案與第二主動圖案之間的溝渠；線結構，位於第一主動圖案上，線結構自單元區域延伸至邊界區域；以及罩蓋圖案，位於邊界區域上覆蓋線結構的末端。裝置隔離層可包含至少部分地界定鄰近線結構的末端的凹陷區域的一或多個內部表面，且罩蓋圖案可沿著線結構的末端延伸至凹陷區域中。裝置隔離層的頂部表面可在線結構與罩蓋圖案的底部表面之間。
根據本發明概念的一些實例實施例，一種半導體裝置可包含：基底，包含包含第一主動圖案的單元區域、包含第二主動圖案的核心區域以及單元區域與核心區域之間的邊界區域，其中第一主動圖案及第二主動圖案具有至少部分地界定第一主動圖案與第二主動圖案之間的溝渠的各別相對側壁表面；裝置隔離層，位於邊界區域上，裝置隔離層填充第一主動圖案與第二主動圖案之間的溝渠；線結構，位於第一主動圖案上，線結構自單元區域延伸至邊界區域；核心閘極結構，位於第二主動圖案上；側壁間隔物，位於邊界區域上以覆蓋核心閘極結構的側表面；以及罩蓋圖案，位於 邊界區域上以覆蓋線結構的末端。罩蓋圖案可包含不同於側壁間隔物的材料的材料。
根據本發明概念的一些實例實施例，一種半導體裝置可包含：基底，包含包含第一主動圖案的單元區域、包含第二主動圖案的核心區域以及單元區域與核心區域之間的邊界區域，其中第一主動圖案具有在平行於基底延伸的第一方向上的縱軸且包含在第一方向上彼此間隔開的第一源極/汲極區域及第二源極/汲極區域，第一源極/汲極區域及第二源極/汲極區域具有至少部分地界定第一主動圖案的第一源極/汲極區域與第二源極/汲極區域之間的凹槽的各別相對側壁表面；閘極電極，位於界定於第一主動圖案的第一源極/汲極區域與第二源極/汲極區域之間的凹槽中且在不同於第一方向的第二方向上延伸；閘極介電層，位於閘極電極與第一主動圖案之間；閘極罩蓋層，位於閘極電極上以填充凹槽；裝置隔離層，位於基底上以界定第一主動圖案及第二主動圖案；緩衝層，位於單元區域上；線結構，位於緩衝層上以與第一主動圖案交叉且在與第二方向交叉的第三方向上延伸且自單元區域延伸至邊界區域，線結構包含穿透緩衝層且耦接至第一源極/汲極區域的第一導電圖案、第一導電圖案上的位元線以及位元線與第一導電圖案之間的第一障壁圖案；一對間隔物，分別位於線結構的相對側表面上；接觸插塞，耦接至第二源極/汲極區域；著陸墊，位於接觸插塞上；資料儲存元件，位於著陸墊上；核心閘極結構，位於第二主動圖案上，核心閘極結構包含對應於第一導電圖案的第二導電圖案、對應於第一障壁圖案的第二障壁圖案以及對應於位元線的核心閘極電極；側壁間隔物，位於核心閘極結構的側表面上；以及罩 蓋圖案，位於邊界區域上覆蓋線結構的末端。
根據本發明概念的一些實例實施例，一種製造半導體裝置的方法可包含：在基底的單元區域上形成第一主動圖案；在基底的核心區域上形成第二主動圖案；在單元區域與核心區域之間的邊界區域上形成裝置隔離層；在單元區域上形成包含導電層且具有定位於邊界區域上的末端的板結構；在板結構的末端上形成側壁間隔物；形成第一蝕刻遮罩圖案以覆蓋核心區域及暴露邊界區域及單元區域；基於執行使用第一蝕刻遮罩圖案的第一蝕刻製程來選擇性地移除板結構的末端上的側壁間隔物；在板結構上形成遮罩層以囊封板結構的末端；基於圖案化遮罩層來形成線形狀的遮罩圖案；以及基於使用遮罩圖案作為蝕刻遮罩來蝕刻板結構而形成與第一主動圖案交叉的線結構。
10:半導體裝置
100:基底
A-A'、B-B'、C-C'、D-D'、E-E':線
ACT1:第一主動圖案
ACT1s、ACT2s:側壁表面
ACT2:第二主動圖案
BAL:障壁層
BL:位元線
BP:障壁圖案
BR:邊界區域
CAR:單元區域
CGE:核心閘極電極
CGI:核心閘極絕緣層
CGS:核心閘極結構
CH:通道區域
CL1:第一導電層
CL2:第二導電層
CNH1:第一接觸孔
CNH2:第二接觸孔
CNP:接觸部分
CNT:接觸件
COP:第一蝕刻遮罩圖案
COR:核心區域
CP:導電圖案
D1:第一方向
D2:第二方向
D3:第三方向
D4:第四方向
DCL:虛設導電層
DCNT:虛設接觸件
DML:罩蓋圖案
DMLb、ILb:底部表面
DS:資料儲存元件
EN:末端
GE:閘極電極
GI:閘極介電層
GP:閘極罩蓋層
GRV:凹槽
IFS:絕緣柵欄
IL:緩衝層
ILD:層間絕緣層
INP:絕緣圖案
LP:著陸墊
LPP:下部突出部分
LST:線結構
M、N:部分
MAL:第二遮罩層
MP:遮罩圖案
MP1:第一遮罩圖案
MP2:第二遮罩圖案
PLS:板結構
POR:周邊電路區域
RS:凹陷區域
RSw:內部側壁
SD1:第一源極/汲極區域
SD1i、SD2i:側壁表面
SD2:第二源極/汲極區域
SOP:第二蝕刻遮罩圖案
SP:間隔物
SPC:側壁間隔物
ST:裝置隔離層
STi:內部表面
STL:制動器層
STP:制動器圖案
STt:頂部表面
TR1:第一溝渠
TR2:第二溝渠
TR3:第三溝渠
UCR:底切區域
圖1為示出根據本發明概念的一些實例實施例的半導體裝置的平面圖。
圖2為示出圖1的單元區域與核心區域之間的邊界的放大平面圖。
圖3A為沿著圖2的線A-A'截取的截面圖，圖3B為沿著圖2的線B-B'截取的截面圖，圖3C為沿著圖2的線C-C'截取的截面圖，圖3D為沿著圖2的線D-D'截取的截面圖，且圖3E為沿著圖2的線E-E'截取的截面圖。
圖4為示出圖3D的部分『M』的放大截面圖。
圖5及圖6為放大截面圖，其中的各者示出根據本發明概念的一些實例實施例的半導體裝置的一部分(例如圖3D的M)。
圖7、圖9、圖11、圖13以及圖15為示出根據一些實例實施例的製造半導體裝置的方法的平面圖。
圖8A、圖10A、圖12A、圖14A以及圖16A為分別沿著圖7、圖9、圖11、圖13以及圖15的線A-A'截取的截面圖。
圖8B、圖10B、圖12B、圖14B以及圖16B為分別沿著圖7、圖9、圖11、圖13以及圖15的線B-B'截取的截面圖。
圖8C、圖10C、圖12C、圖14C以及圖16C為分別沿著圖7、圖9、圖11、圖13以及圖15的線C-C'截取的截面圖。
圖8D、圖10D、圖12D、圖14D以及圖16D為分別沿著圖7、圖9、圖11、圖13以及圖15的線D-D'截取的截面圖。
圖8E、圖10E、圖12E、圖14E以及圖16E為分別沿著圖7、圖9、圖11、圖13以及圖15的線E-E'截取的截面圖。
圖17、圖18、圖19、圖20以及圖21為示出形成圖14D的部分『N』的方法的截面圖。
圖1為示出根據本發明概念的一些實例實施例的半導體裝置的平面圖。半導體裝置10可包含單元區域CAR。單元區域CAR可為包含多個記憶體單元的區域，且單元區域CAR中的各者可用作單一單位單元區塊。單元區域CAR可在第一方向D1及第二方向D2上彼此間隔開。如所繪示，第一方向D1可平行於基底100(例如平行於基底100的頂部表面、平行於基底100的底部表 面、平行於由基底界定的平面等)延伸。如所繪示，第二方向D2可不同於(例如垂直於)第一方向且可平行於基底100(例如平行於基底100的頂部表面、平行於基底100的底部表面、平行於由基底界定的平面等)延伸。
核心區域COR可設置於單元區域CAR的鄰近者之間。感測放大器及寫入驅動器可設置於核心區域COR中。周邊電路區域POR可設置於單元區域CAR的一側處。周邊電路區域POR可包含列解碼器、行解碼器等等。
圖2為示出圖1的單元區域與核心區域之間的邊界的放大平面圖。圖3A為沿著圖2的線A-A'截取的截面圖，圖3B為沿著圖2的線B-B'截取的截面圖，圖3C為沿著圖2的線C-C'截取的截面圖，圖3D為沿著圖2的線D-D'截取的截面圖，且圖3E為沿著圖2的線E-E'截取的截面圖。圖4為示出圖3D的部分『M』的放大截面圖。
參考圖2，可提供包含單元區域CAR、邊界區域BR以及核心區域COR的基底100。單元區域CAR可為多個記憶體單元設置於其中的區域。邊界區域BR可插入於單元區域CAR與核心區域COR之間。邊界區域BR可為經提供以減輕在單元區域CAR及核心區域COR上製造不同結構的製程中的技術困難的緩衝區域。邊界區域BR可經組態以將單元區域CAR上的結構連接至核心區域COR上的結構。
基底100可為塊狀矽基底、絕緣體上矽(silicon-on-insulator；SOI)基底、鍺基底、絕緣體上鍺(germanium-on-insulator；GOI)基底、矽鍺基底或包含由選擇性磊晶生長(selective epitaxial growth；SEG)技術生長的磊晶層的基底。
在下文中，將參考圖2及圖3A至圖3E更詳細地描述單元區域CAR。裝置隔離層ST可設置於基底100的單元區域CAR上以界定第一主動圖案ACT1。可藉由圖案化基底100的上部部分來形成第一主動圖案ACT1。第一主動圖案ACT1中的各者可在平行於基底100的頂部表面的第三方向D3上延伸。換言之，第一主動圖案ACT1中的各者可具有平行於第三方向D3的長軸(例如縱軸)。第一主動圖案ACT1可在第一方向D1及第二方向D2上二維配置。第一主動圖案ACT1可在第三方向D3上彼此間隔開。
第一主動圖案ACT1中的各者可在垂直於基底100的頂部表面的方向(即第四方向D4)上具有隨著高度的增加而減小的寬度。換言之，隨著與基底100的底部表面的距離增加，第一主動圖案ACT1中的各者的寬度可減小。
第一溝渠TR1及第二溝渠TR2可界定於第一主動圖案ACT1之間。如所繪示，第一主動圖案ACT1可包含至少部分地界定第一溝渠TR1及/或第二溝渠TR2的一或多個表面。如所繪示，第一溝渠TR1及/或第二溝渠TR2可各自至少部分地由第一主動圖案ACT1的相對各別側壁表面界定。裝置隔離層ST可填充第一主動圖案ACT1之間的第一溝渠TR1及第二溝渠TR2。第一溝渠TR1可界定於在第二方向D2上彼此鄰近的一對第一主動圖案ACT1之間。第二溝渠TR2可界定於在第三方向D3上彼此鄰近的一對第一主動圖案ACT1之間。
在第二方向D2上彼此鄰近的一對第一主動圖案ACT1之間的距離可小於在第三方向D3上彼此鄰近的一對第一主動圖案 ACT1之間的距離。因此，第二溝渠TR2可比第一溝渠TR1更深。換言之，第二溝渠TR2的底部可低於第一溝渠TR1的底部(例如參見圖3B)。
第一主動圖案ACT1中的各者的上部部分可包含第一源極/汲極區域SD1及一對第二源極/汲極區域SD2。第一源極/汲極區域SD1可定位於一對第二源極/汲極區域SD2之間。換言之，當以平面圖查看時，第二源極/汲極區域SD2、第一源極/汲極區域SD1以及第二源極/汲極區域SD2可在第三方向D3上依序配置。舉例而言，如所繪示，各第一主動圖案ACT1可具有在平行於基底100的頂部表面延伸的第三方向D3上的縱軸(例如長軸)，且可包含在第三方向D3上彼此間隔開(例如彼此隔離而非直接接觸)的至少第一源極/汲極區域SD1及第二源極/汲極區域SD2。
一對凹槽GRV可界定於第一主動圖案ACT1中的各者中(例如參見圖3C)。凹槽GRV中的各者可界定於第一源極/汲極區域SD1與第二源極/汲極區域SD2之間。舉例而言，如至少圖7中所繪示，第一主動圖案ACT1的第一源極/汲極區域SD1及第二源極/汲極區域SD2可具有至少部分地界定第一主動圖案ACT1的第一源極/汲極區域SD1與第二源極/汲極區域SD2之間的凹槽GRV的各別相對側壁表面SD1i及側壁表面SD2i。凹槽GRV可設置成穿透第一主動圖案ACT1的上部部分，且可在向下方向上自第一主動圖案ACT1的頂部表面朝向基底100的底部表面延伸。凹槽GRV的底部可高於第一溝渠TR1及第二溝渠TR2的底部。
第一主動圖案ACT1中的各者的上部部分可更包含一對通道區域CH。當以平面圖查看時，通道區域CH可插入於第一源 極/汲極區域SD1與第二源極/汲極區域SD2之間。通道區域CH可定位於凹槽GRV下方(例如參見圖3D)。因此，通道區域CH可定位於低於第一源極/汲極區域SD1及第二源極/汲極區域SD2的層級處。
在本說明書中，表述「層級」可意謂「在豎直方向上的豎直層級量測」。如本文中所使用，豎直方向及/或術語「豎直」可指代平行於理解為垂直於基底100、基底100的頂部表面、基底100的底部表面、裝置隔離層ST的頂部表面STt或類似者的第四方向D4的方向。如關於組件表述的術語「層級」可指代組件與參考位置(例如基底100、基底100的頂部表面、基底100的底部表面、裝置隔離層ST的頂部表面STt、其任何組合或類似者)的距離及/或間隔。術語「豎直」可平行於第四方向D4且因此可垂直於基底100的頂部表面及/或底部表面。如本文中所描述，描述為比另一元件「高」或「低」的組件可理解為在豎直方向(例如第四方向D4)上分別比另一元件更遠離或更靠近參考位置(例如基底100、基底100的頂部表面、基底100的底部表面、裝置隔離層ST的頂部表面STt、其任何組合或類似者)。
閘極電極GE可設置成與第一主動圖案ACT1及裝置隔離層ST交叉。閘極電極GE可分別設置於凹槽GRV中。閘極電極GE可彼此平行地在第二方向D2上延伸。一對閘極電極GE可設置於第一主動圖案ACT1的各對通道區域CH上。換言之，當以平面圖查看時，閘極電極GE可插入於第一源極/汲極區域SD1與第二源極/汲極區域SD2之間。閘極電極GE的頂部表面可低於第一主動圖案ACT1的頂部表面(例如第一源極/汲極區域SD1的頂 部表面或第二源極/汲極區域SD2的頂部表面)。
返回參考圖3D，閘極電極GE的上部部分可鄰近第一主動圖案ACT1的第一源極/汲極區域SD1。閘極電極GE的下部部分可鄰近通道區域CH。閘極電極GE可對應於記憶體單元的字元線。
參考圖2及圖3A至圖3E，閘極介電層GI可插入於閘極電極GE與第一主動圖案ACT1之間。閘極罩蓋層GP可設置於閘極電極GE上。閘極罩蓋層GP可覆蓋閘極電極GE的頂部表面。閘極罩蓋層GP的頂部表面可與第一主動圖案ACT1的頂部表面共面。
閘極電極GE可由以下中的至少一者形成或包含以下中的至少一者：導電金屬氮化物材料(例如氮化鈦或氮化鉭)及/或金屬材料(例如鈦、鉭、鎢、銅或鋁)。閘極介電層GI可由以下中的至少一者或包含以下中的至少一者：氧化矽、氮化矽、氮氧化矽及/或高k介電材料。在一些實例實施例中，高k介電材料可包含氧化鉿、氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅或其組合。閘極罩蓋層GP可包含氧化矽層、氮化矽層及/或氮氧化矽層。
緩衝層IL可設置於基底100上。緩衝層IL可包含形成為暴露第一主動圖案ACT1的第一源極/汲極區域SD1的第一接觸孔CNH1。在一些實例實施例中，緩衝層IL可包含依序堆疊的第一絕緣層及第二絕緣層。第二絕緣層可具有高於第一絕緣層的介電常數。舉例而言，第一絕緣層可包含氧化矽層，且第二絕緣層可 包含氮氧化矽層。
線結構LST可設置於緩衝層IL上且可在第一方向D1上延伸且彼此平行。線結構LST可在第二方向D2上配置。當以平面圖查看時，線結構LST可設置成與閘極電極GE呈直角交叉(例如參見圖2)。一對間隔物SP可設置於線結構LST中的各者的相對側表面上。間隔物SP可由以下中的至少一者或包含以下中的至少一者：氧化矽、氮化矽及/或氮氧化矽。
在一些實例實施例中，間隔物SP中的各者可包含第一間隔物、第二間隔物以及第三間隔物。第一間隔物可直接覆蓋線結構LST的側表面。第二間隔物可插入於第一間隔物與第三間隔物之間。第二間隔物可由介電常數低於第一間隔物及第三間隔物的絕緣材料形成。作為實例，第一間隔物及第三間隔物中的各者可包含氮化矽層，且第二間隔物可包含氧化矽層。作為另一實例，第二間隔物可為由空氣形成的空氣間隔物。
線結構LST中的各者可包含依序堆疊的導電圖案CP、障壁圖案BP、位元線BL以及遮罩圖案MP。導電圖案CP可包含設置成填充第一接觸孔CNH1且耦接至第一源極/汲極區域SD1的接觸部分CNP。更特定言之，接觸部分CNP可穿透緩衝層IL且可在朝向基底100的底部表面的方向上延伸。接觸部分CNP可與第一源極/汲極區域SD1直接接觸。
障壁圖案BP可防止或抑制位元線BL中的金屬材料擴散至導電圖案CP中。位元線BL可經由障壁圖案BP及導電圖案CP電連接至第一源極/汲極區域SD1。
導電圖案CP可由以下中的至少一者形成或包含以下中 的至少一者：摻雜半導體材料(例如摻雜矽或摻雜鍺)。障壁圖案BP可由以下中的至少一者形成或包含以下中的至少一者：導電金屬氮化物(例如氮化鈦或氮化鉭)。位元線BL可由以下中的至少一者形成或包含以下中的至少一者：金屬材料(例如鈦、鉭、鎢、銅或鋁)。
遮罩圖案MP可包含依序堆疊於位元線BL上的第一遮罩圖案MP1、制動器圖案STP以及第二遮罩圖案MP2。制動器圖案STP可插入於第一遮罩圖案MP1與第二遮罩圖案MP2之間。第一遮罩圖案MP1、制動器圖案STP以及第二遮罩圖案MP2中的各者可由以下形成或包含以下：氮化矽或氮氧化矽。作為實例，第一遮罩圖案MP1、制動器圖案STP以及第二遮罩圖案MP2可由相同材料(例如氮化矽)形成或包含相同材料。
返回參考圖3B，多個絕緣柵欄IFS可設置於閘極罩蓋層GP上。絕緣柵欄IFS中的各者可穿透緩衝層IL且可延伸至閘極罩蓋層GP的上部部分中。
返回參考圖2及圖3B，絕緣柵欄IFS可在第一方向D1及第二方向D2上二維配置。詳言之，絕緣柵欄IFS可在第二方向D2上配置於在第二方向D2上延伸的閘極罩蓋層GP上。絕緣柵欄IFS及線結構LST可在第二方向D2上交替地配置。在第二方向D2上配置的絕緣柵欄IFS可與其下的閘極電極GE豎直地交疊。
參考圖2及圖3A至圖3E，接觸件CNT可設置成穿透緩衝層IL且分別耦接至第二源極/汲極區域SD2。接觸件CNT中的各者可形成為填充藉由部分地蝕刻第二源極/汲極區域SD2的上部 部分而形成的第二接觸孔CNH2。返回參考圖3A，接觸件CNT可與由第二接觸孔CNH2暴露的第二源極/汲極區域SD2直接接觸。另外，接觸件CNT可與間隔物SP的側表面及裝置隔離層ST的頂部表面接觸。接觸件CNT可藉由間隔物SP與鄰近其的線結構LST間隔開。接觸件CNT中的各者可由以下中的至少一者形成或包含以下中的至少一者：摻雜半導體材料(例如摻雜矽、摻雜鍺等等)。
返回參考圖2，接觸件CNT可在第一方向D1及第二方向D2上二維配置。詳言之，絕緣柵欄IFS及線結構LST可在第二方向D2上交替地配置。接觸件CNT及絕緣柵欄IFS可插入於線結構LST的鄰近者之間。線結構LST的鄰近者之間的接觸件CNT及絕緣柵欄IFS可在第一方向D1上交替地配置。
著陸墊LP可分別設置於接觸件CNT上且耦接至接觸件CNT。著陸墊LP可經由接觸件CNT分別電連接至第二源極/汲極區域SD2。著陸墊LP可與連接至其的接觸件CNT不對準。亦即，著陸墊LP的中心可自連接至其的接觸件CNT的中心水平地偏移(例如參見圖2及圖3A)。著陸墊LP可由以下中的至少一者形成或包含以下中的至少一者：金屬材料(例如鈦、鉭、鎢、銅或鋁)。
絕緣圖案INP可設置於遮罩圖案MP上。單元區域CAR上的絕緣圖案INP可界定著陸墊LP的平面形狀。彼此鄰近的著陸墊LP可藉由絕緣圖案INP彼此間隔開。
資料儲存元件DS可分別設置於著陸墊LP上。詳言之，資料儲存元件DS中的各者可經由著陸墊LP及接觸件CNT電連接至第二源極/汲極區域SD2。在一些實例實施例中，資料儲存元件DS中的各者可為用於儲存資料的電容器。作為實例，資料儲存 元件DS可包含分別連接至著陸墊LP的底部電極、覆蓋底部電極的頂部電極以及插入於底部電極與頂部電極之間的介電層。頂部電極可設置成覆蓋底部電極中的所有或一些的共同電極。
底部電極中的各者可塑形為如空心圓柱。底部電極中的各者可由以下中的至少一者形成或包含以下中的至少一者：摻雜矽、金屬材料(例如鎢)或導電金屬化合物(例如氮化鈦)。介電層可由以下中的至少一者形成或包含以下中的至少一者：高k介電材料(例如氧化鉿、氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅或其組合)。頂部電極可由以下中的至少一者形成或包含以下中的至少一者；摻雜矽、Ru、RuO、Pt、PtO、Ir、IrO、SrRuO(SRO)、(Ba,Sr)RuO(BSRO)、CaRuO(CRO)、BaRuO、La(Sr,Co)O、Ti、TiN、W、WN、Ta、TaN、TiAlN、TiSiN、TaAlN、TaSiN或其組合。
在下文中，將參考圖2、圖3D以及圖3E更詳細地描述邊界區域BR及核心區域COR。第三溝渠TR3可界定於基底100的單元區域CAR與核心區域COR之間。換言之，第三溝渠TR3可界定於基底100的邊界區域BR上。裝置隔離層ST可設置成填充第三溝渠TR3。
至少一個第二主動圖案ACT2可設置於核心區域COR上。在一些實例實施例中，第三溝渠TR3可界定於單元區域CAR的第一主動圖案ACT1與核心區域COR的第二主動圖案ACT2之間。舉例而言，如至少圖3D中所繪示，單元區域CAR的第一主動圖案ACT1及核心區域COR的第二主動圖案ACT2具有至少部 分地界定單元區域CAR的第一主動圖案ACT1與核心區域COR的第二主動圖案ACT2之間的第三溝渠TR3的各別相對側壁表面ACT1s及側壁表面ACT2s，且裝置隔離層ST可填充第三溝渠TR3。在圖2中，第二主動圖案ACT2示出為具有矩形形狀，但本發明概念不限於此實例；例如，第二主動圖案ACT2的形狀可不同地改變。
核心閘極結構CGS可設置於核心區域COR上。核心閘極結構CGS可包含依序堆疊於第二主動圖案ACT2上的核心閘極絕緣層CGI、導電圖案CP、障壁圖案BP、核心閘極電極CGE以及第一遮罩圖案MP1。在一些實例實施例中，核心閘極結構CGS及第二主動圖案ACT2可構成核心區域COR中的感測放大器的電晶體。
構成核心閘極結構CGS的元件可由與構成上文所描述的單元區域CAR上的線結構LST的元件實質上相同的製程形成。核心閘極結構CGS的元件中的各者可安置於與線結構LST的元件中的對應者相同的層級處。舉例而言，核心閘極絕緣層CGI可對應於緩衝層IL，且核心閘極電極CGE可對應於位元線BL。
在一些實例實施例中，核心閘極結構CGS的末端可延伸至邊界區域BR的裝置隔離層ST上的區域。換言之，核心閘極結構CGS的至少一部分可與邊界區域BR的裝置隔離層ST豎直地交疊。
側壁間隔物SPC可設置於核心閘極結構CGS的側表面上。如圖3D中所繪示，側壁間隔物SPC可置放於邊界區域BR的裝置隔離層ST上。側壁間隔物SPC可由以下中的至少一者形成 或包含以下中的至少一者：氧化矽、氮化矽或氮氧化矽。
參考圖2，線結構LST的末端EN可延伸至邊界區域BR的裝置隔離層ST上的區域。罩蓋圖案DML可連接至線結構LST的末端EN。罩蓋圖案DML可設置於邊界區域BR的裝置隔離層ST上。罩蓋圖案DML可在第一方向D1的相對方向上自線結構LST的末端EN朝向核心區域COR延伸。彼此連接的罩蓋圖案DML及線結構LST可在第一方向D1上彼此對準。罩蓋圖案DML的線寬可實質上等於連接至其的線結構LST的線寬。
返回參考圖2、圖3D以及圖3E，罩蓋圖案DML可包含制動器圖案STP及第二遮罩圖案MP2。可自罩蓋圖案DML省略導電圖案CP、障壁圖案BP以及位元線BL。
制動器圖案STP可覆蓋邊界區域BR上的線結構LST的末端EN。制動器圖案STP可自單元區域CAR延伸以覆蓋邊界區域BR上的裝置隔離層ST的頂部表面以及核心區域COR上的核心閘極結構CGS。制動器圖案STP可覆蓋側壁間隔物SPC。層間絕緣層ILD可插入於罩蓋圖案DML與覆蓋側壁間隔物SPC的制動器圖案STP之間。
第二遮罩圖案MP2可設置於制動器圖案STP上。第二遮罩圖案MP2可經由邊界區域BR自單元區域CAR延伸至核心閘極結構CGS上的區域，且邊界區域BR上的第二遮罩圖案MP2的一部分可用作罩蓋圖案DML的一部分。當以平面視圖查看時，第二遮罩圖案MP2可與罩蓋圖案DML交疊。第二遮罩圖案MP2可為與核心區域COR交疊的板形圖案。舉例而言，核心區域COR上的第二遮罩圖案MP2不僅可覆蓋核心閘極結構CGS而且可覆蓋 圍繞核心閘極結構CGS的層間絕緣層ILD。
在一些實例實施例中，如圖2中所繪示，當以平面視圖查看時，第二遮罩圖案MP2可具有手形狀。詳言之，單元區域CAR及邊界區域BR上的第二遮罩圖案MP2可為在第一方向D1上延伸的線形圖案。單元區域CAR及邊界區域BR上的第二遮罩圖案MP2可用作線結構LST的一部分及罩蓋圖案DML的一部分。核心區域COR上的第二遮罩圖案MP2可為形成為完全覆蓋核心區域COR的板形圖案。
凹陷區域RS可界定於罩蓋圖案DML下方的裝置隔離層ST的上部部分中。舉例而言，如至少圖3D中所繪示，裝置隔離層ST可包含至少部分地界定鄰近線結構LST的末端EN的凹陷區域RS的一或多個內部表面STi。裝置隔離層ST中的凹陷區域RS的底部可低於線結構LST下方的裝置隔離層ST的頂部表面STt。裝置隔離層ST中的凹陷區域RS的底部可低於核心閘極結構CGS下方的裝置隔離層ST的頂部表面。
罩蓋圖案DML的第二遮罩圖案MP2可沿著制動器圖案STP延伸至裝置隔離層ST的凹陷區域RS中。罩蓋圖案DML的第二遮罩圖案MP2的底部表面可低於線結構LST的第二遮罩圖案MP2的底部表面。罩蓋圖案DML的第二遮罩圖案MP2的底部表面可低於核心區域COR上的第二遮罩圖案MP2的底部表面。
罩蓋圖案DML的底部表面DMLb可與裝置隔離層ST的凹陷區域RS的底部接觸。罩蓋圖案DML的底部表面DMLb可低於線結構LST的緩衝層IL的底部表面。換言之，罩蓋圖案DML的底部表面DMLb可低於線結構LST下方的裝置隔離層ST的頂 部表面STt。舉例而言，如至少圖3D中所繪示，裝置隔離層ST的頂部表面STt可在第四方向D4(例如豎直方向)上位於線結構LST與罩蓋圖案DML的底部表面DMLb之間。
返回參考圖3E，一對間隔物SP可設置於罩蓋圖案DML的相對側表面上。一對間隔物SP可自線結構LST的相對側表面延伸至罩蓋圖案DML的相對側表面。虛設接觸件DCNT可設置於罩蓋圖案DML的鄰近者之間。虛設接觸DCNT的底部可與裝置隔離層ST接觸。虛設導電層DCL可設置於虛設接觸件DCNT上。
返回參考圖2、圖3D以及圖3E，絕緣圖案INP可設置於第二遮罩圖案MP2上。儘管未繪示，但至少一個金屬線可設置於絕緣圖案INP中。金屬線可設置成將線結構LST的位元線BL電連接至核心閘極結構CGS的核心閘極電極CGE。
將參考圖4更詳細地描述根據本發明概念的一些實例實施例的罩蓋圖案DML。罩蓋圖案DML可設置於核心區域COR的層間絕緣層ILD與線結構LST的末端EN之間。罩蓋圖案DML可設置成囊封線結構LST的末端EN。換言之，罩蓋圖案DML可防止位元線暴露於線結構LST的末端EN附近的氧環境。
罩蓋圖案DML可沿著線結構LST的末端EN朝向裝置隔離層ST延伸。罩蓋圖案DML的下部部分可設置於裝置隔離層ST的凹陷區域RS中。罩蓋圖案DML的底部表面DMLb可低於線結構LST的底部表面。罩蓋圖案DML的底部表面DMLb可低於線結構LST下方的裝置隔離層ST的頂部表面STt。因此，罩蓋圖案DML可設置成完全囊封線結構LST的末端EN。
側壁間隔物SPC可設置於核心閘極結構CGS的側表面 上，但間隔物可不設置於線結構LST的末端EN上。罩蓋圖案DML的材料可包括不同於側壁間隔物SPC的材料。線結構LST的末端EN可直接覆蓋有罩蓋圖案DML。詳言之，線結構LST的末端EN可直接覆蓋有罩蓋圖案DML的制動器圖案STP。舉例而言，線結構LST的末端EN可直接覆蓋有(例如直接接觸)罩蓋圖案DML，而側壁間隔物SPC不插入於線結構LST的末端EN與罩蓋圖案DML之間。在一些實例實施例中，由於制動器圖案STP包含氮化矽，因此可防止位元線BL的末端EN暴露於氧環境。
裝置隔離層ST的凹陷區域RS可包含延伸至線結構LST下方的區域的底切區域UCR。底切區域UCR可為自凹陷區域RS水平地延伸的空白空間。底切區域UCR可形成為暴露緩衝層IL的底部表面ILb的至少一部分。罩蓋圖案DML可包含填充底切區域UCR的下部突出部分LPP。下部突出部分LPP的頂部表面可直接覆蓋緩衝層IL的底部表面ILb。下部突出部分LPP可與線結構LST的至少一部分豎直地交疊。
如圖4中所繪示，根據一些實例實施例的罩蓋圖案DML可具有字母「L」的形狀且可覆蓋線結構LST的末端EN。因此，罩蓋圖案DML可更有效地囊封線結構LST的末端EN，且因此，可更有效地防止位元線BL的末端EN暴露於氧環境。
圖5及圖6為放大截面圖，其中的各者示出根據本發明概念的一些實例實施例的半導體裝置的一部分(例如圖3D的M)。在一些實例實施例的以下描述中，出於簡潔起見，先前參考圖4所描述的元件可不更詳細地進行描述。
參考圖5，裝置隔離層ST的凹陷區域RS可包含鄰近線 結構LST的末端EN的內部側壁RSw。凹陷區域RS的內部側壁RSw可與線結構LST的末端EN豎直對準。罩蓋圖案DML可直接覆蓋線結構LST的末端EN及凹陷區域RS的內部側壁RSw。
不同於一些實例實施例，包含先前參考圖4所描述的實例實施例，一些實例實施例中的裝置隔離層ST的凹陷區域RS可能不具有底切區域UCR。在一些實例實施例中，可自罩蓋圖案DML省略下部突出部分LPP。
參考圖6，可省略核心閘極結構CGS的側表面上的側壁間隔物SPC。制動器圖案STP可直接覆蓋核心閘極結構CGS的側表面。層間絕緣層ILD可設置於制動器圖案STP與罩蓋圖案DML之間。
圖7、圖9、圖11、圖13以及圖15為示出根據一些實例實施例的製造半導體裝置的方法的平面圖。圖8A、圖10A、圖12A、圖14A以及圖16A為分別沿著圖7、圖9、圖11、圖13以及圖15的線A-A'截取的截面圖。圖8B、圖10B、圖12B、圖14B以及圖16B為分別沿著圖7、圖9、圖11、圖13以及圖15的線B-B'截取的截面圖。圖8C、圖10C、圖12C、圖14C以及圖16C為分別沿著圖7、圖9、圖11、圖13以及圖15的線C-C'截取的截面圖。圖8D、圖10D、圖12D、圖14D以及圖16D為分別沿著圖7、圖9、圖11、圖13以及圖15的線D-D'截取的截面圖。圖8E、圖10E、圖12E、圖14E以及圖16E為分別沿著圖7、圖9、圖11、圖13以及圖15的線E-E'截取的截面圖。圖17、圖18、圖19、圖20以及圖21為示出形成圖14D的部分『N』的方法的截面圖。
參考圖7及圖8A至圖8E，可提供包含單元區域CAR、 邊界區域BR以及核心區域COR的基底100。可圖案化基底100的上部部分以在單元區域CAR上形成第一主動圖案ACT1及在核心區域COR上形成第二主動圖案ACT2。
第一主動圖案ACT1中的各者可在平行於基底100的頂部表面的第三方向D3上延伸。第一主動圖案ACT1可在第一方向D1及第二方向D2上二維配置。第一主動圖案ACT1可在第三方向D3上彼此間隔開。
第一溝渠TR1及第二溝渠TR2可形成於第一主動圖案ACT1之間。第一溝渠TR1可形成於在第二方向D2上彼此鄰近的一對第一主動圖案ACT1之間。第二溝渠TR2可形成於在第三方向D3上彼此鄰近的一對第一主動圖案ACT1之間。
第三溝渠TR3可形成於單元區域CAR的第一主動圖案ACT1與核心區域COR的第二主動圖案ACT2之間。第三溝渠TR3可形成於邊界區域BR及核心區域COR上。
裝置隔離層ST可形成為填充(例如部分地或完全填充)第一溝渠TR1至第三溝渠TR3(的所界定體積空間)。在一些實例實施例中，裝置隔離層ST可形成為完全填充第一溝渠TR1至第三溝渠TR3及覆蓋第一主動圖案ACT1及第二主動圖案ACT2。可對裝置隔離層ST執行平坦化製程以暴露第一主動圖案ACT1及第二主動圖案ACT2的頂部表面。
可藉由圖案化單元區域CAR上的第一主動圖案ACT1及裝置隔離層ST來形成凹槽GRV。當以平面視圖查看時，凹槽GRV中的各者可為在第二方向D2上延伸的線形空白區域。
凹槽GRV的形成可包含形成包含開口的硬遮罩圖案，及 使用硬遮罩圖案作為蝕刻遮罩來蝕刻第一主動圖案ACT1及裝置隔離層ST的經暴露部分。凹槽GRV可形成為比第一溝渠TR1淺。
閘極介電層GI、閘極電極GE以及閘極罩蓋層GP可依序形成於凹槽GRV中的各者中。詳言之，閘極介電層GI可形成為保形地覆蓋凹槽GRV的內部表面。閘極介電層GI可包含氧化矽層、氮化矽層、氮氧化矽層及/或高k介電層。
可藉由在閘極介電層GI上形成導電層來形成閘極電極GE以填充凹槽GRV。導電層可由以下中的至少一者形成或包含以下中的至少一者：導電金屬氮化物材料及/或金屬材料。
可使閘極介電層GI及閘極電極GE凹陷，且接著可在閘極電極GE的凹陷部分中形成閘極罩蓋層GP。閘極罩蓋層GP可具有與第一主動圖案ACT1的頂部表面共面的頂部表面。
第一源極/汲極區域SD1及一對第二源極/汲極區域SD2可藉由對第一主動圖案ACT1執行離子植入製程而形成於第一主動圖案ACT1的上部部分中。一對第二源極/汲極區域SD2可與插入於其間的第一源極/汲極區域SD1在第三方向D3上彼此間隔開。在一些實例實施例中，第一源極/汲極區域SD1及第二源極/汲極區域SD2可摻雜有相同雜質。
通道區域CH可界定於定位於閘極電極GE下方的第一主動圖案ACT1的一部分中。當以平面圖查看時，通道區域CH可插入於第一源極/汲極區域SD1與第二源極/汲極區域SD2之間。閘極電極GE可設置成面向通道區域CH的頂部表面及相對側表面(例如參見圖8B)。
參考圖9及圖10A至圖10E，緩衝層IL可形成於基底 100的頂部表面上。換言之，緩衝層IL可形成於單元區域CAR、邊界區域BR以及核心區域COR上。作為實例，緩衝層IL可為氧化矽層及氮氧化矽層堆疊於其中的多層結構。可圖案化單元區域CAR上的緩衝層IL以形成分別暴露第一主動圖案ACT1的第一源極/汲極區域SD1的第一接觸孔CNH1。當形成第一接觸孔CNH1時，可使第一源極/汲極區域SD1的上部部分凹陷。當形成第一接觸孔CNH1時，亦可使圍繞第一源極/汲極區域SD1的裝置隔離層ST的上部部分凹陷。
第一導電層CL1、障壁層BAL以及第二導電層CL2可依序形成於緩衝層IL上。第一導電層CL1、障壁層BAL以及第二導電層CL2可形成於單元區域CAR、邊界區域BR以及核心區域COR上。
第一導電層CL1可填充第一接觸孔CNH1。換言之，第一導電層CL1可與第一主動圖案ACT1的第一源極/汲極區域SD1接觸。填充第一接觸孔CNH1的第一導電層CL1可用作接觸部分CNP。第一導電層CL1可藉由緩衝層IL與第一主動圖案ACT1的第二源極/汲極區域SD2豎直地間隔開。第一導電層CL1可由摻雜半導體材料形成或包含摻雜半導體材料。
障壁層BAL可形成為插入於第一導電層CL1與第二導電層CL2之間。障壁層BAL可由導電金屬氮化物材料中的至少一者形成或包含導電金屬氮化物材料中的至少一者。第二導電層CL2可由金屬材料中的至少一者形成或包含金屬材料中的至少一者。障壁層BAL可防止或抑制第二導電層CL2中的金屬材料擴散至第一導電層CL1中。
參考圖11及圖12A至圖12E，第一遮罩圖案MP1可形成於第二導電層CL2上。第一遮罩圖案MP1可形成為完全覆蓋單元區域CAR。第一遮罩圖案MP1的邊緣可與邊界區域BR交疊。核心區域COR上的第一遮罩圖案MP1可界定核心閘極結構CGS。詳言之，第一遮罩圖案MP1的形成可包含在第二導電層CL2上形成第一遮罩層及使用微影製程圖案化第一遮罩層。
可使用其上的第一遮罩圖案MP1作為蝕刻遮罩來蝕刻第二導電層CL2、障壁層BAL、第一導電層CL1以及緩衝層IL。因此，可暴露未覆蓋有第一遮罩圖案MP1的裝置隔離層ST的一部分(例如參見圖12D及圖12E)。
可藉由使用第一遮罩圖案MP1圖案化單元區域CAR上的緩衝層IL、第一導電層CL1、障壁層BAL以及第二導電層CL2來形成板結構PLS。當以平面視圖查看時，板結構PLS可具有矩形板形狀。板結構PLS可與單元區域CAR完全交疊。板結構PLS的邊緣可與邊界區域BR的至少一部分交疊。
可藉由使用第一遮罩圖案MP1圖案化第二主動圖案ACT2上的緩衝層IL、第一導電層CL1、障壁層BAL以及第二導電層CL2來形成核心閘極結構CGS。核心閘極結構CGS可包含依序堆疊於第二主動圖案ACT2上的核心閘極絕緣層CGI、導電圖案CP、障壁圖案BP、核心閘極電極CGE以及第一遮罩圖案MP1。
側壁間隔物SPC可形成於板結構PLS的末端EN(或側表面)上，所述末端EN定位於邊界區域BR上。側壁間隔物SPC亦可形成於核心閘極結構CGS的側表面上。側壁間隔物SPC的形 成可包含在基底100上形成間隔物層及異向性地蝕刻間隔物層。側壁間隔物SPC可由氧化矽形成或包含氧化矽。
參考圖13及圖14A至圖14E，可藉由圖案化單元區域CAR上的板結構PLS來形成在第一方向D1上延伸且彼此平行的線結構LST。線結構LST可自單元區域CAR延伸至邊界區域BR。罩蓋圖案DML可形成於線結構LST的末端EN上，所述末端EN定位於邊界區域BR上。
詳言之，線結構LST及罩蓋圖案DML的形成可包含在基底100上形成制動器層及第二遮罩層，使用微影製程自第二遮罩層形成第二遮罩圖案MP2，以及使用第二遮罩圖案MP2作為蝕刻遮罩來圖案化板結構PLS。
可藉由使用單元區域CAR上的第二遮罩圖案MP2作為蝕刻遮罩來依序圖案化制動器層、第一遮罩圖案MP1、第二導電層CL2、障壁層BAL以及第一導電層CL1而分別形成制動器圖案STP、第一遮罩圖案MP1、位元線BL、障壁圖案BP以及導電圖案CP。依序堆疊於單元區域CAR的緩衝層IL上的導電圖案CP、障壁圖案BP、位元線BL以及遮罩圖案MP可形成線結構LST。換言之，單元區域CAR上的第二遮罩圖案MP2可用於自板結構PLS形成多個線結構LST。當以平面圖查看時，位元線BL中的各者可延伸以與閘極電極GE交叉。
線結構LST的導電圖案CP可包含分別填充第一接觸孔CNH1的接觸部分CNP。導電圖案CP可經由接觸部分CNP連接至第一源極/汲極區域SD1。換言之，位元線BL可經由導電圖案CP電連接至第一源極/汲極區域SD1。
邊界區域BR上的第二遮罩圖案MP2可用作罩蓋圖案DML的一部分。罩蓋圖案DML可覆蓋線結構LST的末端EN。罩蓋圖案DML可防止位元線BL在用於形成位元線BL的圖案化製程期間暴露於氧環境。
核心區域COR上的第二遮罩圖案MP2可具有板形狀且可與核心區域COR完全交疊。亦即，第二遮罩圖案MP2可覆蓋核心閘極結構CGS的頂部表面。
一對間隔物SP可形成於覆蓋線結構LST及其末端EN的罩蓋圖案DML中的各者的相對側表面上(例如參見圖14A及圖14E)。間隔物SP的形成可包含在基底100上保形地形成間隔物層及異向性地蝕刻間隔物層。
參考圖15及圖16A至圖16E，可對基底100的整個表面執行使用間隔物SP及遮罩圖案MP作為蝕刻遮罩的蝕刻製程以形成分別暴露第二源極/汲極區域SD2的第二接觸孔CNH2。詳言之，第二接觸孔CNH2可形成為穿透緩衝層IL且可延伸至低於基底100的頂部表面的層級。當形成第二接觸孔CNH2時，可使第二源極/汲極區域SD2的上部部分凹陷。當形成第二接觸孔CNH2時，可使第二源極/汲極區域SD2周圍的裝置隔離層ST的上部部分凹陷。第二接觸孔CNH2可形成於邊界區域BR上的罩蓋圖案DML的兩側處(例如參見圖16E)。
絕緣柵欄IFS可形成於線結構LST的鄰近者之間。絕緣柵欄IFS亦可形成於罩蓋圖案DML的鄰近者之間。絕緣柵欄IFS可不與第二接觸孔CNH2交疊且可暴露第二接觸孔CNH2。
接觸件CNT可藉由用導電材料填充第二接觸孔CNH2而 分別形成於第二接觸孔CNH2中。接觸件CNT可連接至第二源極/汲極區域SD2。詳言之，導電材料可形成於基底100上，且接著可使導電材料凹陷以使得導電材料具有低於絕緣柵欄IFS的頂部表面的頂部表面。因此，導電材料可由絕緣柵欄IFS劃分成分別形成於第二接觸孔CNH2中的接觸件CNT。線結構LST的鄰近者之間的接觸件CNT及絕緣柵欄IFS可在第一方向D1上交替地配置。
填充第二接觸孔CNH2的導電材料可為摻雜半導體材料。舉例而言，導電材料可包含摻雜多晶矽。摻雜半導體材料可形成為填充第二接觸孔CNH2，且接著摻雜半導體材料中的雜質可擴散至第二源極/汲極區域SD2中。可使用冶金製程執行雜質的擴散。
填充邊界區域BR上的第二接觸孔CNH2的導電材料可形成虛設接觸件DCNT。虛設接觸件DCNT可為與裝置隔離層ST的上部部分接觸的虛設元件。
返回參考圖2及圖3A至圖3E，著陸墊LP可分別形成於單元區域CAR的接觸件CNT上。詳言之，金屬層可形成於接觸件CNT及絕緣柵欄IFS上。著陸墊LP可藉由圖案化金屬層而形成。絕緣圖案INP可藉由用絕緣材料填充著陸墊LP之間的空間而形成。
資料儲存元件DS可分別形成於著陸墊LP上。資料儲存元件DS的形成可包含在著陸墊LP上形成底部電極，形成介電層以覆蓋底部電極，以及在介電層上形成頂部電極。儘管未繪示，但一或多個互連層(例如M1、M2、M3、M4等等)可形成於資料儲存元件DS上。
在下文中，將參考圖17至圖21更詳細地描述圖14D中所繪示的在邊界區域BR上形成罩蓋圖案DML的方法。
參考圖17，可提供圖12D的結構。詳言之，板結構PLS的邊緣可設置於邊界區域BR的裝置隔離層ST上。舉例而言，板結構PLS的末端EN可定位於邊界區域BR的裝置隔離層ST上。核心閘極結構CGS的邊緣可設置於核心區域COR的裝置隔離層ST上。側壁間隔物SPC可分別設置於板結構PLS的末端EN及核心閘極結構CGS的側表面上。
參考圖18，第一蝕刻遮罩圖案COP可形成為覆蓋核心區域COR及暴露邊界區域BR及單元區域CAR。可使用微影製程來形成第一蝕刻遮罩圖案COP。第一蝕刻遮罩圖案COP可覆蓋核心閘極結構CGS。第一蝕刻遮罩圖案COP可暴露板結構PLS。
可執行使用第一蝕刻遮罩圖案COP的第一蝕刻製程以移除板結構PLS上的側壁間隔物SPC。在移除側壁間隔物SPC期間，可蝕刻邊界區域BR上的裝置隔離層ST的上部部分。由於裝置隔離層ST的上部部分被蝕刻，因此可形成凹陷區域RS。凹陷區域RS的底部可低於板結構PLS下方的裝置隔離層ST的頂部表面STt。同時，可由第一遮罩圖案MP1保護板結構PLS，且因此在第一蝕刻製程期間可不蝕刻板結構PLS。
在一些實例實施例中，第一蝕刻製程可包含使用能夠選擇性地蝕刻(例如經組態以選擇性地蝕刻)氧化矽的蝕刻劑執行的濕式蝕刻製程。作為實例，可使用緩衝氫氟酸溶液(buffered hydrofluoric acid solution；BHF)或氫氟酸溶液(hydrofluoric acid solution；HF)來執行濕式蝕刻製程。在第一蝕刻製程期間，裝置 隔離層ST的上部部分中的凹陷區域RS可水平地延伸，且因此可形成底切區域UCR。底切區域UCR可與板結構PLS豎直地交疊。底切區域UCR可形成為暴露緩衝層IL的底部表面ILb。
在一些實例實施例中，第一蝕刻製程可包含乾式蝕刻製程。詳言之，第一蝕刻遮罩圖案COP可形成為狹縫形狀以僅暴露邊界區域BR且覆蓋核心區域COR及單元區域CAR。可經由乾式蝕刻製程異向性地蝕刻由第一蝕刻遮罩圖案COP暴露的所有層。因此，線結構LST的末端EN可與凹陷區域RS的內部側壁RSw豎直對準，如先前參考圖5所描述。在使用異向性蝕刻製程的情況下，整齊地移除形成於邊界區域BR的裝置隔離層ST附近以在第一蝕刻製程中引起故障的所有殘餘物可為可能的。
參考圖19，可選擇性地移除第一蝕刻遮罩圖案COP。制動器層STL可保形地形成於基底100上。制動器層STL可覆蓋板結構PLS的末端EN。制動器層STL可覆蓋邊界區域BR上的裝置隔離層ST的頂部表面。制動器層STL可覆蓋核心閘極結構CGS及側壁間隔物SPC。
制動器層STL可部分地填充凹陷區域RS及底切區域UCR。舉例而言，制動器層STL可覆蓋緩衝層IL的經暴露底部表面ILb。在一些實例實施例中，制動器層STL可包含氮化矽層。
層間絕緣層ILD可形成於制動器層STL上。層間絕緣層ILD可填充核心閘極結構CGS與板結構PLS之間的空間。可對層間絕緣層ILD執行平坦化製程以暴露制動器層STL的最頂部表面。
參考圖20，第二蝕刻遮罩圖案SOP可形成為僅暴露邊界 區域BR且覆蓋核心區域COR及單元區域CAR。舉例而言，第二蝕刻遮罩圖案SOP可暴露置放於凹陷區域RS上的層間絕緣層ILD的一部分。
可執行使用第二蝕刻遮罩圖案SOP的第二蝕刻製程以移除層間絕緣層ILD的由第二蝕刻遮罩圖案SOP暴露的部分。第二蝕刻製程可包含使用能夠選擇性地蝕刻氧化矽的蝕刻劑執行的濕式蝕刻製程。因此，可清楚地移除凹陷區域RS及底切區域UCR中的層間絕緣層ILD。僅制動器層STL可留在凹陷區域RS及底切區域UCR中。
作為第二蝕刻製程的結果，覆蓋板結構PLS的末端EN的制動器層STL可暴露於外部。可完全移除制動器層STL上的氧化物層(例如層間絕緣層ILD)。
參考圖21，可選擇性地移除第二蝕刻遮罩圖案SOP。第二遮罩層MAL可形成於制動器層STL上在一些實例實施例中，第二遮罩層MAL可包含氮化矽層。
第二遮罩層MAL可設置成完全填充凹陷區域RS及底切區域UCR。填充底切區域UCR的第二遮罩層MAL可用作先前參考圖4所描述的下部突出部分LPP。
此後，返回參考圖13、圖14D以及圖14E，可圖案化第二遮罩層MAL以形成第二遮罩圖案MP2。可藉由使用第二遮罩圖案MP2作為蝕刻遮罩來圖案化板結構PLS而形成線結構LST。
在比較實例中，側壁間隔物SPC可留在板結構PLS的末端EN上，如圖17中所繪示，且在此情況下，第二導電層CL2可在圖案化板結構PLS的製程期間暴露於由側壁間隔物SPC引起的 氧環境。若第二導電層CL2在其圖案化製程期間暴露於氧環境，則位元線BL可形成為具有減小的線寬，且在某些情況下，可出現其中位元線BL並不延伸至邊界區域BR的製程缺陷。
相比之下，根據本發明概念的一些實例實施例，由於構成罩蓋圖案DML的所有第二遮罩層MAL及制動器層STL包含氮化矽層，因此任何氧化物層可不形成於板結構PLS的末端EN附近。特定言之，由於板結構PLS的末端EN由第二遮罩層MAL及制動器層STL完全囊封，因此防止板結構PLS的末端EN在圖案化第二導電層CL2的製程期間暴露於氧環境可為可能的。因此，防止位元線BL的線寬減小及使位元線BL穩定地延伸至邊界區域BR可為可能的。因此，可改良半導體裝置的可靠性。
根據本發明概念的一些實例實施例，罩蓋圖案可設置成囊封邊界區域上的線結構的末端。罩蓋結構可防止線結構的位元線暴露於氧環境，且在此情況下，減小或防止製程缺陷(例如，可由此暴露產生的製程缺陷)的出現可為可能的，諸如位元線的線寬的減少。因此，至少部分地基於囊封邊界區域上的線結構的末端的罩蓋圖案來改良半導體裝置的可靠性可為可能的。
雖然已特定繪示及描述本發明概念的一些實例實施例，但所屬領域中具有通常知識者將理解，在不脫離本發明概念的精神及範疇的情況下，可在其中進行形式及細節上的變化。
100:基底 A-A'、B-B'、C-C'、D-D'、E-E':線 ACT1:第一主動圖案 ACT2:第二主動圖案 BL:位元線 BR:邊界區域 CAR:單元區域 CGE:核心閘極電極 CNT:接觸件 COR:核心區域 D1:第一方向 D2:第二方向 D3:第三方向 DCNT:虛設接觸件 DML:罩蓋圖案 EN:末端 GE:閘極電極 IFS:絕緣柵欄 LP:著陸墊 LST:線結構 MP2:第二遮罩圖案 SP:間隔物

Claims (20)

  1. 一種半導體裝置，包括：基底，包含單元區域，包含第一主動圖案，核心區域，包含第二主動圖案，以及邊界區域，位於所述單元區域與所述核心區域之間，其中所述第一主動圖案及所述第二主動圖案具有至少部分地界定所述第一主動圖案與所述第二主動圖案之間的溝渠的各別相對側壁表面；裝置隔離層，位於所述邊界區域上，所述裝置隔離層填充所述第一主動圖案與所述第二主動圖案之間的所述溝渠；線結構，位於所述第一主動圖案上，所述線結構自所述單元區域延伸至所述邊界區域且包括障壁圖案；以及罩蓋圖案，位於所述邊界區域上覆蓋所述線結構的末端，其中所述裝置隔離層包含至少部分地界定鄰近所述線結構的所述末端的凹陷區域的一或多個內部表面，其中所述罩蓋圖案沿著所述線結構的所述末端延伸至所述凹陷區域中，以及其中所述裝置隔離層的頂部表面位於所述線結構與所述罩蓋圖案的底部表面之間。
  2. 如請求項1所述的半導體裝置，其中所述凹陷區域包括水平延伸的底切區域，所述罩蓋圖案包括填充所述底切區域的下部突出部分，以及所述下部突出部分位於所述線結構下方且與所述線結構的至 少一部分豎直地交疊。
  3. 如請求項1所述的半導體裝置，更包括：閘極電極，位於所述第一主動圖案的上部部分的凹槽中，所述閘極電極位於所述第一主動圖案的第一源極/汲極區域與所述第一主動圖案的第二源極/汲極區域之間；接觸插塞，位於所述第二源極/汲極區域上；以及資料儲存元件，位於所述接觸插塞上，其中所述第一源極/汲極區域電連接至所述線結構。
  4. 如請求項3所述的半導體裝置，其中所述資料儲存元件包括電容器。
  5. 如請求項3所述的半導體裝置，更包括所述罩蓋圖案的一側處的虛設接觸插塞。
  6. 如請求項1所述的半導體裝置，其中所述線結構在平行於所述基底的頂部表面延伸的第一方向上延伸，所述罩蓋圖案在所述第一方向上延伸，以及所述罩蓋圖案在所述第一方向上與所述線結構至少部分地交疊。
  7. 如請求項1所述的半導體裝置，更包括：核心閘極結構，位於所述第二主動圖案上；以及側壁間隔物，位於所述邊界區域上以覆蓋所述核心閘極結構的側表面，其中所述線結構的所述末端直接覆蓋有所述罩蓋圖案，而所述側壁間隔物不在所述線結構的所述末端與所述罩蓋圖案之間。
  8. 如請求項7所述的半導體裝置，其中所述罩蓋圖案包括制動器圖案及遮罩圖案，以及所述制動器圖案及所述遮罩圖案經由所述邊界區域自所述單元區域延伸至所述核心區域以覆蓋所述線結構、所述核心閘極結構以及所述裝置隔離層。
  9. 如請求項8所述的半導體裝置，其中所述制動器圖案及所述遮罩圖案包括氮化矽。
  10. 如請求項1所述的半導體裝置，其中所述線結構包括依序堆疊於所述單元區域的緩衝層上的導電圖案、障壁圖案以及位元線。
  11. 一種半導體裝置，包括：基底，包含單元區域，包含第一主動圖案，核心區域，包含第二主動圖案，以及邊界區域，位於所述單元區域與所述核心區域之間，其中所述第一主動圖案及所述第二主動圖案具有至少部分地界定所述第一主動圖案與所述第二主動圖案之間的溝渠的各別相對側壁表面；裝置隔離層，位於所述邊界區域上，所述裝置隔離層填充所述第一主動圖案與所述第二主動圖案之間的所述溝渠；線結構，位於所述第一主動圖案上，所述線結構自所述單元區域延伸至所述邊界區域且包括第一障壁圖案；核心閘極結構，位於所述第二主動圖案上且包括第二障壁圖案； 側壁間隔物，位於所述邊界區域上以覆蓋所述核心閘極結構的側表面；以及罩蓋圖案，位於所述邊界區域上以覆蓋所述線結構的末端，其中所述罩蓋圖案包括不同於所述側壁間隔物的材料的材料。
  12. 如請求項11所述的半導體裝置，其中所述側壁間隔物包括氧化矽，以及所述罩蓋圖案包括氮化矽。
  13. 如請求項11所述的半導體裝置，其中所述裝置隔離層的頂部表面位於所述線結構與所述罩蓋圖案的底部表面之間。
  14. 如請求項13所述的半導體裝置，其中所述罩蓋圖案包括延伸至所述線結構下方的區域的下部突出部分，以及所述下部突出部分與所述線結構的至少一部分豎直地交疊。
  15. 如請求項11所述的半導體裝置，其中所述線結構的所述末端由所述罩蓋圖案囊封且不由所述側壁間隔物囊封。
  16. 一種半導體裝置，包括：基底，包含單元區域，包含第一主動圖案，核心區域，包含第二主動圖案，以及邊界區域，位於所述單元區域與所述核心區域之間，其中所述第一主動圖案具有在平行於所述基底的頂部表面延伸的第一方向上的縱軸且包含在所述第一方向上彼此間隔開的第一源極/汲極區域及第二源極/汲極區域，所述第 一源極/汲極區域及所述第二源極/汲極區域具有至少部分地界定所述第一主動圖案的所述第一源極/汲極區域與所述第二源極/汲極區域之間的凹槽的各別相對側壁表面；閘極電極，位於界定於所述第一主動圖案的所述第一源極/汲極區域與所述第二源極/汲極區域之間的所述凹槽中，且在不同於所述第一方向的第二方向上延伸；閘極介電層，位於所述閘極電極與所述第一主動圖案之間；閘極罩蓋層，位於所述閘極電極上以填充所述凹槽；裝置隔離層，位於所述基底上以界定所述第一主動圖案及所述第二主動圖案；緩衝層，位於所述單元區域上；線結構，位於所述緩衝層上以與所述第一主動圖案交叉且在與所述第二方向交叉的第三方向上延伸且自所述單元區域延伸至所述邊界區域，所述線結構包含第一導電圖案，穿透所述緩衝層且耦接至所述第一源極/汲極區域，位元線，位於所述第一導電圖案上，以及第一障壁圖案，位於所述位元線與所述第一導電圖案之間；一對間隔物，分別位於所述線結構的相對側表面上；接觸插塞，耦接至所述第二源極/汲極區域；著陸墊，位於所述接觸插塞上；資料儲存元件，位於所述著陸墊上；核心閘極結構，位於所述第二主動圖案上，所述核心閘極結 構包含第二導電圖案，對應於所述第一導電圖案，第二障壁圖案，對應於所述第一障壁圖案，以及核心閘極電極，對應於所述位元線；側壁間隔物，位於所述核心閘極結構的側表面上；以及罩蓋圖案，位於所述邊界區域上覆蓋所述線結構的末端。
  17. 如請求項16所述的半導體裝置，其中所述對間隔物自所述線結構的所述相對側表面延伸至所述罩蓋圖案的相對側表面。
  18. 如請求項16所述的半導體裝置，其中所述罩蓋圖案包括不同於所述側壁間隔物的材料。
  19. 如請求項16所述的半導體裝置，其中所述裝置隔離層的頂部表面位於所述線結構與所述罩蓋圖案的底部表面之間。
  20. 如請求項16所述的半導體裝置，其中所述資料儲存元件包括電容器。
TW111129528A 2022-01-07 2022-08-05 半導體裝置 TWI812387B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020220002824A KR20230106990A (ko) 2022-01-07 2022-01-07 반도체 소자 및 그 제조 방법
KR10-2022-0002824 2022-01-07

Publications (2)

Publication Number Publication Date
TW202329438A TW202329438A (zh) 2023-07-16
TWI812387B true TWI812387B (zh) 2023-08-11

Family

ID=87069327

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111129528A TWI812387B (zh) 2022-01-07 2022-08-05 半導體裝置

Country Status (4)

Country Link
US (1) US20230225117A1 (zh)
KR (1) KR20230106990A (zh)
CN (1) CN116454047A (zh)
TW (1) TWI812387B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180158871A1 (en) * 2016-12-02 2018-06-07 Samsung Electronics Co., Ltd. Semiconductor memory device and method of manufacturing the same
TW202131391A (zh) * 2020-02-05 2021-08-16 南亞科技股份有限公司 具有埋藏字元線的半導體元件及其製備方法
CN113517290A (zh) * 2020-04-10 2021-10-19 南亚科技股份有限公司 半导体元件及其制备方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180158871A1 (en) * 2016-12-02 2018-06-07 Samsung Electronics Co., Ltd. Semiconductor memory device and method of manufacturing the same
TW202131391A (zh) * 2020-02-05 2021-08-16 南亞科技股份有限公司 具有埋藏字元線的半導體元件及其製備方法
CN113517290A (zh) * 2020-04-10 2021-10-19 南亚科技股份有限公司 半导体元件及其制备方法

Also Published As

Publication number Publication date
US20230225117A1 (en) 2023-07-13
CN116454047A (zh) 2023-07-18
KR20230106990A (ko) 2023-07-14
TW202329438A (zh) 2023-07-16

Similar Documents

Publication Publication Date Title
US11183500B2 (en) Semiconductor memory device and method of manufacturing the same
KR102504258B1 (ko) 반도체 소자 및 이의 제조방법
KR20210116824A (ko) 반도체 메모리 장치 및 이의 제조 방법
CN112530947A (zh) 半导体存储器装置
KR20110136351A (ko) 수직형 반도체 소자 및 그 제조 방법
KR20150137224A (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
TW202213716A (zh) 三維半導體記憶元件
KR20210052094A (ko) 집적 회로 반도체 소자
US20230337415A1 (en) Semiconductor memory devices and methods of fabricating the same
TWI812387B (zh) 半導體裝置
KR20220019175A (ko) 반도체 메모리 소자 및 그 제조 방법
TWI792943B (zh) 半導體記憶體裝置
CN219437502U (zh) 半导体器件
US11647627B2 (en) Integrated circuit device
US11776583B2 (en) Semiconductor memory devices
US11770926B2 (en) Semiconductor devices including an edge insulating layer
KR20230013683A (ko) 반도체 소자
US20210391259A1 (en) Integrated circuit device
TW202420567A (zh) 半導體裝置
KR20220082148A (ko) 반도체 메모리 소자
CN117881184A (zh) 半导体器件
TW202306036A (zh) 半導體裝置
KR20230094004A (ko) 집적회로 소자
KR20230139624A (ko) 3차원 강유전체 메모리 장치
CN116801613A (zh) 半导体器件及其制作方法