CN116801613A - 半导体器件及其制作方法 - Google Patents
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Abstract
本发明公开了半导体器件及其制作方法，包括衬底、电容结构、以及支撑结构。电容结构设置在衬底上，并包括多个柱状底电极、电容电介质层与顶电极层，其中，各柱状底电极的顶部具有凹槽，电容电介质层填满凹槽。支撑结构设置在相邻的柱状底电极之间，包括由下而上依序设置的第一支撑层与第二支撑层。如此，通过电容电介质层能强化柱状底电极与电介质材质之间的附着性，使得半导体器件得以具有更为稳定而可靠的结构，并达到相对优化的器件效能。
Description
技术领域
本发明涉及一种半导体器件及其制作方法，尤其是涉及一种半导体存储器件及其制作方法。
背景技术
随着各种电子产品朝小型化发展之趋势，半导体器件的设计也必须符合高积集度及高密度之要求。对于具备凹入式闸极结构之动态随机存取存储器(dynamic randomaccess memory,DRAM)而言，由于其可以在相同的半导体衬底内获得更长的载子通道长度，以减少电容结构之漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面闸极结构的动态随机存取记忆体。一般来说，具备凹入式闸极结构的动态随机存取存储器是由数目庞大的存储单元(memory cell)聚集形成阵列区，用来存储信息，而每一个存储单元可由晶体管组件与电容器组件串联组成，以接收来自字线(word line,WL)及位线(bitline,BL)的电压信息。因应产品需求，所述阵列区中的存储单元密度须持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。因此，现有技术或结构还待进一步改良以有效提升相关存储器件的效能及可靠度。
发明内容
本发明之一目的在于提供一种半导体器件的制作方法，系在柱状底电极上形成凹槽，并使得后续形成的电容电介质层填满所述凹槽，如此，能强化金属(所述柱状底电极)与电介质材质(所述电容电介质层)之间的附着性，降低所述电容电介质层自电容结构剥离的机会，使得所制得的半导体器件得以具有更为稳定而可靠的结构，并达到相对优化的器件效能。
本发明之一目的在于提供一种半导体器件，系在柱状底电极上设置凹槽，并使得电容电介质层填满所述凹槽，如此，能强化金属(所述柱状底电极)与电介质材质(所述电容电介质层)之间的附着，降低所述电容电介质层自电容结构剥离的机会，使得半导体器件得以具有更为稳定而可靠的结构，并达到相对优化的器件效能。
为达上述目的，本发明之一实施例提供一种半导体器件包括衬底、电容结构、以及支撑结构。所述电容结构设置在所述衬底上，并包括多个柱状底电极、电容电介质层、以及顶电极层，其中，各所述柱状底电极的顶部具有一凹槽，所述电容电介质层填满所述凹槽。所述支撑结构设置在相邻的所述柱状底电极之间，包括由下而上依序设置的第一支撑层与第二支撑层。
为达上述目的，本发明之一实施例提供一种半导体器件的制作方法，包括以下步骤。首先，提供衬底，并在所述衬底上形成电容结构，所述电容结构包括多个柱状底电极、电容电介质层、以及顶电极层，其中，各所述柱状底电极的顶部具有一凹槽，所述电容电介质层填满所述凹槽。然后，在相邻的所述柱状底电极之间形成支撑结构，所述支撑结构包括由下而上依序设置的第一支撑层与第二支撑层。
附图说明
所附图示提供对于本发明实施例的更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。需注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。
图1至图10绘示本发明实施例中半导体器件的制作方法的步骤示意图，其中：
图1为本发明的半导体器件在形成存储节点焊盘后的剖面示意图；
图2为本发明的半导体器件在形成支撑层结构后的剖面示意图；
图3为本发明的半导体器件在形成电介质材料层后的剖面示意图；
图4为本发明的半导体器件在形成电介质层后的剖面示意图；
图5为本发明的半导体器件在形成底电极层后的剖面示意图；
图6为本发明的半导体器件在形成掩模层后的剖面示意图；
图7为本发明的半导体器件在移除第三支撑材料层后的剖面示意图；
图8为本发明的半导体器件在移除第一支撑材料层后的剖面示意图；
图9为本发明的半导体器件在形成电容电介质层后的剖面示意图；以及
图10为本发明的半导体器件在形成顶电极层后的剖面示意图。
其中，附图标记说明如下：
100 衬底
101 浅沟渠隔离
103 有源区
110 电介质层
111 氧化物层
113 氮化物层
115 氧化物层
120 位线
120a 位线触点
121 半导体层
123 阻障层
125 导电层
127 盖层
130 插塞
140 间隙壁结构
141 第一间隙壁
143 第二间隙壁
145 第三间隙壁
150 电介质层
151 存储节点焊盘
160 绝缘层
170 支撑层结构
171 第一支撑材料层
172、172a 开口
173 第二支撑材料层
175 第三支撑材料层
177 第四支撑材料层
179 第五支撑材料层
180 电介质材料层
181 高介电系数电介质层
190 底电极层
191 柱状底电极
193 电容电介质层
193a 第一电介质层
193b 第二电介质层
195 顶电极层
200 掩模图案
270 支撑结构
273 第一支撑层
277 第二支撑层
290 电容结构
300 半导体器件
R1 凹槽
具体实施方式
为使熟习本发明所属技术领域之一般技艺者能更进一步了解本发明，下文特列举本发明之较佳实施例，并配合所附图示，详细说明本发明的构成内容及所欲达成之功效。须知悉的是，以下所举实施例可以在不脱离本发明的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。
请参照图1至图10，所绘示者为本发明实施例中半导体器件300的制作方法的步骤示意图。首先，如图1所示，提供一衬底100，例如是硅衬底、含硅衬底(如SiC,SiGe等)或绝缘上覆硅(silicon-on-insulator,SOI)衬底等，衬底100内还形成有至少一绝缘区，例如是浅沟渠隔离(shallow trench isolation,STI)101，而在衬底100上定义出多个有源区(active area,AA)103，由此，自一俯视图(未绘示)来看，浅沟槽隔离101围绕在所有的有源区103外侧。在一实施例中，浅沟槽隔离101的形成例如是先利用蚀刻方式在衬底100中形成多个沟渠(未绘示)，之后在所述沟渠中填入至少一绝缘材料(如氧化硅或氮氧化硅等)，形成表面与衬底100顶面齐平的浅沟槽隔离101，但并不以此为限。
接着，在衬底100上形成电介质层110，电介质层110优选地具有一复合层结构，例如是包含由下而上依序堆叠的氧化物层111-氮化物层113-氧化物层115(oxide-nitride-oxide,ONO)结构，但不以此为限。需说明的是，在形成电介质层110之前，衬底100内还形成多个埋藏式闸极(未绘示)，使得电介质层110覆盖在所述埋藏式闸极的顶面上。所述埋藏式闸极例如是相互平行地沿着一方向(如x方向，未绘示)延伸，以作为半导体器件300的埋藏式字线(buried word line,BWL，未绘示)。另一方面，衬底100上方则进一步形成多条位线120与多个插塞130，其中，各位线120相互平行地延伸在垂直所述方向的另一方向(如y方向，未绘示)上。虽然本实施例的附图中并未具体绘出有源区103、所述埋藏式闸极与位线120的具体延伸方向，但本领域者应可轻易理解若由一俯视图(未绘示)来看，有源区103的延伸方向不同于所述字线、位线120的延伸方向，而位线120应垂直于所述埋藏式闸极，并同时与有源区103与所述埋藏式闸极交错。
细部来说，各位线120在特定方向上与插塞130相互交替地排列，并包括依序堆叠的半导体层(例如包含多晶硅)121、阻障层123(例如包含钛及/或氮化钛)、导电层125(例如包含钨、铝或铜等低阻质的金属)、以及盖层127(例如包含氧化硅、氮化硅或氮氧化硅等)，但不以此为限。需注意的是，原则上所有的位线120皆是相互分隔地形成在电介质层110上，并与多个有源区103交错，其中，落在各有源区103上的位线120系藉由其下方相对应形成的位线插塞(bit line contact,BLC)120a而进一步伸入各有源区103内，如图1所示。也就是说，在本实施例，各位线插塞120a例如系与位线120的半导体层121一体成形，并直接接触相应的有源区103，但不以此为限。
插塞130同样是相互分隔地形成在衬底100上，并直接接触下方的衬底100(包括有源区103以及浅沟渠隔离101)，如此，各插塞130可作为半导体器件300的存储节点插塞(storage node contact,SNC)，以接收或传递来自各存储单元的电压信号。在一实施例中，插塞130例如包括铝(aluminum,Al)、钛(titanium,Ti)、铜(copper,Cu)或钨(tungsten,W)等低阻值的金属材质，并且，各插塞130与各位线120之间系透过间隙壁结构140相互绝缘。在一实施例中，间隙壁结构140可选择性地具有单层结构或是如图1所示的复合层结构，例如包括依序堆叠在各位线120侧壁上的第一间隙壁141(例如包含氮化硅)、第二间隙壁143(例如包含氧化硅)以及第三间隙壁145(例如包含氮化硅)，但不以此为限。
请再参照图1所示，上方还形成电介质层150与多个存储节点焊盘(storage nodepad,SN pad)151，其中，电介质层150是整体性地覆盖在插塞130与位线120上，而各存储节点焊盘151是相互分隔地形成在电介质层150内，并具有与电介质层150的顶面齐高的顶面。各存储节点焊盘151分别接触下方的插塞130，并与各插塞130电性连接。在一实施例中，存储节点焊盘151同样包含铝、钛、铜或钨等低阻值金属材质，例如是不同于插塞130的金属材质，而电介质层150例如包括氮化硅等电介质材质，但不以此为限。在另一实施例中，所述存储节点焊盘还可选择与插塞130一体成形而可包含相同的材质。
如图2所示，在电介质层150上依序形成绝缘层160与支撑层结构170，绝缘层160例如包括氧化硅或氮氧化硅等绝缘材料，而支撑层结构170则包括交替堆叠的至少一个氧化物层与至少一个氮化物层。在本实施例中，支撑层结构170例如包括由下而上依序堆叠的第一支撑材料层171(例如包括氧化硅)、第二支撑材料层173(例如包括氮化硅或碳氮化硅)、第三支撑材料层175(例如包括氧化硅)、第四支撑材料层177(例如包括氮化硅或碳氮化硅)与第五支撑材料层179(例如包括氧化硅)等，但不以此为限。然后，在支撑层结构170内形成多个开口172，依序贯穿第五支撑材料层179、第四支撑材料层177、第三支撑材料层175、第二支撑材料层173、第一支撑材料层171与绝缘层160，并对准下方的各存储节点焊盘151，使得各个存储节点焊盘151的顶面可分别自各开口172暴露。
优选地，所述氧化物层(例如包括第一支撑材料层171与第三支撑材料层175)可具有相对较大的厚度，例如是约为所述氮化物层(例如包括第二支撑材料层173或第四支撑材料层177)的厚度的5倍至10倍以上，并且，设置位置远离衬底100的所述氮化物层(例如系第四支撑材料层177)的厚度优选地大于设置位置邻近衬底100的所述氮化物层(例如系第二支撑材料层173)的厚度，如图2所示，但不以此为限。在本实施例中，支撑层结构170整体的厚度约达到1600埃(angstroms)至2000埃左右，但不以此为限。本领域者应可理解前述氧化物层(如第一支撑材料层171、或第三支撑材料层175或第五支撑材料层179)与前述氮化物层(如第二支撑材料层173或第四支撑材料层177)的具体堆叠数量不以前述数量为限，而可依据实际需求而调整，例如为4层、5层或其他数量等。
接着，如图3所示，进行一沉积制作工艺，在支撑层结构170上形成电介质材料层180。细部来说，电介质材料层180系共型且均匀地覆盖在支撑层结构170的顶面、开口172的表面与存储节点焊盘151上，并例如包括一高介电系数电介质材质，如氧化铪(hafniumoxide,HfO2)、硅酸铪氧化合物(hafnium silicon oxide，HfSiO)、硅酸铪氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化铝(aluminum oxide,Al2O3)、氧化镧(lanthanum oxide,LaO)、铝酸镧(lanthanum aluminum oxide,LaAlO)、氧化钽(tantalumoxide,Ta2O3)、氧化钛(titanium oxide,TiO2)、氧化钇(yttrium oxide,Y2O3)、氧化锆(zirconium oxide,ZrO2)、硅酸锆氧化合物(zirconium silicon oxide，ZrSiO4)、锆酸铪(hafnium zirconium oxide,HfZrO)、锶铋钽氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、锆钛酸铅(Lead zirconate titanate,PbZrxTi1-xO3,PZT)或钛酸钡锶(Barium Strontium Titanate,BaxSr1-xTiO3,BST)等，但不以此为限。
如图4所示，对电介质材料层180进行一回蚀刻制作工艺，移除覆盖在支撑层结构170的所述顶面与存储节点焊盘151上的电介质材料层180，形成仅位在各开口172侧壁上的高介电系数电介质层181，暴露出存储节点焊盘151的顶面。然后，通过高介电系数电介质层181的覆盖进行一蚀刻制作工艺，例如是干式蚀刻制作工艺，自存储节点焊盘151的所述暴露顶面向下蚀刻部分的存储节点焊盘151，形成进一步延伸至部份的存储节点焊盘151内的开口172a。
如图5所示，进行一沉积制作工艺，形成填满各开口172a并进一步覆盖在支撑层结构170的所述顶面上的底电极层190。在一实施例中，底电极层190例如包括铝、钛、铜或钨等低阻值的金属材质，优选地包括钛，但不以此为限。然后，进行另一回蚀刻制作工艺，移除覆盖在支撑层结构170的所述顶面上的底电极层190，形成如图6所示的多个柱状底电极191。如此，各柱状底电极191可具有左右对称的垂直柱状结构。其中，柱状底电极191的底部并未与高介电系数电介质层181的底面齐平，而是进一步延伸至部份的存储节点焊盘151内并直接接触存储节点焊盘151，以提高柱状底电极191与存储节点焊盘151的接触面积，而柱状底电极191的顶面则与第五支撑材料层179、高介电系数电介质层181的顶面齐高。
然后，再如图6所示。在衬底100上形成多个掩模图案200，盖住部分的第五支撑材料层179与部分的柱状底电极191。细部来说，各掩模图案200系以同时盖住两相邻柱状底电极191的部分顶面及其之间的第五支撑材料层179的全部顶面的方式覆盖在支撑层结构170上，其中，两相邻柱状底电极191约有三分之二至二分之一的顶面被掩模图案200盖住，以至少暴露出约三分之一至二分之一的所述顶面，但不以此为限。
如图7所示，透过掩模图案200进行至少一蚀刻制作工艺，以部分移除支撑层结构170。细部来说，本实施例系先进行第一蚀刻制作工艺例如系干式蚀刻制作工艺，自掩模图案200未覆盖到的第五支撑材料层179的顶面向下移除一部分的第五支撑材料层179及其下方的第四支撑材料层177与第三支撑材料层175，然后，进行第二蚀刻制作工艺例如系等向湿式蚀刻制作工艺，通入氢氧化四甲铵(tetramethylammonium hydroxide,TMAH)等蚀刻剂，以侧向移除剩余部分的第五支撑材料层179与第三支撑材料层175。如此，支撑层结构170的第五支撑材料层179与第三支撑材料层175即可完全被移除。
此外，需特别说明的是，在进行所述至少一蚀刻制作工艺时，系通过调整蚀刻工艺的蚀刻选择，而进一步蚀刻掩模图案200未覆盖到的柱状底电极191，但不会蚀刻掩模图案200未覆盖到的高介电系数电介质层181，如此，各柱状底电极191的顶部被蚀刻出一凹槽R1，夹设在高介电系数电介质层181与未被蚀刻各柱状底电极191之间。其中，各凹槽R1的最低表面高于第四支撑材料层177的顶面，并低于高介电系数电介质层181的顶面。在本实施例中，由于掩模图案200前述的覆盖方式，凹槽R1仅形成在各柱状底电极191单一侧的顶部，使得各柱状底电极191的所述顶部呈现左右不对称的态样，各所述柱状底电极具有所述凹槽的一侧不接触所述支撑结构，而两相邻的柱状底电极191可彼此呈现镜像对称，如图7所示，以有利于扩大后续形成的电容电介质层与顶电极层的沉积空间。
如图8所示，再透过掩模图案200依序进行第三蚀刻制作工艺例如系干式蚀刻制作工艺、与第四蚀刻制作工艺例如系等向湿式蚀刻制作工艺。所述第三蚀刻制作工艺系自掩模图案200未覆盖到的第二支撑材料层173的顶面向下移除一部分的第二支撑材料层173与第一支撑材料层171，然后，再利用第四蚀刻制作工艺，通入氢氧化四甲铵等蚀刻剂，侧向移除剩余部分的第一支撑材料层171。
需特别说明的是，本实施例的所述第三蚀刻制作工艺与所述第四蚀刻制作工艺优选地调整前述蚀刻工艺的蚀刻选择，而不会进一步蚀刻各柱状底电极191的顶部，使得各凹槽R1的最低表面仍位在高于第四支撑材料层177、低于高介电系数电介质层181的顶面的位置，以避免过度过大凹槽R1，但不以此为限。在另一实施例中，也可选择维持与前述相同的蚀刻选择，通过所述第三蚀刻制作工艺与所述第四蚀刻制作工艺进一步蚀刻各柱状底电极191的顶部，扩增所述凹槽的深度，而使得所述凹槽的最低表面得以下降至低于第四支撑材料层177的顶面的位置。此外，因高介电系数电介质层181覆盖在柱状底电极191的侧壁上，在进行前述各蚀刻制作工艺时，得以进一步保护柱状底电极191，避免受到前述各蚀刻制作工艺的影响。
而后，如图9所示，完全移除掩模图案200，使得剩余的第四支撑材料层177与剩余的第二支撑材料层173分别形成由上而下依序设置的第二支撑层277与第一支撑层273，设置在各柱状底电极191的至少一侧壁上，以组成半导体器件300的支撑结构270。然后，再如图9所示，在支撑结构270上进行至少一沉积制作工艺，形成电容电介质层193。细部来说，电容电介质层193包括依序堆叠的第一电介质层193a与第二电介质层193b，皆是整体性地覆盖在支撑结构270、柱状底电极191与高介电系数电介质层181的所有暴露表面上，其中，第一电介质层193a系进一步填满各凹槽R1。如此，第一支撑层273与第二支撑层277的多个表面分别被高介电系数电介质层181与第一电介质层193a覆盖，并且，覆盖在柱状底电极191侧壁的第一电容电介质层193a直接接触高介电系数电介质层181。
在本实施例中，第一电介质层193a、第二电介质层193b分别包括不同的高介电系数电介质材质，例如是氧化铪、硅酸铪氧化合物、硅酸铪氮氧化合物、氧化铝、氧化镧、铝酸镧、氧化钽、氧化钛、氧化钇、氧化锆、硅酸锆氧化合物、锆酸铪、锶铋钽氧化物、锆钛酸铅或钛酸钡锶等，但不以此为限。优选地，第一电介质层193a具有与金属材质的附着性佳的高介电系数电介质材质，且第一电介质层193a、第二电介质层193b在材质选择上皆不同于高介电系数电介质层181的材质选择，但不以此为限。
如图10所示，在电容电介质层193上进行另一沉积制作工艺，形成顶电极层195，填满柱状底电极191之间的剩余空间。如此，柱状底电极191、电容电介质层193与顶电极层195可共同形成电容结构290。其中，部分的顶电极层195还可进一步填充在第二支撑层277与第一支撑层273之间，同时，还进一步填充于第一支撑层273与绝缘层160之间，以增加接触面积并提高电容值。在一实施例中，顶电极层195则例如包括铝、钛、铜或钨等低阻值金属材质，优选地包括钛，但不以此为限。
如此，即完成电容结构290的制作工艺。电容结构290包括垂直延伸的多个电容，以作为半导体器件300的存储节点(storage node,SN)，所述存储节点可透过存储节点焊盘151与存储节点插塞(即插塞130)而与半导体器件300的晶体管组件(未绘示)电性连接，使得电容结构290与衬底100上设置的所述存储节点插塞之间可具有良好的接触关系。在此设置下，本实施例的半导体器件300即可形成一动态随机存取存储器(dynamic randomaccess memory,DRAM)器件，系由至少一所述晶体管组件与至少一所述电容构成动态随机存取存储器阵列中的最小组成单元(memory cell)，以接收来自于位线120及所述埋藏式字线的电压信息。
根据本发明的制作方法，系先在开口172内形成高介电系数电介质层181与柱状底电极层191，藉由高介电系数电介质层181保护柱状底电极层191的侧壁在蚀刻制程中不受损伤，并提高柱状底电极层191与后续形成的电容电介质层193之间的附着性，此外，高介电系数电介质层181的高介电系数电介质材质能进一步增加电容值。而且，电容电介质层193还进一步填入柱状底电极层191顶部的凹槽R1，进一步降低电容电介质层193自电容结构290剥离的机会。由此，在本实施的制作方法中，电容电介质层193与顶电极层195的沉积制作工艺得以更为顺利地进行，达到制作工艺简化的效果，同时，本实施的制作方法所致得的半导体器件得以具有更为稳定而可靠的结构，并达到相对优化的器件效能。
另一方面，在进行所述第一蚀刻制作工艺时，还可选择性地蚀刻掩模图案200未覆盖到的柱状底电极层191，使得相邻的两个柱状底电极191的顶部形成相对或相背对设置的凹槽R1。在此设置下，相邻的两个柱状底电极191彼此镜像对称，更能进一步地扩大后续形成的电容电介质层193的沉积空间。也就是说，本实施例的制作方法系藉由高介电系数电介质层181与凹槽R1的设置强化柱状底电极191与电容电介质层193之间的附着性，降低电容电介质193层自电容结构290剥离的机会，使得所制得的半导体器件300得以具有更为稳定而可靠的结构，并达到相对优化的器件效能。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (20)
1.一种半导体器件，其特征在于包括：
衬底；
电容结构，设置在所述衬底上，所述电容结构包括多个柱状底电极、电容电介质层、以及顶电极层，其中，各所述柱状底电极的顶部具有一凹槽，所述电容电介质层填满所述凹槽；以及
支撑结构，设置在相邻的所述柱状底电极之间，所述支撑结构包括由下而上依序设置的第一支撑层与第二支撑层。
2.根据权利要求1所述的半导体器件，其特征在于，所述电容电介质层包括依序堆叠的第一电介质层与第二电介质层，其中，所述第一电介质层填满各所述凹槽。
3.根据权利要求2所述的半导体器件，其特征在于，所述第一电介质层、所述第二电介质层分别包括不同的高介电系数电介质材质。
4.根据权利要求2所述的半导体器件，其特征在于，还包括：
高介电系数电介质层，设置在各所述柱状底电的两相对侧壁上，
其中，所述第一支撑层与所述第二支撑层的多个表面分别被所述第一电介质层与所述高介电系数电介质层覆盖。
5.根据权利要求1所述的半导体器件，其特征在于，还包括：
多个存储节点焊盘，设置在所述衬底上并分别接触各所述柱状底电极，其中，各所述柱状底电极的一部分伸入各所述存储节点焊盘内。
6.根据权利要求1所述的半导体器件，其特征在于，各所述凹槽的最低表面高于所述第二支撑层的顶面。
7.根据权利要求1所述的半导体器件，其特征在于，各所述柱状底电极具有所述凹槽的一侧不接触所述支撑结构。
8.根据权利要求7所述的半导体器件，其特征在于，相邻的两个所述柱状底电极彼此镜像对称。
9.一种半导体器件的制作方法，其特征在于包括：
提供衬底；
在所述衬底上形成电容结构，所述电容结构包括多个柱状底电极、电容电介质层、以及顶电极层，其中，各所述柱状底电极的顶部具有一凹槽，所述电容电介质层填满所述凹槽；以及
在相邻的所述柱状底电极之间形成支撑结构，所述支撑结构包括由下而上依序设置的第一支撑层与第二支撑层。
10.根据权利要求9所述的半导体器件的制作方法，其特征在于，还包括：
在所述衬底上形成依序堆叠的第一支撑材料层、第二支撑材料层、第三支撑材料层、第四支撑材料层以及第五支撑材料层；
形成多个开口，贯穿所述第五支撑材料、所述第四支撑材料层、所述第三支撑材料层、所述第二支撑材料层、与所述第一支撑材料层；
形成多个柱状底电极，分别填满各所述开口；
在所述第五支撑材料上形成多个掩模图案；
透过所述掩模图案移除部分的所述第五支撑材料层、部分的所述第四支撑材料层、与部分的所述三支撑材料层；
透过所述掩模图案移除部分的所述第二支撑材料层、与部分的所述第一支撑材料层；以及
完全移除所述掩模图案，形成所述支撑结构。
11.根据权利要求10所述的半导体器件的制作方法，其特征在于，还包括：
在移除所述部分的所述第二支撑材料层与所述部分的所述第一支撑材料层之前，蚀刻所述柱状底电极的顶部，形成所述凹槽。
12.根据权利要求10所述的半导体器件的制作方法，其特征在于，还包括：
进行第一湿式蚀刻制作工艺，移除剩余部分的所述第五支撑材料层与剩余部分的所述第三支撑材料层；以及
进行第二湿式蚀刻制作工艺，移除剩余部分的所述第一支撑材料层。
13.根据权利要求12所述的半导体器件的制作方法，其特征在于，所述第一湿式蚀刻制作工艺与所述第二湿式蚀刻制作工艺皆在完全移除所述掩模图案之前进行。
14.根据权利要求10所述的半导体器件的制作方法，其特征在于，还包括：
在形成所述柱状底电极之前，在各所述开口的两相对侧壁上形成高介电系数电介质层。
15.根据权利要求14所述的半导体器件的制作方法，其特征在于，还包括：
形成电介质材料层，覆盖所述开口与所述第五支撑材料层的表面；进行第一回蚀刻制作工艺，部分移除所述电介质材料层，形成所述高介电系数电介质层；
形成底电极层，填满所述开口并覆盖所述第五支撑材料层的所述表面；以及
进行第二回蚀刻制作工艺，部分移除所述底电极层，形成所述柱状底电极。
16.根据权利要求14所述的半导体器件的制作方法，其特征在于，还包括：
在所述衬底上形成多个存储节点焊盘，所述存储节点焊盘的表面分别自各所述开口暴露；
在所述高介电系数电介质层形成后，自各所述开口部分蚀刻所述存储节点焊盘；以及
形成所述柱状底电极填满所述开口，其中，各所述柱状底电极的一部分伸入各所述存储节点焊盘内。
17.根据权利要求10所述的半导体器件的制作方法，其特征在于，还包括：
在所述支撑结构形成后，形成所述电容电介质层与所述顶电极层。
18.根据权利要求17所述的半导体器件的制作方法，其特征在于，形成所述电容电介质层还包括：
在所述支撑结构与所述柱状底电极上形成所述第一电介质层，所述第一电介质层填满各所述凹槽；以及
在所述第一电介质层上形成所述第二电介质层。
19.根据权利要求18所述的半导体器件的制作方法，其特征在于，所述第一支撑层与所述第二支撑层的多个表面分别被所述第一电介质层与所述高介电系数电介质层覆盖。
20.根据权利要求9所述的半导体器件的制作方法，其特征在于，各所述凹槽的最低表面高于所述第二支撑层的顶面。
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