JP2011211153A - 半導体装置及びその製作方法 - Google Patents
半導体装置及びその製作方法 Download PDFInfo
- Publication number
- JP2011211153A JP2011211153A JP2010230582A JP2010230582A JP2011211153A JP 2011211153 A JP2011211153 A JP 2011211153A JP 2010230582 A JP2010230582 A JP 2010230582A JP 2010230582 A JP2010230582 A JP 2010230582A JP 2011211153 A JP2011211153 A JP 2011211153A
- Authority
- JP
- Japan
- Prior art keywords
- source
- drain region
- semiconductor device
- gate
- sti
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 133
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 230000009977 dual effect Effects 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 21
- 238000002955 isolation Methods 0.000 claims abstract description 4
- 230000002093 peripheral effect Effects 0.000 claims description 39
- 239000000758 substrate Substances 0.000 claims description 21
- 125000006850 spacer group Chemical group 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 3
- 230000008878 coupling Effects 0.000 claims 2
- 238000010168 coupling process Methods 0.000 claims 2
- 238000005859 coupling reaction Methods 0.000 claims 2
- 238000000059 patterning Methods 0.000 claims 2
- 239000010410 layer Substances 0.000 description 110
- 239000002184 metal Substances 0.000 description 20
- 239000011229 interlayer Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 239000011241 protective layer Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 101001139126 Homo sapiens Krueppel-like factor 6 Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/056—Making the transistor the transistor being a FinFET
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【解決手段】デュアルチャネルトランジスタ50は、少なくとも、第一方向に沿って伸展する第一STI(シャロートレンチアイソレーション)と第二方向に沿って伸展する第二STIにより分離され、第一STIと第二STIが交差する半導体アイランド22と、第二方向に沿って伸展し、半導体アイランドの表面から内側に向かって凹んだゲートトレンチ26と、第二方向に沿って伸展し、ゲートトレンチ内に設けられたゲート30と、第二方向に沿って設けられ、半導体アイランドの上面に設けられた第一ソース/ドレイン領域と、第一ソース/ドレイン領域の間に設けられた第一U字型チャネル領域60と、第二方向に沿って設けられ、半導体アイランドの上面に設けられた第二ソース/ドレイン領域と、第二ソース/ドレイン領域の間に設けられた第二U字型チャネル領域62とを備える。
【選択図】図2
Description
Claims (28)
- デュアルチャネルトランジスタを有する半導体装置であって、
少なくとも、第一方向に沿って伸展する第一STI(シャロートレンチアイソレーション)と第二方向に沿って伸展する第二STIにより分離され、当該第一STIと当該第二STIが交差する半導体アイランドと、
前記第二方向に沿って伸展し、前記半導体アイランドの表面から内側に向かって凹んだゲートトレンチと、
前記第二方向に沿って伸展し、前記ゲートトレンチ内に設けられたゲートと、
前記ゲートトレンチ内の前記ゲートを被覆する第一誘電体層と、
前記第二方向に沿って設けられ、前記半導体アイランドの上面に設けられた第一ソース/ドレイン領域と、
前記半導体アイランドに埋め込まれ、前記第一ソース/ドレイン領域の間に設けられた第二誘電体層と、
前記第二誘電体層の周囲、及び前記第一ソース/ドレイン領域の間に設けられた第一U字型チャネル領域と、
前記第二方向に沿って設けられ、前記半導体アイランドの上面に設けられた第二ソース/ドレイン領域と、
前記半導体アイランドに埋め込まれ、前記第二ソース/ドレイン領域の間に設けられた第三誘電体層と、
前記第三誘電体層の周囲、及び前記第二ソース/ドレイン領域の間に設けられた第二U字型チャネル領域とを備える、半導体装置。 - 前記第一ソース/ドレイン領域と前記第二ソース/ドレイン領域とは前記半導体アイランドに対して反対側に設けられている、請求項1に記載の半導体装置。
- 前記第一ソース/ドレイン領域と前記第二ソース/ドレイン領域とは前記ゲートに対して反対側に設けられている、請求項1に記載の半導体装置。
- 前記第一ソース/ドレイン領域は前記半導体アイランド内に設けられている、請求項1に記載の半導体装置。
- 第一ソース/ドレイン領域に設けられた第一導電層をさらに備える、請求項4に記載の半導体装置。
- 前記第一導電層は前記ゲートトレンチ内、及び前記第一誘電体層にも設けられている、請求項5に記載の半導体装置。
- 前記第二ソース/ドレイン領域は前記半導体アイランド内に設けられている、請求項1に記載の半導体装置。
- 第二ソース/ドレイン領域に設けられた第二導電層をさらに備える、請求項7に記載の半導体装置。
- 前記第二導電層は前記ゲートトレンチ内、及び前記第一誘電体層にも設けられている、請求項8に記載の半導体装置。
- 前記第一ソース/ドレイン領域と前記第二ソース/ドレイン領域とは前記ゲートに対して対称である、請求項1に記載の半導体装置。
- 前記第一ソース/ドレイン領域内の第一ソースを前記第二ソース/ドレイン領域の第二ソースに結合するソースラインをさらに備える、請求項1に記載の半導体装置。
- 前記第一ソース/ドレイン領域内の第一ドレインを前記第二ソース/ドレイン領域内の第二ドレインに結合するドレインコンタクトをさらに備える、請求項1に記載の半導体装置。
- 前記第一誘電体層の上面は前記半導体アイランドの上面よりも低い、請求項1に記載の半導体装置。
- 前記半導体アイランドは上部と底部とを備え、前記第一U字型チャネル領域と前記第二U字型チャネル領域は当該上部内に設けられ、当該底部は前記第一U字型チャネル領域と前記第二U字型チャネル領域の電気貯蔵所としての役割を果たす、請求項1に記載の半導体装置。
- 少なくとも1つの材料層を有する少なくとも1つの周辺ゲートを含む周辺回路をさらに備える、請求項1に記載の半導体装置。
- 前記第一ソース/ドレイン領域内の第一ソースを前記第二ソース/ドレイン領域の第二ソースに結合するソースラインをさらに備え、当該ソースラインは前記周辺ゲートと実質的に同一な少なくとも1つの材料層を備える、請求項15に記載の半導体装置。
- 半導体装置を製作する方法であって、
少なくとも、第一方向に沿って伸展する第一STIと第二方向に沿って伸展する第二STIにより分離され、当該第一STIと当該第二STIが交差する半導体アイランドと、当該第一方向に沿って当該半導体アイランドに埋め込まれた第一誘電体層とを提供する段階、
アイランド当該第一誘電体層を横断するゲートトレンチを、当該第二方向に沿って当該半導体アイランド内に形成する段階、
前記ゲートトレンチの側壁に第二誘電体層を形成する段階、
前記第二方向に沿って前記ゲートトレンチ内にゲートを形成する段階、
前記ゲートに第三誘電体層を形成する段階、及び
前記ゲートトレンチの側壁に第一ソース/ドレイン領域と第二ソース/ドレイン領域を形成する段階を包含し、
前記第一ソース/ドレイン領域と前記第二ソース/ドレイン領域とは前記ゲートに対して反対側に設けられ、前記第一誘電体層はそれぞれ前記第一ソース/ドレイン領域の間、及び前記第二ソース/ドレイン領域の間に設けられる、半導体装置の製作方法。 - 前記第一STIと、前記第二STIと、前記第一誘電体層とは、
基板を提供する段階、
前記基板内に前記第一STIを形成する段階、
前記基板に埋め込まれた前記第一STIと平行な前記第一誘電体層を形成する段階、
前記基板にパターンマスクを形成する段階、
前記基板をパターン化し、前記第一STIと垂直なトレンチを形成する段階、
第四誘電体層で前記トレンチを充填して前記第二STIを形成し、前記第一STIと前記第二STIによって前記基板内の半導体アイランドを規定する段階、及び
前記パターンマスクを除去して前記第四誘電体層の上部を露出させる段階
によって形成される、請求項17に記載の半導体装置の製作方法。 - 前記ゲートトレンチは、
前記第四誘電体層の上部の側壁にスペーサーを形成する段階、及び
前記スペーサーをマスクとして前記半導体アイランドをエッチングし、前記ゲートトレンチを形成する段階
によって形成される、請求項18に記載の半導体装置の製作方法。 - 前記第一ソース/ドレイン領域と前記第二ソース/ドレイン領域を形成した後、前記第四誘電体層と前記スペーサーを平坦化し、前記第四誘電体層及び残存した前記スペーサーを、前記第一ソース/ドレイン領域及び前記第二ソース/ドレイン領域の上面に整列させる、請求項19に記載の半導体装置の製作方法。
- 前記第一ソース/ドレイン領域は、前記ゲートトレンチの側壁と前記半導体アイランドの上面に設けられた第一導電層を備える、請求項20に記載の半導体装置の製作方法。
- 前記第二ソース/ドレイン領域は、前記ゲートトレンチの側壁と前記半導体アイランドの上面に設けられた第二導電層を備える、請求項20に記載の半導体装置の製作方法。
- 前記第一ソース/ドレイン領域内の第一ソースを前記第二ソース/ドレイン領域の第二ソースに接続するソースラインを形成する段階、及び
前記第一ソース/ドレイン領域内の第一ドレインを前記第二ソース/ドレイン領域内の第二ドレインに接続するドレインコンタクトを形成する段階をさらに包含する、請求項20に記載の半導体装置の製作方法。 - 前記方法は前記第一ソース/ドレイン領域と前記第二ソース/ドレイン領域を形成した後に更に、
周辺回路領域に設けられたスタック層と、前記第一ソース/ドレイン領域の第一ソースと、前記第二ソース/ドレイン領域の第二ソースとを形成する段階、及び
前記スタック層をパターン化して、前記周辺回路領域に少なくとも1つの周辺ゲートを形成し、前記第一ソース/ドレイン領域の第一ソースを前記第二ソース/ドレイン領域の第二ソースに結合するソースラインを形成する段階を含む、請求項17に記載の半導体装置の製作方法。 - 半導体装置であって、
第一方向に沿って伸展する第一STIと第二方向に沿って伸展する第二STIにより分離され、当該第一STIと当該第二STIが交差する半導体アイランドと、
前記第二方向に沿って伸展し、前記半導体アイランドの表面から内側に向かって凹んだゲートトレンチと、
前記ゲートトレンチに埋め込まれたゲートと、
前記半導体アイランド内に設けられた第一U字型チャネル領域と、
前記半導体アイランド内に設けられた第二U字型チャネル領域とを備え、
前記第二U字型チャネル領域はゲートによって前記第一U字型チャネル領域から分離された、半導体装置。 - 基板、複数のトランジスタ、及び、複数のソースラインを備える半導体装置であって、
該基板は、第一方向に沿って配列された複数の第一STIと、第二方向に沿って配列された複数の第二STIとを備え、
該複数の第一STIと該複数の第二STIは交差し、かつ複数の半導体アイランドを規定しており、
該トランジスタのそれぞれは、対応する半導体アイランドに設けられており、
該トランジスタのそれぞれは、
該半導体アイランドに埋め込まれ、かつ第二方向に沿って伸展するゲートと、
該第二方向に沿って設けられ、かつ該半導体アイランドの上面に設けられた第一ソース/ドレイン領域と、
該第一ソース/ドレイン領域の間に設けられた第一U字型チャネル領域と、
該第二方向に沿って設けられ、かつ該半導体アイランドの上面に設けられた第二ソース/ドレイン領域と、
該第二ソース/ドレイン領域の間に設けられた第二U字型チャネル領域と、
を備えており、
該複数のソースラインは、該第二方向と交差する該第一方向に沿って伸展し、
該ソースラインのそれぞれは、該第一ソース/ドレイン領域の第一ソースと該第二ソース/ドレイン領域の第二ソースに結合されている、半導体装置。 - 前記基板の周辺回路領域に設けられた周辺回路を備え、
該周辺回路は少なくとも1つの材料層を備える少なくとも1つの周辺ゲートを備える、請求項26に記載の半導体装置。 - 前記ソースラインは前記周辺ゲートと実質的に同一な少なくとも1つの材料層を備える、請求項27に記載の半導体装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/749,532 US9202921B2 (en) | 2010-03-30 | 2010-03-30 | Semiconductor device and method of making the same |
US12/749,532 | 2010-03-30 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011211153A true JP2011211153A (ja) | 2011-10-20 |
JP5520185B2 JP5520185B2 (ja) | 2014-06-11 |
Family
ID=43063638
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010230582A Active JP5520185B2 (ja) | 2010-03-30 | 2010-10-13 | 半導体装置及びその製作方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US9202921B2 (ja) |
EP (1) | EP2372772B1 (ja) |
JP (1) | JP5520185B2 (ja) |
CN (1) | CN102208437B (ja) |
TW (1) | TWI413255B (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011243802A (ja) * | 2010-05-19 | 2011-12-01 | Elpida Memory Inc | 半導体装置及びその製造方法、並びにデータ処理システム |
JP2021503173A (ja) * | 2017-11-14 | 2021-02-04 | インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation | 電流駆動能力を向上させたh形vfet |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9202921B2 (en) | 2010-03-30 | 2015-12-01 | Nanya Technology Corp. | Semiconductor device and method of making the same |
US8309418B2 (en) * | 2010-08-23 | 2012-11-13 | International Business Machines Corporation | Field effect transistor device with shaped conduction channel |
US8455330B2 (en) | 2010-10-12 | 2013-06-04 | International Business Machines Corporation | Devices with gate-to-gate isolation structures and methods of manufacture |
US8298913B2 (en) | 2010-10-12 | 2012-10-30 | International Business Machines Corporation | Devices with gate-to-gate isolation structures and methods of manufacture |
JP2013030582A (ja) * | 2011-07-28 | 2013-02-07 | Elpida Memory Inc | 半導体装置の製造方法 |
US8569168B2 (en) * | 2012-02-13 | 2013-10-29 | International Business Machines Corporation | Dual-metal self-aligned wires and vias |
JP2014199898A (ja) * | 2013-03-11 | 2014-10-23 | ソニー株式会社 | 固体撮像素子および製造方法、並びに、電子機器 |
US9105478B2 (en) * | 2013-10-28 | 2015-08-11 | Globalfoundries Inc. | Devices and methods of forming fins at tight fin pitches |
CN104282737B (zh) * | 2013-11-20 | 2017-05-24 | 沈阳工业大学 | 高集成度h形源漏栅辅控u形沟道高迁移率无结晶体管 |
CN104282742B (zh) * | 2013-11-20 | 2017-05-24 | 沈阳工业大学 | 折叠栅控l形沟道低泄漏电流隧穿晶体管 |
CN105470298B (zh) * | 2014-09-10 | 2018-10-02 | 中国科学院微电子研究所 | 一种FinFET器件结构及其制造方法 |
CN104465728B (zh) * | 2014-12-24 | 2017-12-05 | 上海华虹宏力半导体制造有限公司 | 分离栅功率器件的栅极结构及工艺方法 |
CN105206662A (zh) * | 2015-08-31 | 2015-12-30 | 上海华力微电子有限公司 | 一种半导体器件中的沟道结构 |
US10062745B2 (en) | 2017-01-09 | 2018-08-28 | Micron Technology, Inc. | Methods of forming an array of capacitors, methods of forming an array of memory cells individually comprising a capacitor and a transistor, arrays of capacitors, and arrays of memory cells individually comprising a capacitor and a transistor |
US9935114B1 (en) | 2017-01-10 | 2018-04-03 | Micron Technology, Inc. | Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors |
EP3352224B1 (en) * | 2017-01-24 | 2020-03-11 | Nxp B.V. | Semiconductor device comprising a switch |
TWI659501B (zh) * | 2018-04-13 | 2019-05-11 | 華邦電子股份有限公司 | 記憶體裝置及其製造方法 |
US10388658B1 (en) * | 2018-04-27 | 2019-08-20 | Micron Technology, Inc. | Transistors, arrays of transistors, arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, and methods of forming an array of transistors |
US10903080B2 (en) * | 2018-08-21 | 2021-01-26 | Nanya Technology Corporation | Transistor device and method for preparing the same |
US10910370B2 (en) * | 2018-11-02 | 2021-02-02 | Samsung Electronics Co., Ltd. | Integrated circuit devices including a vertical field-effect transistor (VFET) and a fin field-effect transistor (FinFET) and methods of forming the same |
US11189712B2 (en) | 2019-08-22 | 2021-11-30 | International Business Machines Corporation | Formation of vertical transport field-effect transistor structure having increased effective width |
US11355496B2 (en) * | 2020-01-31 | 2022-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | High-density 3D-dram cell with scaled capacitors |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001210729A (ja) * | 2000-01-24 | 2001-08-03 | Nec Corp | 半導体記憶装置及びその製造方法 |
JP2008511997A (ja) * | 2004-09-01 | 2008-04-17 | マイクロン テクノロジー,インコーポレイテッド | 縦型のu字形トランジスタを有するdramセル |
US20090206443A1 (en) * | 2008-02-19 | 2009-08-20 | Micron Technology, Inc. | Devices including fin transistors robust to gate shorts and methods of making the same |
JP2009531860A (ja) * | 2006-03-29 | 2009-09-03 | マイクロン テクノロジー, インク. | フローティングボディトランジスタ構造、半導体構造、および半導体構造の形成方法 |
US20090238000A1 (en) * | 2008-03-20 | 2009-09-24 | Micron Technology, Inc. | Systems and devices including multi-gate transistors and methods of using, making, and operating the same |
US20090251946A1 (en) * | 2008-04-03 | 2009-10-08 | Micron Technology, Inc. | Data cells with drivers and methods of making and operating the same |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI251342B (en) * | 2003-07-24 | 2006-03-11 | Samsung Electronics Co Ltd | Vertical double-channel silicon-on-insulator transistor and method of manufacturing the same |
DE10361695B3 (de) | 2003-12-30 | 2005-02-03 | Infineon Technologies Ag | Transistorstruktur mit gekrümmtem Kanal, Speicherzelle und Speicherzellenfeld für DRAMs sowie Verfahren zur Herstellung eines DRAMs |
US7034408B1 (en) | 2004-12-07 | 2006-04-25 | Infineon Technologies, Ag | Memory device and method of manufacturing a memory device |
US7416943B2 (en) | 2005-09-01 | 2008-08-26 | Micron Technology, Inc. | Peripheral gate stacks and recessed array gates |
US7939403B2 (en) | 2006-11-17 | 2011-05-10 | Micron Technology, Inc. | Methods of forming a field effect transistors, pluralities of field effect transistors, and DRAM circuitry comprising a plurality of individual memory cells |
US7691751B2 (en) * | 2007-10-26 | 2010-04-06 | Spansion Llc | Selective silicide formation using resist etchback |
JP2009117518A (ja) * | 2007-11-05 | 2009-05-28 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
US9202921B2 (en) | 2010-03-30 | 2015-12-01 | Nanya Technology Corp. | Semiconductor device and method of making the same |
-
2010
- 2010-03-30 US US12/749,532 patent/US9202921B2/en active Active
- 2010-06-02 TW TW099117831A patent/TWI413255B/zh active
- 2010-06-11 EP EP10006089.6A patent/EP2372772B1/en active Active
- 2010-07-09 CN CN201010229524XA patent/CN102208437B/zh active Active
- 2010-10-13 JP JP2010230582A patent/JP5520185B2/ja active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001210729A (ja) * | 2000-01-24 | 2001-08-03 | Nec Corp | 半導体記憶装置及びその製造方法 |
JP2008511997A (ja) * | 2004-09-01 | 2008-04-17 | マイクロン テクノロジー,インコーポレイテッド | 縦型のu字形トランジスタを有するdramセル |
JP2009531860A (ja) * | 2006-03-29 | 2009-09-03 | マイクロン テクノロジー, インク. | フローティングボディトランジスタ構造、半導体構造、および半導体構造の形成方法 |
US20090206443A1 (en) * | 2008-02-19 | 2009-08-20 | Micron Technology, Inc. | Devices including fin transistors robust to gate shorts and methods of making the same |
US20090238000A1 (en) * | 2008-03-20 | 2009-09-24 | Micron Technology, Inc. | Systems and devices including multi-gate transistors and methods of using, making, and operating the same |
US20090251946A1 (en) * | 2008-04-03 | 2009-10-08 | Micron Technology, Inc. | Data cells with drivers and methods of making and operating the same |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011243802A (ja) * | 2010-05-19 | 2011-12-01 | Elpida Memory Inc | 半導体装置及びその製造方法、並びにデータ処理システム |
JP2021503173A (ja) * | 2017-11-14 | 2021-02-04 | インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation | 電流駆動能力を向上させたh形vfet |
JP7217579B2 (ja) | 2017-11-14 | 2023-02-03 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 電流駆動能力を向上させたh形vfet |
Also Published As
Publication number | Publication date |
---|---|
JP5520185B2 (ja) | 2014-06-11 |
EP2372772A3 (en) | 2012-04-11 |
EP2372772B1 (en) | 2019-09-18 |
CN102208437A (zh) | 2011-10-05 |
TWI413255B (zh) | 2013-10-21 |
TW201133842A (en) | 2011-10-01 |
US20110241093A1 (en) | 2011-10-06 |
EP2372772A2 (en) | 2011-10-05 |
US9202921B2 (en) | 2015-12-01 |
CN102208437B (zh) | 2013-06-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5520185B2 (ja) | 半導体装置及びその製作方法 | |
KR101645257B1 (ko) | 수직 채널 트랜지스터를 구비한 반도체 소자 | |
JP3674564B2 (ja) | 半導体装置およびその製造方法 | |
CN110707083B (zh) | 半导体存储装置及其形成方法 | |
US20160233218A1 (en) | Semiconductor device | |
US20050224895A1 (en) | Semiconductor memory device and manufacturing method thereof | |
CN109390285B (zh) | 接触结构及其制作方法 | |
KR100673673B1 (ko) | Dram 셀 장치 및 그 제조 방법 | |
US20080318377A1 (en) | Method of forming self-aligned gates and transistors | |
KR20010112829A (ko) | 플로팅 바디효과를 제거한 반도체 메모리소자 및 그제조방법 | |
JP2008004894A (ja) | 半導体装置及びその製造方法 | |
TW201947707A (zh) | 記憶體裝置及其製造方法 | |
JP3795366B2 (ja) | 記憶素子及びその製造方法 | |
KR100335121B1 (ko) | 반도체 메모리 소자 및 그의 제조 방법 | |
US8618605B2 (en) | Semiconductor device and method of manufacturing the same | |
KR100441569B1 (ko) | 수직 트랜지스터 디램 구조 및 그 제조 방법 | |
WO2014126214A1 (ja) | 半導体装置 | |
US11910595B2 (en) | Semiconductor memory device | |
US20040079984A1 (en) | Polysilicon self-aligned contact and a polysilicon common source line and method of forming the same | |
US7119390B2 (en) | Dynamic random access memory and fabrication thereof | |
CN115148663A (zh) | 半导体结构及其制备方法 | |
US20230061535A1 (en) | Semiconductor device and manufacturing method thereof, nand memory device | |
CN219437502U (zh) | 半导体器件 | |
CN217387156U (zh) | 半导体装置 | |
JP2010161372A (ja) | メモリ素子及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121227 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130108 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130408 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130709 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131009 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20131105 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140227 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20140306 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140325 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140404 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5520185 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |