TWI659501B - 記憶體裝置及其製造方法 - Google Patents
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Abstract
一種記憶體裝置及其製造方法被提供。記憶體裝置包括基板、多個第一閘極結構、第一介電層、第二介電層、第三介電層及接觸插塞。這些第一閘極結構形成於陣列區的基板上。第一介電層形成於第一閘極結構的頂表面及側壁上。第二介電層形成於第一介電層上且與第一介電層直接接觸。第二介電層與第一介電層為相同材料。第三介電層形成於第一閘極結構之間，且定義出暴露出基板的多個接觸孔。接觸插塞填入上述接觸孔中。
Description
本發明係有關於一種記憶體裝置，且特別係有關於一種非揮發性記憶體裝置及其製造方法。
隨著可攜式電子產品日漸普及，對於記憶體裝置之需求也與日俱增。所有可攜式電子產品(例如，數位相機、筆記型電腦、行動電話等)皆需要小型化且可靠的記憶體裝置，以利於資料的儲存及傳輸。
在非揮發性記憶體中，依據記憶體內的資料能否在使用電腦時隨時改寫，可分為二大類產品，分別為唯讀記憶體(read-only memory,ROM)與快閃記憶體。其中快閃記憶體因成本較低，而逐漸成為非揮發性記憶體的主流技術。
隨著電子產品日漸小型化之趨勢，對於非揮發性記憶體裝置亦有逐漸小型化的需求。且，現有的非揮發性記憶體裝置的可靠度與良率問題在小型化的設計中將變得更嚴重。舉例而言，在小型化的非揮發性記憶體裝置中，閘極結構之間的距離很小，使得閘極結構之間的自對準溝槽具有高深寬比。於一種習知的非揮發性記憶體裝置中，形成自對準溝槽的步驟包括藉由一般的沉積製程(例如，化
學氣相沉積製程或物理氣相沉積製程)形成硬質的材料(例如，多晶矽)於閘極結構之間，接著圖案化多晶矽以在閘極結構上方定義出凹陷區，再以介電材料填滿凹陷區，最後移除多晶矽以形成自對準溝槽。然而，由於多晶矽難以被良好地填充於閘極結構之間，造成多晶矽中容易存在細縫(seam)，如此於後續移除多晶矽的步驟中將難以將細縫以下的多晶矽完整地移除。進一步地，於後續移除閘極結構之間的材料以露出基板的步驟中，殘留的多晶矽將導致多晶矽以下的材料(例如介電層)難以被移除。由於接觸插塞或隔離結構將形成於閘極結構之間，這些殘留的材料將導致接觸插塞的電阻值增加或導致隔離結構的絕緣能力下降，甚至導致接觸插塞無法電性連接基板或導致局部短路，而不利於記憶體裝置的操作。再者，由於多晶矽中的細縫的位置與大小均無法控制，因而這些接觸插塞之間或這些隔離結構之間容易存在無法控制的電阻值變異。如此一來，將會大幅降低記憶體裝置的良率與可靠度。需注意的是，由細縫所引起的上述問題，在臨界尺寸縮小時將更為嚴重。因此，對於改善逐漸小型化的非揮發性記憶體裝置的可靠度及良率仍有所需求。
本發明提供一種記憶體裝置及其製造方法，其可改善小型化記憶體裝置的良率與可靠度。
本發明之一實施例係揭示一種記憶體裝置，包括：基板；多個第一閘極結構，形成於基板上；第一介電
層，形成於第一閘極結構的頂表面及側壁上；第二介電層，形成於第一介電層上，其中第二介電層與第一介電層直接接觸，且第二介電層與第一介電層為相同材料；第三介電層，形成於第一閘極結構之間，且定義出暴露出基板的多個接觸孔；以及接觸插塞，填入接觸孔中。其中，記憶體裝置具有一陣列區及一周邊區，這些第一閘極結構形成於陣列區中。
本發明之另一實施例係揭示一種記憶體裝置的製造方法，包括：提供基板；形成多個第一閘極結構於基板上；形成第一介電層覆蓋於基板及這些第一閘極結構的頂表面及側壁上，且第一介電層未填滿這些第一閘極結構之間的溝槽；形成間隙填充介電結構於第一介電層上並填入溝槽中，上述間隙填充介電結構與第一介電層為不同材料，其中形成間隙填充介電結構的步驟包括平坦化步驟，使上述間隙填充介電結構的頂表面與第一介電層的頂表面共平面；形成第二介電層於第一介電層及間隙填充介電結構上，其中第二介電層與第一介電層直接接觸，且第二介電層與第一介電層為相同材料；進行第一蝕刻製程，移除位於這些第一閘極結構之間的第二介電層及間隙填充介電結構；形成第三介電層於這些第一閘極結構之間，且定義出暴露出基板的多個接觸孔；以及填入導電材料於接觸孔中，以形成接觸插塞。其中，記憶體裝置具有一陣列區及一周邊區，這些第一閘極結構形成於陣列區中。
10‧‧‧陣列區
20‧‧‧周邊區
100‧‧‧記憶體裝置
102‧‧‧基板
104‧‧‧穿隧氧化物層
106‧‧‧閘極材料層
108‧‧‧閘極導電體層
110‧‧‧第一閘極結構
122a‧‧‧第一介電材料
122b‧‧‧第一介電材料
115‧‧‧溝槽
120‧‧‧第二閘極結構
122‧‧‧第一介電層
124‧‧‧間隙填充介電結構
1221‧‧‧頂表面
1222‧‧‧側表面
1223‧‧‧底表面
1241‧‧‧頂表面
130‧‧‧第二介電層
135‧‧‧自對準溝槽
136‧‧‧保護襯層
140‧‧‧光阻材料
142‧‧‧三層結構
142a‧‧‧底層材料
142b‧‧‧中間層材料
142c‧‧‧光阻材料
145‧‧‧第一開口
150‧‧‧犧牲層
160‧‧‧第三介電層
165‧‧‧接觸孔
166‧‧‧接觸孔
170a‧‧‧導電襯層
170b‧‧‧導電插塞
T1‧‧‧第一厚度
T2‧‧‧第二厚度
W1‧‧‧第一寬度
W2‧‧‧第二寬度
第1圖至第4圖、第5B圖、第5C圖、第6B圖、第7B圖、第7C圖、第8B圖、第8C圖、第9B圖、第10B圖及第10C圖為本發明一些實施例之記憶體裝置在製程的各個階段的剖面示意圖。
第5A圖、第6A圖、第7A圖、第8A圖、第9A圖及第10A圖為本發明一些實施例之記憶體裝置的陣列區在製程的各個階段的上視示意圖。
第11圖為本發明另一些實施例之記憶體裝置在製程之一個階段的剖面示意圖。
為使本發明之上述和其他目的、特徵、優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。然而，任何所屬技術領域中具有通常知識者將會瞭解本發明中各種特徵結構僅用於說明，並未依照比例描繪。事實上，為了使說明更加清晰，可任意增減各種特徵結構的相對尺寸比例。再者，在本文的不同範例中可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
在此，「約」、「大約」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內。在此給定的數量為大約的數量，意即在沒有特定說明的情況下，仍可隱含「約」、「大約」之含義。
第1圖至第4圖、第5B圖、第5C圖、第6B圖、第7B圖、第7C圖、第8B圖、第8C圖、第9B圖、第10B圖及第10C圖為本發明一些實施例之記憶體裝置100在製程的各個階段的剖面示意圖。
請參照第1圖，記憶體裝置100包括一陣列區10以及相鄰於陣列區10的一周邊區20。在基板102上依序沉積穿隧氧化物層104、閘極材料層106、閘極導電體層108及第一介電材料122a。接著，將穿隧氧化物層104、閘極材料層106、閘極導電體層108及第一介電材料122a圖案化，以形成多個溝槽115。如此一來，在陣列區10的基板102上形成多個第一閘極結構110，且在周邊區20的基板102上形成多個第二閘極結構120。如圖所示，各第一閘極結構110與第二閘極結構120包括圖案化的穿隧氧化物層104、閘極材料層106及閘極導電體層108。第一閘極結構110與第二閘極結構120的頂表面覆蓋有圖案化的第一介電材料122a。
基板102的材料可包括矽、含矽半導體、絕緣層上覆矽(silicon on insulator,SOI)、其他合適之材料或上述材料之組合。在一些實施例中，基板102可為矽基板。在一些實施例中，可在基板102中形成其他的結構，例如，N型井區、P型井區、P/N接面或隔離結構。閘極材料層106可包括依序堆疊之浮動閘極層、介電層及控制閘極層。浮動閘極層與控制閘極層的材料可包括多晶矽。閘極導電體層108可將閘極材料層106電性連接至其他元件。閘極導電體層108的材料可包括鎢、鋁、銅、金、銀、鉭、鈦、其他
合適的金屬材料或上述之組合。
請參照第2圖，順應性地形成第一介電材料122b於形成有圖案化的穿隧氧化物層104、閘極材料層106、閘極導電體層108及第一介電材料122a的基板102上。如此一來，第一介電層122覆蓋於第一閘極結構110與第二閘極結構120的頂表面、側壁及基板102上。在本說明書中，將第一介電材料122a及122b合稱為「第一介電層122」。在第2圖中，由於第一介電材料122a及122b為不同步驟中所形成的相同材料，因此用虛線描繪第一介電材料122a與122b的界面。為了簡化圖示，在第3圖到第11圖中，僅繪示單層的第一介電層122。第一介電層122的頂表面1221與第一閘極結構110(第二閘極結構120)的頂表面相對，側表面1222與第一閘極結構110(第二閘極結構120)的側壁相對，底表面1223與基板102相對。換言之，第一介電層122全面地覆蓋基板102、第一閘極結構110及第二閘極結構120，且溝槽115並未被第一介電層122填滿。再者，第一介電層122可具有合適的抗蝕刻性，藉此，在後續的蝕刻製程中，第一介電層122可保護第一閘極結構110及第二閘極結構120不會受到損傷。如此一來，將可改善記憶體裝置100的產品良率。第一介電材料122a、122b可包括氮化物介電材料。在一些實施例中，第一介電材料122a、122b為氮化矽。在一些實施例中，第一介電材料122a、122b均非為氧化物。藉此，後續進行可移除氧化物的濕式蝕刻時，第一介電層122a、122b可避免穿隧氧化物層104被損傷，進而改善記憶
體裝置100的產品良率。
仍請參照第2圖，形成間隙填充介電材料於第一介電層122上並填入溝槽115中。之後，進行平坦化製程(例如，化學機械研磨製程)，以移除溝槽115以外的間隙填充介電材料，並形成多個間隙填充介電結構124。其中，各間隙填充介電結構124填滿一對應的溝槽115，且間隙填充介電結構124的頂表面1241與第一介電層122的頂表面1221共平面。
由於第一閘極結構110之間的距離遠小於第二閘極結構120之間的距離，若採用一般的沉積製程(例如，化學氣相沉積製程或物理氣相沉積製程)沉積間隙填充介電材料，因為負載效應(loading effect)的影響，往往難以將陣列區10與周邊區20的溝槽115都填滿。更具體而言，當間隙填充介電材料填滿陣列區10的溝槽115時，此時尚未填滿周邊區20的溝槽115。在一些實施例中，藉由旋轉塗佈製程形成間隙填充介電材料。在這樣的實施例中，間隙填充介電材料能夠完全填滿這些溝槽115，而不容易產生細縫。因此，在平坦化製程之後，將容易使間隙填充介電結構124的頂表面1241與第一介電層122的頂表面1221共平面。藉此，提升記憶體裝置的可靠度。
舉例而言，在一些實施例中，可使用旋轉塗佈製程將流動性較佳的間隙填充介電材料塗佈於第一介電層122上並填入溝槽115中。之後，利用光能或熱能，將此間隙填充介電材料固化。間隙填充介電材料可包括氧化物、
流動性較佳的其他合適的介電材料或上述之組合。在一些實施例中，間隙填充介電材料為氧化矽。在一些實施例中，第一介電層122與間隙填充介電結構124為不同材料。如此一來，可有利於形成後續的自對準溝槽，此部分將於下文中詳細討論。
請參照第3圖，形成第二介電層130於第一介電層122的頂表面1221上，且第二介電層130與第一介電層122直接接觸。於本實施例中，形成第二介電層130的方法詳述如下。
首先，形成第二介電材料於間隙填充介電結構124與第一介電層122上。需注意的是，若省略上述形成間隙填充介電結構124的步驟，則沉積第二介電材料時將會發生前述負載效應所造成的問題。再者，由於第一介電層122的頂表面1221與間隙填充介電結構124的頂表面1241實質上為共平面，因此，第二介電材料的厚度容易被控制為實質上均一。藉此，有助於後續第一蝕刻製程的均一性。
接著，在陣列區10中進行第一蝕刻製程，以移除第二介電材料的一部分及位於第一閘極結構110之間的間隙填充介電結構124，藉此在兩相鄰之第一閘極結構110之間形成自對準溝槽135，且形成第二介電層130於第一介電層122的頂表面1221上。第二介電材料可包括氮化物介電材料。在一些實施例中，第二介電材料為氮化矽。在一些實施例中，第一介電層122與第二介電層130為相同材料。如此一來，可有利於形成後續的自對準溝槽135。在一些實
施例中，第一介電層122的厚度可不小於30nm，藉以避免移除第二介電材料的過程中傷害到第一閘極結構110。
第一蝕刻製程可為乾式蝕刻、濕式蝕刻或上述之組合。在一些實施例中，第一蝕刻製程中可包括兩步驟的蝕刻製程。在第一步驟中，第一蝕刻製程對第二介電材料的蝕刻速率較高，因此可高效率地移除位於第一閘極結構110之間的間隙填充介電結構124上方的第二介電材料，以形成自對準溝槽135的上部分。接著，在第一蝕刻製程的第二步驟中，間隙填充介電結構124的蝕刻速率R1大於第一介電層122及第二介電層130的蝕刻速率R2。因此，第一蝕刻製程的第二步驟能夠在保持第二介電層130及第一介電層122的前提下，而完全移除間隙填充介電結構124，以形成自對準溝槽135的下部分。
在一些實施例中，在第一蝕刻製程的第二步驟中，間隙填充介電結構124的蝕刻速率R1對第二介電層130的蝕刻速率R2之比率R1/R2為5-50。在另一些實施例中，在第二步驟中，間隙填充介電結構124的蝕刻速率R1對第二介電層130的蝕刻速率R2之比率R1/R2為10-30。
如第3圖所示，在一些實施例中，前述第一蝕刻製程並未在周邊區20中進行，因此，在周邊區20中第二介電層130是形成於間隙填充介電結構124與第一介電層122上。再者，經過第一蝕刻製程之後，在陣列區10中，間隙填充介電結構124只位於最靠近周邊區20的第一閘極結構110上的第一介電層122的外側側壁上。在周邊區20中，
間隙填充介電結構124位於第二閘極結構120兩側的第一介電層122的側壁上。
如第3圖所示，在陣列區10中，在進行第一蝕刻製程之後，位於第一閘極結構110上的第二介電層130的寬度小於位於第一閘極結構110上的第一介電層122的寬度。亦即，於陣列區10中，第一介電層122的頂表面1221的一部分未被第二介電層130覆蓋。如此一來，自對準溝槽135上部分的寬度將大於自對準溝槽135下部分的寬度，藉此有利於形成後續的接觸插塞，此部分將於下文中詳細討論。
請參照第4圖，順應性地形成保護襯層136於第一介電層122及第二介電層130上。接著，形成光阻材料140於保護襯層136上並且填入自對準溝槽135中。
保護襯層136用以避免光阻材料140直接接觸第一介電層122及第二介電層130。因此，能夠避免光阻材料140中可能包括的酸成分對第一介電層122及第二介電層130造成傷害。在一些實施例中，保護襯層136可包括氧化物。可藉由合適的沉積製程形成保護襯層136，例如，原子層沉積製程。
光阻材料140可藉由旋轉塗佈填入自對準溝槽135中，且不會產生前述的細縫。因此，能夠完全避免由細縫所引起的上述問題，進而大幅改善記憶體裝置100的良率與可靠度。
第5A圖、第6A圖、第7A圖、第8A圖、第9A圖
及第10A圖為本發明一些實施例之記憶體裝置100的陣列區10在製程的各個階段的上視示意圖。
第5B圖是沿著第5A圖的剖線BB’所繪製的剖面示意圖，且第5C圖是沿著第5A圖的剖線CC’所繪製的剖面示意圖。請同時參照第5A圖、第5B圖及第5C圖，將光阻材料140圖案化，以形成多個第一開口145於第一閘極結構110之間，並移除周邊區20上的光阻材料140。
第6B圖是沿著第6A圖的剖線CC’所繪製的剖面示意圖。請同時參照第6A圖及第6B圖，接著，進行回蝕刻製程，以清除第一開口145中殘留的光阻材料140，並露出位於第二介電層130的頂部上的保護襯層136，使光阻材料140的頂表面低於第二介電層130的頂表面上的保護襯層136的頂表面。
若第一開口145中殘留有光阻材料140，將增加後續形成的接觸插塞與基板之間的電阻值。更具體而言，當後續移除位於第一開口145底部的第一介電層122時，殘留的光阻材料140會妨礙其下方的第一介電層122被移除。因而造成部分的第一介電層122殘留於基板102的表面，並且降低接觸插塞與基板102的接觸面積。如此一來，將導致接觸插塞與基板之間的接觸阻抗增加，而不利於記憶體裝置100的操作。
第7B圖是沿著第7A圖的剖線BB’所繪製的剖面示意圖，且第7C圖是沿著第7A圖的剖線CC’所繪製的剖面示意圖。請同時參照第7A圖、第7B圖及第7C圖，形成犧
牲層150於保護襯層136及光阻材料140上，並填入第一開口145中。接著，進行平坦化製程，以露出第二介電層130的頂表面。
如第7C圖所示，犧牲層150覆蓋光阻材料140，並且與光阻材料140直接接觸。若在高溫下形成犧牲層150，則光阻材料140可能會因為高溫而變質或改變形狀。如此一來，將不利於後續形成第三介電層160。因此，為了避免光阻材料140變質或改變形狀，可在低溫下形成犧牲層150。犧牲層150為氧化物，且可藉由低溫原子層沉積製程形成。在一些實施例中，在溫度為約50℃到約120℃的範圍形成犧牲層150。在又一些實施例中，在溫度為約70℃到約80℃的範圍形成犧牲層150。
第8B圖與第8C圖分別是沿著第8A圖的剖線BB’與剖線CC’所繪製的剖面示意圖。請同時參照第8A圖、第8B圖及第8C圖，進行回蝕刻製程，以移除部分的犧牲層150，並露出位於犧牲層150下方的光阻材料140(請參照第7C圖)。接著，選擇性地移除光阻材料140及一部分的保護襯層136，以形成由相鄰的第一閘極結構110與相鄰的犧牲層150所定義的多個第二開口。接著，填入第三介電層160於第二開口中。接著，進行平坦化製程，以移除多餘的第三介電層160，並暴露第二介電層130的頂表面及犧牲層150的頂表面。
第三介電層160可包括氮化物介電材料。在一些實施例中，第三介電層160為氮化矽。應注意的是，第一
介電層122及第三介電層160可為不同的氮化物。在一些實施例中，第一介電層122、第二介電層130及第三介電層160皆為相同的氮化物，且藉由相同的製程形成。如此一來，能夠簡化製程，並且能夠降低生產時間與成本。在另一些實施例中，第一介電層122及第二介電層130為相同的氮化物，且第三介電層160為另一種不同的氮化物。如此一來，可視需要選擇第三介電層160，能夠增加製程的靈活性。
第9B圖是沿著第9A圖的剖線BB’所繪製的剖面示意圖。請同時參照第9A圖及第9B圖，進行第二蝕刻製程，移除犧牲層150及保護襯層136的剩餘部分，以形成多個接觸孔165。每一個接觸孔165由相鄰的第一閘極結構110與相鄰的第三介電層160所定義。在進行第二蝕刻製程之後，移除位於第一閘極結構110之間的基板102上的第一介電材料122b，並暴露出位於第一閘極結構110之間的基板102的頂表面，用以電性連接至後續形成的接觸插塞。
第二蝕刻製程可為乾式蝕刻、濕式蝕刻或上述之組合。由於接觸孔165具有高深寬比，相較於乾式蝕刻，使用濕式蝕刻可更高效率地移除位於接觸孔165中的犧牲層150。在一些實施例中，第二蝕刻製程為濕式蝕刻製程。
如同上文所述，若犧牲層150未被完全清除，則會增加基板102與後續形成的接觸插塞之間的接觸阻抗，而不利於記憶體裝置100的操作。在一些實施例中，為了避免接觸阻抗增加，且避免傷害到其他的層，在第二蝕刻製程的期間，犧牲層150的蝕刻速率大於第一介電層
122、第二介電層130與第三介電層160的蝕刻速率。在一些實施例中，在第二蝕刻製程的期間，犧牲層150的蝕刻速率R3對第一介電層122的蝕刻速率R4之比率R3/R4為50-1000。在另一些實施例中，在第二蝕刻製程的期間，犧牲層150的蝕刻速率R3對第一介電層122的蝕刻速率R4之比率R3/R4為100-700。在又一些實施例中，在第二蝕刻製程的期間，犧牲層150的蝕刻速率R3對第一介電層122的蝕刻速率R4之比率R3/R4為200-300。
再者，在一些實施例中，更包括在周邊區20中形成接觸孔166(標示於第10B圖)。例如，可對陣列區10覆蓋罩幕層。之後，將周邊區20的第一介電層122與第二介電層130圖案化，以形成暴露出第二閘極結構120的接觸孔166。
第10B圖是沿著第10A圖的剖線BB’所繪製的剖面示意圖，且第10C圖是沿著第10A圖的剖線CC’所繪製的剖面示意圖。請同時參照第10A圖、第10B圖及第10C圖，填入導電材料於接觸孔165、166中，以形成接觸插塞。更具體而言，可先順應性地形成導電襯層170a於接觸孔165、166中。接著，形成導電插塞170b於導電襯層170a上並填滿接觸孔165、166。之後，進行平坦化製程，以暴露出第二介電層130的頂表面及第三介電層160的頂表面。為了簡化說明，在本文中將導電襯層170a及導電插塞170b合稱為「接觸插塞」。
導電襯層170a的功能在於增加導電材料(例
如，導電插塞170b)與介電材料(例如，第一介電層122、第二介電層130與第三介電層160)之間的黏著性。導電襯層170a可包括鈦、氮化鈦、鉭、氮化鉭、其他合適的導電襯層材料或上述之組合。導電插塞170b的功能在於提供基板102中的元件或第二閘極結構120與外部電路的電性連接。導電插塞170b可包括鎢、鋁、銅、金、銀、其他合適的導電材料或上述之組合。
第11圖為本發明另一些實施例之記憶體裝置100在製程之一個階段的剖面示意圖。第11圖相似於第4圖，差別在於使用含光阻材料的多層結構142取代光阻材料140。多層結構142包括底層材料142a、中間層材料142b及光阻材料142c。更具體而言，在進行第一蝕刻製程形成自對準溝槽135(如第3圖所繪示)之後，填入底層材料142a於自對準溝槽135之中。接著，形成中間層材料142b於底層材料142a之上，並且形成光阻材料142c於中間層材料142b之上。底層材料142a、中間層材料142b及光阻材料142c可具有實質上平坦的頂表面。亦即，光阻材料142c可具有平坦的底表面。在形成多層結構142之後，可繼續進行上述第5A圖到第10A圖的製程，在此不再詳述。
在一些實施例中，底層材料142a可為底部抗反射塗層(bottom anti-reflective coating,BARC)材料。在一些實施例中，底層材料142a可為有機抗反射材料或無機抗反射材料(例如，碳氧化矽)。中間層材料142b可為富含矽的底部抗反射塗層(Si-rich BARC)材料。例如，中間層材料
142b可為富含矽的氧化矽、富含矽的氮氧化矽或富含矽的碳氧化矽。光阻材料142c可相同於或相似於光阻材料140，在此不再詳述。
相較於第4圖所繪示的實施例，因為不需要用於填充自對準溝槽135，光阻材料142c的厚度遠小於光阻材料140的厚度，因此，可降低曝光能量及時間，以進一步改善生產效率。再者，相較於光阻材料140，底層材料142a具有更好的填洞能力，因此本實施例更適用於自對準溝槽135的深寬比更高的情況，從而有利於記憶體裝置的微型化。
此外，本發明之一些實施例提供一種記憶體裝置，請參照第10A圖至第10C圖，記憶體裝置100具有陣列區10及周邊區20。記憶體裝置100可包括基板102、多個第一閘極結構110、第一介電層122、第二介電層130、第三介電層160及接觸插塞。這些第一閘極結構110形成於陣列區10的基板102上。此外，記憶體裝置100可包括多個第二閘極結構120形成於周邊區20的基板102上。
第一介電層122形成於第一閘極結構110與第二閘極結構120的頂表面、側壁及基板102上。藉此，在後續的蝕刻製程中，第一介電層122可保護第一閘極結構110及第二閘極結構120不會受到損傷。
記憶體裝置100可包括間隙填充介電結構124。在陣列區10中，間隙填充介電結構124只位於最靠近周邊區20的第一閘極結構110上的第一介電層122的外側側
壁上，且間隙填充介電結構124的頂表面與第一介電層122的頂表面共平面。在周邊區20中，間隙填充介電結構124位於第二閘極結構120兩側的第一介電層122的側壁上。藉由形成間隙填充介電結構124，能夠避免上述負載效應所造成的問題。
第二介電層130形成於第一介電層122上，且與第一介電層122直接接觸。此外，第二介電層130可延伸覆蓋於間隙填充介電結構124上。
第三介電層160形成於相鄰的第一閘極結構110之間。相鄰的第一閘極結構110與相鄰的第三介電層160定義暴露出基板102的接觸孔165。此外，周邊區20也可包括暴露出第二閘極結構120的接觸孔166。接觸插塞填入接觸孔165、166中。接觸插塞包括導電襯層170a及導電插塞170b。在陣列區10中，接觸插塞的側壁與第三介電層160直接接觸。
第一介電層122與第二介電層130為相同材料，且第一介電層122與間隙填充介電結構124為不同材料。在一些實施中，第一介電層122與第二介電層130為氮化物，且間隙填充介電結構124由氧化物所構成。
如上所述，由於第一介電層122(及/或第二介電層130)與間隙填充介電結構124為不同材料，因此，可使第一蝕刻製程對間隙填充介電結構124與第一介電層122(及/或第二介電層130)具有高蝕刻選擇性。如此一來，能夠藉由第一蝕刻製程完全移除位於第一介電層122之間的間
隙填充介電結構124，而形成自對準溝槽135。藉此，有助於降低基板102與接觸插塞之間的接觸阻抗。
本案發明人發現，使用氮化物形成第一介電層122與第二介電層130，能夠有助於改善記憶體裝置100的可靠度。更具體而言，本案發明人發現，若將第一介電層122與第二介電層130的總厚度控制在特定的範圍內，能夠明顯改善記憶體裝置100的可靠度。
請參照第10B圖，在陣列區中10，第一介電層122具有從第一閘極結構110的頂表面起算的第一厚度T1，且第二介電層130具有從第一介電層122的頂表面起算的第二厚度T2。在一些實施例中，從第一閘極結構110的頂表面起算的第一介電層122與第二介電層130的總厚度(T1+T2)為50-150nm。在另一些實施例中，從第一閘極結構110的頂表面起算的第一介電層122與第二介電層130的總厚度(T1+T2)為60-120nm。在一些實施例中，從第一閘極結構110的頂表面起算的第一介電層122與第二介電層130的總厚度(T1+T2)為70-90nm。
請參照第10B圖，在陣列區10中，位於第一閘極結構110上的第一介電層122具有第一寬度W1，且位於第一閘極結構110上的第二介電層130具有第二寬度W2。第二寬度W2小於第一寬度W1。換言之，自對準溝槽135上部分的寬度大於自對準溝槽135下部分的寬度，藉此可有利於導電插塞170b的填充，以降低接觸插塞的電阻值。再者，對於相同的第一介電層122與第二介電層130的總厚度(T1+T2)
而言，若第一厚度T1的佔比太大，則無法有效地改善導電插塞170b的填充問題。另一方面，若第一厚度T1的佔比太小，則無法有效地改善記憶體裝置100的可靠度。
因此，為了平衡可靠度與填充問題，可將第一介電層122的第一厚度T1對第二介電層130的第二厚度T2的比率(T1/T2)調整於特定的範圍內。在一些實施例中，第一介電層122的第一厚度T1對第二介電層130的第二厚度T2的比率(T1/T2)為0.1-10.0。在又一些實施例中，第一介電層122的第一厚度T1對第二介電層130的第二厚度T2的比率(T1/T2)為0.5-3.0。
綜上所述，本發明之一些實施例提供一種可改善良率與可靠度的記憶體裝置。再者，本發明之一些實施例提供一種記憶體裝置的製造方法，可用以形成良率與可靠度均獲得改善的記憶體裝置。
更具體而言，本發明實施例所提供之記憶體裝置及其製造方法的優點至少包括：
(1)本發明的第一介電層覆蓋基板、第一閘極結構及第二閘極結構。因此，在後續的蝕刻製程中，第一介電層可保護第一閘極結構及第二閘極結構不會受到損傷。
(2)本發明使用可藉由旋轉塗佈製程形成的間隙填充介電結構。因此，可避免因細縫所造成的問題。如此一來，能夠改善記憶體裝置的可靠度。
(3)本發明的第二介電層具有實質上均一的厚度，有助於後續第一蝕刻製程的均一性。
(4)本發明使用氮化物形成第一介電層與第二介電層，並將第一介電層與第二介電層的總厚度控制在特定的範圍內，能夠明顯改善記憶體裝置的可靠度。
(5)本發明實施例所提供之記憶體裝置的製造方法可在降低製程複雜度及生產成本的前提下，有效地改善記憶體裝置的良率並降低臨界尺寸。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
Claims (19)
- 一種記憶體裝置，包括：一基板；多個第一閘極結構，形成於該基板上；一第一介電層，形成於該些第一閘極結構的頂表面及側壁上；一第二介電層，形成於該第一介電層上，其中該第二介電層與該第一介電層直接接觸，且該第二介電層與該第一介電層為相同材料；一第三介電層，形成於該些第一閘極結構之間的該第一介電層上，且定義出暴露出該基板的多個接觸孔；以及一接觸插塞，填入該些接觸孔中，其中，該記憶體裝置具有一陣列區及一周邊區，該些第一閘極結構形成於該陣列區中。
- 如申請專利範圍第1項所述之記憶體裝置，其中該第一介電層及該第三介電層為氮化物。
- 如申請專利範圍第1項所述之記憶體裝置，其中該第一介電層、該第二介電層及該第三介電層為相同材料。
- 如申請專利範圍第1項所述之記憶體裝置，其中：在該陣列區中，位於該第一閘極結構上的該第二介電層的寬度小於位於該第一閘極結構上的該第一介電層的寬度。
- 如申請專利範圍第4項所述之記憶體裝置，其中從該第一閘極結構的頂表面起算的該第一介電層與該第二介電層的總厚度為50-150nm。
- 如申請專利範圍第2項所述之記憶體裝置，更包括一間隙填充介電結構，其中在該陣列區中，該間隙填充介電結構只位於最靠近該周邊區的該第一閘極結構上的該第一介電層的一外側側壁上，該間隙填充介電結構的頂表面與該第一介電層的頂表面共平面，且該間隙填充介電結構與該第一介電層為不同材料。
- 如申請專利範圍第6項所述之記憶體裝置，更包括一第二閘極結構，形成於該周邊區中，其中該第一介電層更形成於該第二閘極結構的頂表面及側壁上，且該間隙填充介電結構位於該第二閘極結構兩側的該第一介電層的側壁上。
- 如申請專利範圍第7項所述之記憶體裝置，其中該第二介電層延伸覆蓋於該間隙填充介電結構上。
- 如申請專利範圍第7項所述之記憶體裝置，其中該間隙填充介電結構為氧化物，且位於該陣列區的該第二介電層的頂表面與位於該周邊區的該第二介電層的頂表面共平面。
- 如申請專利範圍第1項所述之記憶體裝置，其中該第一介電層具有從該第一閘極結構的頂表面起算的一第一厚度T1，該第二介電層具有從該第一介電層的頂表面起算的一第二厚度T2，且該第一厚度T1對該第二厚度T2的比率(T1/T2)為0.1-10.0。
- 如申請專利範圍第1項所述之記憶體裝置，其中在該陣列區中該接觸插塞的一側壁與該第三介電層直接接觸。
- 一種記憶體裝置的製造方法，包括：提供一基板；形成多個第一閘極結構於該基板上；形成一第一介電層覆蓋於該基板及該些第一閘極結構的頂表面及側壁上，且該第一介電層未填滿該些第一閘極結構之間的溝槽；形成一間隙填充介電結構於該第一介電層上並填入該溝槽中，該間隙填充介電結構與該第一介電層為不同材料，其中形成該間隙填充介電結構的步驟包括平坦化步驟，使該間隙填充介電結構的頂表面與該第一介電層的頂表面共平面；形成一第二介電層於該第一介電層及該間隙填充介電結構上，其中該第二介電層與該第一介電層直接接觸，且該第二介電層與該第一介電層為相同材料；進行一第一蝕刻製程，移除位於該些第一閘極結構之間的該第二介電層及該間隙填充介電結構；形成一第三介電層於該些第一閘極結構之間的該第一介電層上，且定義出暴露出該基板的多個接觸孔；以及填入一導電材料於該些接觸孔中，以形成一接觸插塞，其中，該記憶體裝置具有一陣列區及一周邊區，該些第一閘極結構形成於該陣列區中。
- 如申請專利範圍第12項所述之記憶體裝置的製造方法，更包括形成一第二閘極結構於該周邊區中；其中，形成該第一介電層包括形成該第一介電層覆蓋於該第二閘極結構的頂表面及側壁上；以及其中，形成該間隙填充介電結構包括形成該間隙填充介電結構於該第二閘極結構兩側的該第一介電層的側壁上。
- 如申請專利範圍第12項所述之記憶體裝置的製造方法，在進行該第一蝕刻製程之後，其中：在該陣列區中，位於該第一閘極結構上的該第二介電層的寬度小於位於該第一閘極結構上的該第一介電層的寬度。
- 如申請專利範圍第12項所述之記憶體裝置的製造方法，更包括：藉由該第一蝕刻製程形成一自對準溝槽於該些第一閘極結構之間；填入一光阻材料於該自對準溝槽中；圖案化該光阻材料，以形成多個第一開口於該些第一閘極結構之間；形成一犧牲層填入該些第一開口中；移除該光阻材料的剩餘部分，以形成多個第二開口於該些第一閘極結構之間；填入該第三介電層於該些第二開口中；以及進行一第二蝕刻製程，移除該犧牲層，以形成該些接觸孔。
- 如申請專利範圍第15項所述之記憶體裝置的製造方法，在填入該光阻材料之前，更包括形成一保護襯層於該第一介電層與該第二介電層上。
- 如申請專利範圍第15項所述之記憶體裝置的製造方法，其中該第二蝕刻製程為一濕式蝕刻製程，且在該第二蝕刻製程中，其中該犧牲層的蝕刻速率對該第一介電層的蝕刻速率之比率為50-1000。
- 如申請專利範圍第15項所述之記憶體裝置的製造方法，其中在進行該第二蝕刻製程之後，移除位於該些第一閘極結構之間的基板上的該第一介電層。
- 如申請專利範圍第12項所述之記憶體裝置的製造方法，更包括：藉由該第一蝕刻製程形成一自對準溝槽於該些第一閘極結構之間；填入一底層材料於該自對準溝槽中；形成一中間層材料於該底層材料上；形成一光阻材料於該中間層材料上，其中該底層材料、該中間層材料及該光阻材料形成一多層結構，且其中該光阻材料具有一平坦的底表面及一平坦的頂表面；圖案化該多層結構，以形成多個第一開口於該些第一閘極結構之間；填入一犧牲層於該些第一開口中；移除該多層結構的剩餘部分，以形成多個第二開口於該些第一閘極結構之間；形成一第三介電層填入該些第二開口中；以及進行一第二蝕刻製程，移除該犧牲層，以形成該些接觸孔。
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