JP2002508589A - 自己整合コンタクトを備えた集積回路の製造方法 - Google Patents
自己整合コンタクトを備えた集積回路の製造方法Info
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Abstract
(57)【要約】
フラッシュ・メモリ装置内にコンタクトを形成する方法が、局部的相互接続プロセス技術を利用する。この局部的相互接続プロセス技術は、コンタクトが、メモリ・セルと関連した積層ゲートに接するかまたは重なることを可能にする。コンタクトは、タングステンを含むことができる。積層ゲートは、絶縁スペーサも覆うバリア壁層によって覆われる。
Description
【０００１】 （技術分野） 本発明は、一般に、集積回路の製造に関する。より詳細には、本発明は、集積
回路装置のコンタクトの製造方法に関する。
回路装置のコンタクトの製造方法に関する。
【０００２】 （背景技術） 集積回路装置の層またはレベル間の電気接続を提供するために、集積回路装置
にはコンタクトが必要である。半導体装置は、一般に、コンタクトを使用して特
定の構成で接続された多数のトランジスタを含む。
にはコンタクトが必要である。半導体装置は、一般に、コンタクトを使用して特
定の構成で接続された多数のトランジスタを含む。
【０００３】 従来のフラッシュ・メモリ・セルにおいて、メモリ・セルは、積層ゲート、ド
レインおよびソースを含む。ドレイン・コンタクトは、メモリ・セルのドレイン
を積層ゲート上の導電体層（ビット・ライン）に電気的に接続する。この導電体
層は、ビット・ラインをメモリ・セルの記憶ノード（ドレイン）に接続するため
に利用されるポリシリコン層、第１の金属層、またはその他の層でよい。
レインおよびソースを含む。ドレイン・コンタクトは、メモリ・セルのドレイン
を積層ゲート上の導電体層（ビット・ライン）に電気的に接続する。この導電体
層は、ビット・ラインをメモリ・セルの記憶ノード（ドレイン）に接続するため
に利用されるポリシリコン層、第１の金属層、またはその他の層でよい。
【０００４】 さらに、メモリ・セルのソースは、ＶＳＳ埋没物（たとえば、ＶＳＳコネクタ
や自己整合ソース（ＳＡＳ）モジュール）によってソース・ラインに結合される
ことがある。隣り合ったトランジスタのソースは、基板レベル（活性領域内で）
で結合される。ＳＡＳモジュールは、一般に、ＬＯＣＯＳ酸化物のＳＡＳマスク
およびエッチングと、ＶＳＳ接続マスクおよび注入の工程によって製造される。
モジュールの製造には、ＳＡＳマスクとエッチングの間に１つとＶＳＳ接続マス
クと注入の間にもう１つの２つの重要なマスクキング工程が必要である。
や自己整合ソース（ＳＡＳ）モジュール）によってソース・ラインに結合される
ことがある。隣り合ったトランジスタのソースは、基板レベル（活性領域内で）
で結合される。ＳＡＳモジュールは、一般に、ＬＯＣＯＳ酸化物のＳＡＳマスク
およびエッチングと、ＶＳＳ接続マスクおよび注入の工程によって製造される。
モジュールの製造には、ＳＡＳマスクとエッチングの間に１つとＶＳＳ接続マス
クと注入の間にもう１つの２つの重要なマスクキング工程が必要である。
【０００５】 ＳＡＳモジュールと関連する製造工程は、多少都合が悪いことがある。エッチ
ング工程で、活性領域に電荷による損傷が生じることがある。また、ＳＡＳモジ
ュールは、そのシート抵抗とサイズのために都合が悪いことがある。
ング工程で、活性領域に電荷による損傷が生じることがある。また、ＳＡＳモジ
ュールは、そのシート抵抗とサイズのために都合が悪いことがある。
【０００６】 フラッシュ・メモリ・セルと関連するコンタクトは、積層ゲートと関連するポ
リシリコンから離されなければならない。集積回路プロセスに従ってフィーチャ
・サイズが縮小されるため、記憶密度を高めるために寸法を小さくする必要があ
る。一般に、アライメント・エラーによってソース・コンタクトまたはドレイン
・コンタクトと積層ゲートが短絡しないように、コンタクトは、積層ゲートから
離されなければならない。コンタクトとゲートの間の間隔は、フラッシュ・メモ
リ・セル全体のサイズに影響を与える。
リシリコンから離されなければならない。集積回路プロセスに従ってフィーチャ
・サイズが縮小されるため、記憶密度を高めるために寸法を小さくする必要があ
る。一般に、アライメント・エラーによってソース・コンタクトまたはドレイン
・コンタクトと積層ゲートが短絡しないように、コンタクトは、積層ゲートから
離されなければならない。コンタクトとゲートの間の間隔は、フラッシュ・メモ
リ・セル全体のサイズに影響を与える。
【０００７】 したがって、ＳＡＳモジュールの必要をなくす必要がある。さらに、コンタク
トとゲートの間隔の要件を緩和する必要がある。さらに、セル・サイズが小さい
フラッシュ・メモリが必要である。さらに、ＶＳＳソース・ライン抵抗を小さく
する必要がある。
トとゲートの間隔の要件を緩和する必要がある。さらに、セル・サイズが小さい
フラッシュ・メモリが必要である。さらに、ＶＳＳソース・ライン抵抗を小さく
する必要がある。
【０００８】 （発明の開示） 本発明は、一般に、トランジスタのコンタクトを製造する方法に関する。トラ
ンジスタは、積層ゲート、ソースおよびドレインを有する。この方法は、積層ゲ
ート、ドレインおよびソースの上にエッチ・ストップ層を成長し、エッチ・スト
ップ層の上に第１の層間誘電体層を成長し、ソースとドレインの上から第１の層
間誘電体層とエッチ・ストップ層をエッチングし、ソースとドレインの上に第１
の導電体材料を成長し、第１の導電体材料を、第１の層間誘電体層の第２のレベ
ルに近い第１のレベルまで平坦化し、第１の導電体材料の上に第２の層間誘電体
層を成長し、第２の層間誘電体層をエッチングしてドレインの上にコンタクト孔
を形成し、コンタクト孔を第２の導電体材料で埋めてコンタクトを形成する工程
を含む。この方法により、コンタクトをゲートに重ねるかまたは接することがで
きる。
ンジスタは、積層ゲート、ソースおよびドレインを有する。この方法は、積層ゲ
ート、ドレインおよびソースの上にエッチ・ストップ層を成長し、エッチ・スト
ップ層の上に第１の層間誘電体層を成長し、ソースとドレインの上から第１の層
間誘電体層とエッチ・ストップ層をエッチングし、ソースとドレインの上に第１
の導電体材料を成長し、第１の導電体材料を、第１の層間誘電体層の第２のレベ
ルに近い第１のレベルまで平坦化し、第１の導電体材料の上に第２の層間誘電体
層を成長し、第２の層間誘電体層をエッチングしてドレインの上にコンタクト孔
を形成し、コンタクト孔を第２の導電体材料で埋めてコンタクトを形成する工程
を含む。この方法により、コンタクトをゲートに重ねるかまたは接することがで
きる。
【０００９】 本発明は、さらに、半導体基板上に集積回路を製造する方法に関する。半導体
基板は、ソースとドレインの間に配置された少なくとも１つの積層ゲートを含む
。積層ゲートは、第１のバリア層を含む。この方法は、積層ゲートの上に絶縁体
層を成長し、積層ゲート用の絶縁側壁スペーサを残すように絶縁体層をエッチン
グし、積層ゲートの上に第２のバリア層を成長し、第２のバリア層の上に第１の
層間誘電体層を成長し、自己整合コンタクト・マスクによって第１の層間誘電体
層と第２のバリア層をエッチングし、ソースとドレインの上に第１の導電体材料
を成長し、第１の導電体材料の上に第２の層間誘電体層を成長し、第２の層間誘
電体層を貫通するコンタクトを形成する工程を含む。コンタクトは、第１の導電
体材料に電気的に接続される。
基板は、ソースとドレインの間に配置された少なくとも１つの積層ゲートを含む
。積層ゲートは、第１のバリア層を含む。この方法は、積層ゲートの上に絶縁体
層を成長し、積層ゲート用の絶縁側壁スペーサを残すように絶縁体層をエッチン
グし、積層ゲートの上に第２のバリア層を成長し、第２のバリア層の上に第１の
層間誘電体層を成長し、自己整合コンタクト・マスクによって第１の層間誘電体
層と第２のバリア層をエッチングし、ソースとドレインの上に第１の導電体材料
を成長し、第１の導電体材料の上に第２の層間誘電体層を成長し、第２の層間誘
電体層を貫通するコンタクトを形成する工程を含む。コンタクトは、第１の導電
体材料に電気的に接続される。
【００１０】 本発明は、さらに、半導体基板上に集積回路を製造する方法に関する。半導体
基板は、ソースとドレインの間で配置された少なくとも１つのゲートを含む。こ
の方法は、ゲート、ソースおよびドレインの上にバリア層を成長し、第１のバリ
ア層の上に第１の層間誘電体層を成長し、自己整合コンタクト・マスクによって
第１の層間誘電体層と第１のバリア層をエッチングし、ソースとドレインの上に
第１の導電体材料を成長し、第１の導電体材料と第１の層間誘電体層の上に第２
の層間誘電体層を成長し、第２の誘電体層を貫通してコンタクトを形成する工程
を含む。コンタクトは、第１の導電体材料に電気的に接続される。第１の層間誘
電体層とバリア層は、第１の層間誘電体層がエッチングされるときにソースの上
とドレインの上から除去される。
基板は、ソースとドレインの間で配置された少なくとも１つのゲートを含む。こ
の方法は、ゲート、ソースおよびドレインの上にバリア層を成長し、第１のバリ
ア層の上に第１の層間誘電体層を成長し、自己整合コンタクト・マスクによって
第１の層間誘電体層と第１のバリア層をエッチングし、ソースとドレインの上に
第１の導電体材料を成長し、第１の導電体材料と第１の層間誘電体層の上に第２
の層間誘電体層を成長し、第２の誘電体層を貫通してコンタクトを形成する工程
を含む。コンタクトは、第１の導電体材料に電気的に接続される。第１の層間誘
電体層とバリア層は、第１の層間誘電体層がエッチングされるときにソースの上
とドレインの上から除去される。
【００１１】 本発明の１つの例示的な態様によれば、局部的相互接続及び自己整合コンタク
ト・プロセスは、自己整合ソース（ＳＡＳ）エッチング／注入モジュール・プロ
セスのリソグラフィ要件を緩和する。１つの局部的相互接続マスクが、重要な２
つのマスクに置き換わる。一般に、フラッシュ・メモリ装置と関連する従来のソ
ース・ラインは、活性領域から局部相互接続レベルに移すことができる。この方
法により、１つの局部的相互接続プロセスによってドレイン・コンタクトとＶＳ
Ｓソース・ラインを同時に形成できるため有利である。
ト・プロセスは、自己整合ソース（ＳＡＳ）エッチング／注入モジュール・プロ
セスのリソグラフィ要件を緩和する。１つの局部的相互接続マスクが、重要な２
つのマスクに置き換わる。一般に、フラッシュ・メモリ装置と関連する従来のソ
ース・ラインは、活性領域から局部相互接続レベルに移すことができる。この方
法により、１つの局部的相互接続プロセスによってドレイン・コンタクトとＶＳ
Ｓソース・ラインを同時に形成できるため有利である。
【００１２】 本発明のもう１つの例示的な実施形態によれば、局部的相互接続プロセスは、
中間層誘電体成長／平坦化、局部的相互接続エッチング、およびタングステン（
Ｗ）プラグ形成の工程によって、ドレイン・コンタクトとＶＳＳソース・ライン
を形成する。局部的相互接続とコンタクト・エッチングに同じエッチ・ストップ
層を利用するため、セルサイズを同じにして局部的相互接続とコンタクト・サイ
ズに余裕を持たせることができる。ＳＡＳモジュールの製造と関連した不都合は
、減少するかまたはなくなる。
中間層誘電体成長／平坦化、局部的相互接続エッチング、およびタングステン（
Ｗ）プラグ形成の工程によって、ドレイン・コンタクトとＶＳＳソース・ライン
を形成する。局部的相互接続とコンタクト・エッチングに同じエッチ・ストップ
層を利用するため、セルサイズを同じにして局部的相互接続とコンタクト・サイ
ズに余裕を持たせることができる。ＳＡＳモジュールの製造と関連した不都合は
、減少するかまたはなくなる。
【００１３】 本発明のさらにもう１つの例示的な実施形態において、ゲートとＶＳＳソース
・ラインの間隔とゲート・コンタクトとドレイン・コンタクトの間隔が、小さく
なる。間隔が小さくすることによって、コンタクトのサイズを大きくすることが
でき、それにより、リソグラフィ要件の厳密さを下げることができる。１つの実
施形態において、コンタクトをゲートと接するかまたは重ねることができる。
・ラインの間隔とゲート・コンタクトとドレイン・コンタクトの間隔が、小さく
なる。間隔が小さくすることによって、コンタクトのサイズを大きくすることが
でき、それにより、リソグラフィ要件の厳密さを下げることができる。１つの実
施形態において、コンタクトをゲートと接するかまたは重ねることができる。
【００１４】 （発明を実施するための最良の形態） 次に、本発明の最良の形態を、同じ数字が同じ要素を示す添付図面を参照して
説明する。 図１と図２を参照すると、集積回路（ＩＣ）または半導体装置の一部分１０は
、２つのトランジスタを含む。第１のトランジスタは、ドレイン１２、ゲート１
４及びソース１６を含む。同様に、第２のトランジスタは、ドレイン１８、ゲー
ト２０及びソース２２を含む。ドレイン１２及び１８は、コンタクト２６及び２
８にそれぞれ接続されている。図１に示したように、コンタクト２６及び２８は
、ドレイン領域１２及び１８すべての上にそれぞれ広がることができる。したが
って、コンタクト２６及び２８は、ゲート１４とコンタクト２６の間とゲート２
０とコンタクト２８との間にそれぞれスペースが必要なくなるので、ドレイン１
２及び１８と同じサイズかまたはそれよりも大きいと好都合である。
説明する。 図１と図２を参照すると、集積回路（ＩＣ）または半導体装置の一部分１０は
、２つのトランジスタを含む。第１のトランジスタは、ドレイン１２、ゲート１
４及びソース１６を含む。同様に、第２のトランジスタは、ドレイン１８、ゲー
ト２０及びソース２２を含む。ドレイン１２及び１８は、コンタクト２６及び２
８にそれぞれ接続されている。図１に示したように、コンタクト２６及び２８は
、ドレイン領域１２及び１８すべての上にそれぞれ広がることができる。したが
って、コンタクト２６及び２８は、ゲート１４とコンタクト２６の間とゲート２
０とコンタクト２８との間にそれぞれスペースが必要なくなるので、ドレイン１
２及び１８と同じサイズかまたはそれよりも大きいと好都合である。
【００１５】 部分１０は、多数の様々な電子構成要素を含むことがあり、相補形金属酸化膜
半導体（ＣＭＯＳ）プロセスなどの様々な半導体プロセスによって製造すること
ができる。部分１０は、シリコンやその他の半導体材料であることが好ましい基
板またはベース３４（図２）上に設けられる。ベース３４は、Ｐ形ドーパントま
たはＮ形ドーパントがドープされることがある。ゲート１４および２０と関連す
るトランジスタは、Ｎ形またはＰ形ウェル内に設けられたＣＭＯＳトランジスタ
でもよい。図２において、ゲート１４及び２０は積層ゲートとして示され、部分
１０は、フラッシュＥＥＰＲＯＭの一部分であることが好ましい。
半導体（ＣＭＯＳ）プロセスなどの様々な半導体プロセスによって製造すること
ができる。部分１０は、シリコンやその他の半導体材料であることが好ましい基
板またはベース３４（図２）上に設けられる。ベース３４は、Ｐ形ドーパントま
たはＮ形ドーパントがドープされることがある。ゲート１４および２０と関連す
るトランジスタは、Ｎ形またはＰ形ウェル内に設けられたＣＭＯＳトランジスタ
でもよい。図２において、ゲート１４及び２０は積層ゲートとして示され、部分
１０は、フラッシュＥＥＰＲＯＭの一部分であることが好ましい。
【００１６】 ベース３４は、ドレイン１２及び１８とソース１６及び２２を含む。ベース３
４の上面３６の上に、ゲート１４及び２０が提供される。 ゲート１４及び２０は、フローティング・ゲート・トランジスタの積層ゲート
構造である。積層ゲート構造は、一般に、共重合体誘電体層（すなわち、ＯＮＯ
）の上に設けられた第２のポリシリコン層を含むことができる。ＯＮＯ層は、ト
ンネル酸化物の上に設けられた第１のポリシリコン層の上に設けられる。トンネ
ル酸化物は、面３６の上に設けられる。さらに、積層ゲート１４および２０は、
バリア層４２と絶縁側壁スペーサ３８を含むことがある。
４の上面３６の上に、ゲート１４及び２０が提供される。 ゲート１４及び２０は、フローティング・ゲート・トランジスタの積層ゲート
構造である。積層ゲート構造は、一般に、共重合体誘電体層（すなわち、ＯＮＯ
）の上に設けられた第２のポリシリコン層を含むことができる。ＯＮＯ層は、ト
ンネル酸化物の上に設けられた第１のポリシリコン層の上に設けられる。トンネ
ル酸化物は、面３６の上に設けられる。さらに、積層ゲート１４および２０は、
バリア層４２と絶縁側壁スペーサ３８を含むことがある。
【００１７】 ドレイン１２は、局部的相互接続プラグ５０によってコンタクト２６に結合さ
れる。同様に、ソース１６および２２は、局部的相互接続プラグ５２に結合され
る。局部的相互接続プラグ５１は、ドレイン１８に結合される。プラグ５０、５
１および５２は、局部的相互接続工程で形成され、タングステン（Ｗ）を含むこ
とが好ましい。プラグ５０は、好ましくはタングステン（Ｗ）プラグのコンタク
ト２６に結合される。プラグ５０および５２は、ゲート１４および２０と接合し
重なると有利である。さらに、コンタクト２６が、スタック・ゲート１４に関連
するプラグ５０に対してずれることがある。
れる。同様に、ソース１６および２２は、局部的相互接続プラグ５２に結合され
る。局部的相互接続プラグ５１は、ドレイン１８に結合される。プラグ５０、５
１および５２は、局部的相互接続工程で形成され、タングステン（Ｗ）を含むこ
とが好ましい。プラグ５０は、好ましくはタングステン（Ｗ）プラグのコンタク
ト２６に結合される。プラグ５０および５２は、ゲート１４および２０と接合し
重なると有利である。さらに、コンタクト２６が、スタック・ゲート１４に関連
するプラグ５０に対してずれることがある。
【００１８】 第１の層間誘電体層６４が、ゲート１４および２０の上に設けられる。第２の
層間誘電体層６６が、プラグ５０、５１および５２、ならびに層６４の上に設け
られる。層６４および６６は、化学気相成長法（ＣＶＤ）により成長した二酸化
ケイ素（ＳｉＯ2 ）でもよい。層６４および６６は、少なくとも一部分を、テト
ラエチルオルトシリケート（ＴＥＯＳ）またはテトラメチルシクロシロキサン（
ＴＭＣＴＳ）から形成することができる。あるいは、層６４および６６は、ポリ
イミドサリンやジクロロシランなどの他の絶縁物質から形成してもよく、また、
他の製造方法によって成長することができる。
層間誘電体層６６が、プラグ５０、５１および５２、ならびに層６４の上に設け
られる。層６４および６６は、化学気相成長法（ＣＶＤ）により成長した二酸化
ケイ素（ＳｉＯ2 ）でもよい。層６４および６６は、少なくとも一部分を、テト
ラエチルオルトシリケート（ＴＥＯＳ）またはテトラメチルシクロシロキサン（
ＴＭＣＴＳ）から形成することができる。あるいは、層６４および６６は、ポリ
イミドサリンやジクロロシランなどの他の絶縁物質から形成してもよく、また、
他の製造方法によって成長することができる。
【００１９】 図３〜図６を参照し、部分１０を製造するプロセス・フロー２００は、次の通
りである。図３において、ベース３４が、バリア層４２を含む積層ゲート１４お
よび２０と供に示される。バリア層４２は、１０００オングストロームの酸化シ
リコン窒化物（ＳｉＯＮ）の層でよい。ステップ２１０（図６）で、層４２をゲ
ート１４および２０の上に第２の障壁反射防止膜（ＢＡＲＣ）の厚いバリア層と
して形成する。ステップ２２０において、層４２を、ゲート１４及び２０の上の
層４２を残すように自己整合エッチング（ＳＡＥ）マスクによって部分的にエッ
チングする。層４２は、自己整合コンタクトのエッチング中にエッチ・ストップ
層としてはたらく。層４２は、また、反射防止膜としてはたらく。
りである。図３において、ベース３４が、バリア層４２を含む積層ゲート１４お
よび２０と供に示される。バリア層４２は、１０００オングストロームの酸化シ
リコン窒化物（ＳｉＯＮ）の層でよい。ステップ２１０（図６）で、層４２をゲ
ート１４および２０の上に第２の障壁反射防止膜（ＢＡＲＣ）の厚いバリア層と
して形成する。ステップ２２０において、層４２を、ゲート１４及び２０の上の
層４２を残すように自己整合エッチング（ＳＡＥ）マスクによって部分的にエッ
チングする。層４２は、自己整合コンタクトのエッチング中にエッチ・ストップ
層としてはたらく。層４２は、また、反射防止膜としてはたらく。
【００２０】 ステップ２３０において、酸化物材料などの絶縁材料を化学気相成長法（ＣＶ
Ｄ）によって成長する。そして、ステップ２３０で、この絶縁材料をゲート１４
および２０と関連するスペーサ３８（図４）が形成されるようにエッチングする
。一般に、層４２は、スペーサ３８形成するエッチング工程で、約１００オング
ストロームの材料を失う。ステップ２４０において、ライナーまたはエッチ・ス
トップ層４０として、窒化シリコン（ＳｉＮ）を含むバリア層４０を減圧化学気
相成長法（ＬＰＣＶＤ）によって成長する。層４０は、自己整合コンタクト（Ｓ
ＡＣ）エッチ・ストップ層として機能し、１０００オングストロームの厚さのＳ
ｉＮキャップ層またはＳｉＮ／ＳｉＯ2 からなる２層構造であることが好ましい
。
Ｄ）によって成長する。そして、ステップ２３０で、この絶縁材料をゲート１４
および２０と関連するスペーサ３８（図４）が形成されるようにエッチングする
。一般に、層４２は、スペーサ３８形成するエッチング工程で、約１００オング
ストロームの材料を失う。ステップ２４０において、ライナーまたはエッチ・ス
トップ層４０として、窒化シリコン（ＳｉＮ）を含むバリア層４０を減圧化学気
相成長法（ＬＰＣＶＤ）によって成長する。層４０は、自己整合コンタクト（Ｓ
ＡＣ）エッチ・ストップ層として機能し、１０００オングストロームの厚さのＳ
ｉＮキャップ層またはＳｉＮ／ＳｉＯ2 からなる２層構造であることが好ましい
。
【００２１】 ステップ２４２において、図５に示すように、第１の層間誘電体層６４を、Ｃ
ＶＤにより、層４０の上に成長する。層６４は、１．０〜１．５μｍで、ＣＭＰ
によってレベル７６まで平坦化されることが好ましい。ステップ２４４において
、ゲート１４および２０の上の層６４を残すように自己整合コンタクト・マスク
により層６４をエッチングする。さらに、ステップ２４４において、自己整合コ
ンタクト・マスクを利用して、ドレイン１２及びソース１６，２２の上から層４
０をエッチングする。層４０及び６４をエッチングして、ドレイン１２及びソー
ス１６，２２まで、穴またはビアを開口する。
ＶＤにより、層４０の上に成長する。層６４は、１．０〜１．５μｍで、ＣＭＰ
によってレベル７６まで平坦化されることが好ましい。ステップ２４４において
、ゲート１４および２０の上の層６４を残すように自己整合コンタクト・マスク
により層６４をエッチングする。さらに、ステップ２４４において、自己整合コ
ンタクト・マスクを利用して、ドレイン１２及びソース１６，２２の上から層４
０をエッチングする。層４０及び６４をエッチングして、ドレイン１２及びソー
ス１６，２２まで、穴またはビアを開口する。
【００２２】 図５を参照すると、ステップ２４６において、局部的相互接続の導電体材料を
ドレイン１２およびソース１６，２２の上に成長する。局部的相互接続の導電体
材料は、タングステンが好ましく、ＣＶＤ法によって成長する。代替として、ポ
リシリコン、金属、その他の導電体材料などの他の導電体材料を利用することが
できる。この導電体材料を成長した後で、化学機械研磨（ＣＭＰ）法により、レ
ベル７６まで研磨し、プラグ５０及び５２を形成する。ステップ２４８において
、層６４、プラグ５０及びプラグ５２の上に、第２の誘電体層６６（図２）を成
長する。層６６は、層６４と類似しており、層６４をＣＶＤ法により成長するこ
とができる。
ドレイン１２およびソース１６，２２の上に成長する。局部的相互接続の導電体
材料は、タングステンが好ましく、ＣＶＤ法によって成長する。代替として、ポ
リシリコン、金属、その他の導電体材料などの他の導電体材料を利用することが
できる。この導電体材料を成長した後で、化学機械研磨（ＣＭＰ）法により、レ
ベル７６まで研磨し、プラグ５０及び５２を形成する。ステップ２４８において
、層６４、プラグ５０及びプラグ５２の上に、第２の誘電体層６６（図２）を成
長する。層６６は、層６４と類似しており、層６４をＣＶＤ法により成長するこ
とができる。
【００２３】 層６６を成長し、平坦化した後、ステップ２５２において、コンタクト・マス
クを使用して、層６６をエッチングする。そして、タングステンを含むコンタク
ト２６を、プラグ５０と接するように成長する。プラグ２６を、ゲート１４また
はゲート８２に重なるようにして形成する。さらに、プラグ５０は、ゲート８２
および１４に接することができる。このように、プラグ５０と５２及びコンタク
ト２６に、ゲートを積み重ねるためにコンタクトと関連する間隔は必要ない。し
たがって、部分１０のサイズを縮小することができ、またはコンタクト２６、プ
ラグ５０及び５２のリソグラフィ要件を緩和することができる。
クを使用して、層６６をエッチングする。そして、タングステンを含むコンタク
ト２６を、プラグ５０と接するように成長する。プラグ２６を、ゲート１４また
はゲート８２に重なるようにして形成する。さらに、プラグ５０は、ゲート８２
および１４に接することができる。このように、プラグ５０と５２及びコンタク
ト２６に、ゲートを積み重ねるためにコンタクトと関連する間隔は必要ない。し
たがって、部分１０のサイズを縮小することができ、またはコンタクト２６、プ
ラグ５０及び５２のリソグラフィ要件を緩和することができる。
【００２４】 プロセス２００は、単一の局部的相互接続プロセスにおいてプラグ５０、５１
および５２を同時に形成するため有利である。この局部的相互接続プロセスは、
ステップ２４２、２４４および２４６を含む。ステップ２４４で、層４０を自己
整合コンタクトのマスクとエッチングに利用することによって、同じセルサイズ
を維持しながら局部的相互接続およびコンタクトのサイズに余裕を持たせること
ができる。プラグ５０および５２が、０．３４×０．３４μｍのサイズを有し、
０．３４μｍのＶＳＳ間隔を有することが好ましい。ゲート１４および２０の幅
は、０．３μｍであることが好ましく、ゲート１４とプラグ５０の隙間がなくさ
れることが好ましい。
および５２を同時に形成するため有利である。この局部的相互接続プロセスは、
ステップ２４２、２４４および２４６を含む。ステップ２４４で、層４０を自己
整合コンタクトのマスクとエッチングに利用することによって、同じセルサイズ
を維持しながら局部的相互接続およびコンタクトのサイズに余裕を持たせること
ができる。プラグ５０および５２が、０．３４×０．３４μｍのサイズを有し、
０．３４μｍのＶＳＳ間隔を有することが好ましい。ゲート１４および２０の幅
は、０．３μｍであることが好ましく、ゲート１４とプラグ５０の隙間がなくさ
れることが好ましい。
【００２５】 示した詳細な図面と特定の例は、本発明の好ましい例示的な実施形態について
説明しているが、それらが単に例示に過ぎないことを理解されたい。本発明は、
開示した厳密な詳細、方法、材料および条件に制限されない。たとえば、タング
ステンを提案しているが、コンタクトと局部的相互接続は他の導電体材料を使用
してもよい。さらに、ドライエッチングを提案しているが、材料を他の方法で除
去することができる。さらに、絶縁を提供するためにＴＥＯＳを使用しているが
、他の絶縁材料と置き換えることができる。図面に示した寸法、サイズ、厚さお
よび形状は、単なる例として示した。様々な層、コンタクト、セルおよびトラン
ジスタは、集積回路の設計および処理技術によって異なる幾何学形状になること
がある。
説明しているが、それらが単に例示に過ぎないことを理解されたい。本発明は、
開示した厳密な詳細、方法、材料および条件に制限されない。たとえば、タング
ステンを提案しているが、コンタクトと局部的相互接続は他の導電体材料を使用
してもよい。さらに、ドライエッチングを提案しているが、材料を他の方法で除
去することができる。さらに、絶縁を提供するためにＴＥＯＳを使用しているが
、他の絶縁材料と置き換えることができる。図面に示した寸法、サイズ、厚さお
よび形状は、単なる例として示した。様々な層、コンタクト、セルおよびトラン
ジスタは、集積回路の設計および処理技術によって異なる幾何学形状になること
がある。
【図１】 本発明の例示的な実施形態による２つのトランジスタを含む集積回路装置の平
面図である。
面図である。
【図２】 本発明のもう１つ例示的な実施形態による図１に示した集積回路の一部分の２
−２線で切断した断面図である。
−２線で切断した断面図である。
【図３】 図６に示したプロセスの工程を示す図２に示した半導体基板の断面図である。
【図４】 図６に示したプロセスの工程を示す図３に示した半導体基板の断面図である。
【図５】 図６に示したプロセスの工程を示す図４に示した半導体基板の断面図である。
【図６】 本発明のさらにもう１つの例示的な実施形態による工程図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年３月２日（２０００．３．２）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】 （発明の開示） 本発明は、一般に、ゲート、ソースおよびドレインを有するトランジスタのコ
ンタクトを製造する方法に係り、この方法は、前記ゲート、前記ドレイン及び前
記ソースの上にエッチ・ストップ層を成長する工程と、前記エッチ・ストップ層
の上に第１の層間誘電体層を成長する工程と、前記ソース及びドレインの上から
前記第１の層間誘電体層と前記エッチ・ストップ層をエッチングする工程と、前
記ソース及びドレインの上に第１の導電体材料を成長する工程と、前記第１の導
電体材料を、前記第１の層間誘電体層の第２のレベルに近い第１のレベルまで平
坦化する工程と、前記第１の導電体材料の上に第２の層間誘電体層を成長する工
程と、前記第２の層間誘電体層をエッチングして、前記ドレインの上にコンタク
ト孔を形成する工程と、前記コンタクト孔を第２の導電体材料で埋めてコンタク
トを形成する工程とを含み、それにより前記コンタクトを積層ゲートに重ねるか
または接することができる方法において、前記ゲートは積層ゲートであり、前記
第１のエッチング工程が、前記積層ゲートの側面に隣接する前記第１の層間誘電
体の絶縁層だけを残すように前記ソースと前記ドレインの上から前記第１の層間
誘電体層をエッチングし、それにより前記積層ゲートが前記第１の導電体材料か
ら絶縁されることを特徴とする。
ンタクトを製造する方法に係り、この方法は、前記ゲート、前記ドレイン及び前
記ソースの上にエッチ・ストップ層を成長する工程と、前記エッチ・ストップ層
の上に第１の層間誘電体層を成長する工程と、前記ソース及びドレインの上から
前記第１の層間誘電体層と前記エッチ・ストップ層をエッチングする工程と、前
記ソース及びドレインの上に第１の導電体材料を成長する工程と、前記第１の導
電体材料を、前記第１の層間誘電体層の第２のレベルに近い第１のレベルまで平
坦化する工程と、前記第１の導電体材料の上に第２の層間誘電体層を成長する工
程と、前記第２の層間誘電体層をエッチングして、前記ドレインの上にコンタク
ト孔を形成する工程と、前記コンタクト孔を第２の導電体材料で埋めてコンタク
トを形成する工程とを含み、それにより前記コンタクトを積層ゲートに重ねるか
または接することができる方法において、前記ゲートは積層ゲートであり、前記
第１のエッチング工程が、前記積層ゲートの側面に隣接する前記第１の層間誘電
体の絶縁層だけを残すように前記ソースと前記ドレインの上から前記第１の層間
誘電体層をエッチングし、それにより前記積層ゲートが前記第１の導電体材料か
ら絶縁されることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】 本発明は、さらに、半導体基板上に集積回路を製造する方法に係り、半導体基
板が、ソースとドレインの間に配置された少なくとも１つのゲートを含み、前記
ゲートが第１のバリア層を含み、前記ゲートの上に絶縁体層を成長する工程と、
前記積層ゲート用に絶縁側壁スペーサを残すように前記絶縁体層をエッチングす
る工程と、前記ゲートの上に第２のバリア層を成長する工程と、前記第２のバリ
ア層の上に第１の層間誘電体層を成長する工程と、自己整合コンタクト・マスク
により前記第１の層間誘電体層と前記第２のバリア層をエッチングする工程と、
前記ソース及びドレインの上に第１の導電体材料を成長する工程と、前記第１の
導電体材料の上に第２の層間誘電体層を成長する工程と、前記第２の層間誘電体
層を貫通して前記第１の導電体材料に電気的に結合されたコンタクトを形成する
工程とを有する方法において、前記ゲートは積層ゲートであり、前記第１の誘電
体層のエッチングが、前記積層ゲートの側面に隣接する前記第１の層間誘電体の
絶縁体層だけを残すように前記ソースと前記ドレインとの上から前記第１の導電
体材料をエッチングし、それにより前記積層ゲートが、前記第１の導電体材料か
ら絶縁されることを特徴とする。
板が、ソースとドレインの間に配置された少なくとも１つのゲートを含み、前記
ゲートが第１のバリア層を含み、前記ゲートの上に絶縁体層を成長する工程と、
前記積層ゲート用に絶縁側壁スペーサを残すように前記絶縁体層をエッチングす
る工程と、前記ゲートの上に第２のバリア層を成長する工程と、前記第２のバリ
ア層の上に第１の層間誘電体層を成長する工程と、自己整合コンタクト・マスク
により前記第１の層間誘電体層と前記第２のバリア層をエッチングする工程と、
前記ソース及びドレインの上に第１の導電体材料を成長する工程と、前記第１の
導電体材料の上に第２の層間誘電体層を成長する工程と、前記第２の層間誘電体
層を貫通して前記第１の導電体材料に電気的に結合されたコンタクトを形成する
工程とを有する方法において、前記ゲートは積層ゲートであり、前記第１の誘電
体層のエッチングが、前記積層ゲートの側面に隣接する前記第１の層間誘電体の
絶縁体層だけを残すように前記ソースと前記ドレインとの上から前記第１の導電
体材料をエッチングし、それにより前記積層ゲートが、前記第１の導電体材料か
ら絶縁されることを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】 本発明が、さらに、半導体基板上に集積回路を製造する方法に係り、前記半導
体基板が、ソースとドレイン間に配置された少なくとも１つのゲートを含み、前
記ゲート、前記ソースおよび前記ドレインの上にバリア層を成長する工程と、前
記第１のバリア層の上に第１の層間誘電体層を成長する工程と、自己整合コンタ
クト・マスクによって前記第１の層間誘電体層と前記第１のバリア層をエッチン
グし、前記ソースと前記ドレインとの上から前記第１の層間誘電体層と前記前記
第１のバリア層を除去する工程と、前記ソースと前記ドレインとの上に第１の導
電体材料を成長する工程と、前記第１の導電体材料と前記第１の層間誘電体層と
の上に第２の層間誘電体層を成長する工程と、前記第２の層間誘電体層を貫通し
て前記第１の導電体材料に電気的に結合されるコンタクトを形成する工程とを有
する方法において、前記ゲートは積層ゲートであり、前記第１の誘電体層のエッ
チングは、前記積層ゲートの側面に隣接する前記第１の層間誘電体の絶縁層だけ
を残しながら前記ソースと前記ドレインとの上から前記第１の誘電体層をエッチ
ングし、それにより前記積層ゲートが前記第１の導電体材料から絶縁されること
を特徴とする。
体基板が、ソースとドレイン間に配置された少なくとも１つのゲートを含み、前
記ゲート、前記ソースおよび前記ドレインの上にバリア層を成長する工程と、前
記第１のバリア層の上に第１の層間誘電体層を成長する工程と、自己整合コンタ
クト・マスクによって前記第１の層間誘電体層と前記第１のバリア層をエッチン
グし、前記ソースと前記ドレインとの上から前記第１の層間誘電体層と前記前記
第１のバリア層を除去する工程と、前記ソースと前記ドレインとの上に第１の導
電体材料を成長する工程と、前記第１の導電体材料と前記第１の層間誘電体層と
の上に第２の層間誘電体層を成長する工程と、前記第２の層間誘電体層を貫通し
て前記第１の導電体材料に電気的に結合されるコンタクトを形成する工程とを有
する方法において、前記ゲートは積層ゲートであり、前記第１の誘電体層のエッ
チングは、前記積層ゲートの側面に隣接する前記第１の層間誘電体の絶縁層だけ
を残しながら前記ソースと前記ドレインとの上から前記第１の誘電体層をエッチ
ングし、それにより前記積層ゲートが前記第１の導電体材料から絶縁されること
を特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】削除
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】削除
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】削除
───────────────────────────────────────────────────── フロントページの続き (71)出願人 富士通エイ・エム・ディ・セミコンダクタ 株式会社 福島県会津若松市門田町工業団地６番 (72)発明者 ハン−シェン・チェン アメリカ合衆国 95129 カリフォルニア 州 サン ノゼ ウエストムーア ウェイ 6829 (72)発明者 アンスーン・キム アメリカ合衆国 95051 カリフォルニア 州 サンタ クララ カーメン コート 1309 (72)発明者 ユ・サン アメリカ合衆国 95070 カリフォルニア 州 サラトガ グラスゴウ ドライブ 20395 (72)発明者 チェイ・チャン アメリカ合衆国 94062 カリフォルニア 州 レッドウッド シティ レイクビュー ウェイ 342 (72)発明者 マーク・ラムスベイ アメリカ合衆国 94086 カリフォルニア 州 サニーヴェイル サンミゲル 690 (72)発明者 マーク・ランドルフ アメリカ合衆国 95130 カリフォルニア 州 サン ノゼ ケンドラ ウェイ 3673 (72)発明者 鍛治田 達也 アメリカ合衆国 95014 カリフォルニア 州 クパーティノ ハンターストン プレ イス 1123 (72)発明者 アンジェラ・フイ アメリカ合衆国 94539 カリフォルニア 州 フレモント ピルグリム ループ 362 (72)発明者 フェイ・ワン アメリカ合衆国 95129 カリフォルニア 州 サン ノゼ ウェルフリート ウェイ 6005 (72)発明者 マーク・チャン アメリカ合衆国 94024 カリフォルニア 州 ロス アルトス ファーンドン アベ ニュー 1881 Ｆターム(参考） 5F033 HH04 JJ04 JJ07 JJ19 NN37 NN40 PP06 QQ04 QQ08 QQ09 QQ11 QQ25 QQ48 RR02 RR04 RR06 RR08 RR21 RR22 SS01 SS04 SS11 SS13 TT04 TT08 VV16 WW02 XX03 XX15 5F083 EP04 EP23 EP35 EP56 ER03 ER14 ER22 GA09 JA04 JA39 JA58 KA08 MA03 MA06 MA20 PR03 PR09 PR29 PR40
Claims (20)
- 【請求項１】 積層ゲート、ソース及びドレインを有するトランジスタのコ
ンタクトを製造する方法であって、 前記積層ゲート、前記ドレイン及び前記ソースの上にエッチ・ストップ層を成
長する工程と、 前記エッチ・ストップ層の上に第１の層間誘電体層を成長する工程と、 前記ソース及びドレインの上から前記第１の層間誘電体層と前記エッチ・スト
ップ層とをエッチングする工程と、 前記ソース及びドレインの上に第１の導電体材料を成長する工程と、 前記第１の導電体材料を、第１の層間誘電体層の第２のレベルに近い第１のレ
ベルまで平坦化する工程と、 第１の導電体材料の上に第２の層間誘電体層を成長する工程と、 前記第２の層間誘電体層をエッチングして、前記ドレインの上にコンタクト孔
を形成する工程と、 前記コンタクト孔を第２の導電体材料で埋めてコンタクトを形成する工程とを
有し、これにより、コンタクトを積層ゲートと重ねるかまたは接することができ
ることを特徴とする方法。 - 【請求項２】 前記第１の導電体材料は、局部的相互接続プロセスで成長さ
れることを特徴とする請求項１に記載の方法。 - 【請求項３】 前記第１の導電体材料は、タングステンを含むことを特徴と
する請求項２に記載の方法。 - 【請求項４】 前記トランジスタが、フラッシュ・メモリ・セルの一部分で
あることを特徴とする請求項１に記載の方法。 - 【請求項５】 前記エッチ・ストップ層は、厚さが１０００オングストロー
ムのＳｉＮ4 ／Ｓｉ０2 からなる２層構造であることを特徴とする請求項１に記
載の方法。 - 【請求項６】 前記第１の層間誘電体層をエッチングする工程が、自己整合
エッチング工程であることを特徴とする請求項１に記載の方法。 - 【請求項７】 半導体基板上に集積回路を製造する方法であって、前記半導
体基板が、ソースとドレインの間に配置された少なくとも１つの積層ゲートを含
み、前記積層ゲートが第１のバリア層を含み、 前記積層ゲートの上に絶縁体層を成長する工程と、 前記積層ゲート用の絶縁側壁スペーサを残すように前記絶縁体層をエッチング
する工程と、 前記積層ゲートの上に第２のバリア層を成長する工程と、 前記第２のバリア層の上に第１の層間誘電体層を成長する工程と、 自己整合コンタクト・マスクにしたがって前記第１の層間誘電体層と前記第２
のバリア層をエッチングする工程と、 前記ソース及びドレインの上に第１の導電体材料を成長する工程と、 前記第１の導電体材料の上に第２の層間誘電体層を成長する工程と、 前記第２の層間誘電体層を介して、前記第１の導電体材料と電気的に接続され
たコンタクトを形成する工程とを有することを特徴とする方法。 - 【請求項８】 前記ドレインの上に前記コンタクトの孔を形成するように前
記第２の層間誘電体層をエッチングする工程と、 前記コンタクト孔を前記第２の導電体材料で埋めて前記コンタクトを形成する
工程とをさらに有し、これにより、前記コンタクトを前記積層ゲートに重ねるか
または接することができることを特徴とする請求項７に記載の方法。 - 【請求項９】 前記第１の導電体材料及び前記第２の導電体材料は、局部的
相互接続プロセスで成長されることを特徴とする請求項８に記載の方法。 - 【請求項１０】 前記第１の導電体材料及び前記第２の導電体材料は、タン
グステンを含むことを特徴とする請求項９に記載の方法。 - 【請求項１１】 前記集積回路が、フラッシュ・メモリ・セルであることを
特徴とする請求項１０に記載の方法。 - 【請求項１２】 前記第２のバリア層は、厚さが１０００オングストローム
の窒化物層からなることを特徴とする請求項１１に記載の方法。 - 【請求項１３】 第１のバリア層は、ＳｉＯＮからなることを特徴とする請
求項１２に記載の方法。 - 【請求項１４】 ソースとドレイン間に配置された少なくとも１つのゲート
を含む半導体基板上に集積回路を製造する方法であって、 前記ゲート、ソースおよびドレインの上にバリア層を成長する工程と、 前記第１のバリア層の上に第１の層間誘電体層を成長する工程と、 自己整合コンタクト・マスクにより前記第１の層間誘電体層と前記第１のバリ
ア層とをエッチングして、前記ソース及びドレインの上から前記第１の層間誘電
体層と前記バリア層を除去する工程と、 前記ソース及びドレインの上に第１の導電体材料を成長する工程と、 前記第１の導電体材料と前記第１の層間誘電体層の上に第２の層間誘電体層を
成長する工程と、 前記第２の層間誘電体層を貫通し、前記第１の導電体材料と電気的に接続され
たコンタクトを形成する工程とを有することを特徴とする方法。 - 【請求項１５】 前記第１の層間誘電体層及び前記第２の層間誘電体層は、
減圧化学気相成長法によって成長されることを特徴とする請求項１４に記載の方
法。 - 【請求項１６】 前記第２の誘電体層をエッチングし、タングステンを成長
することにより、前記コンタクトを形成することを特徴とする請求項１４に記載
の方法。 - 【請求項１７】 前記第１の導電体材料は、局部的相互接続プロセスで成長
されることを特徴とする請求項１４に記載の方法。 - 【請求項１８】 前記コンタクトは、フラッシュ・メモリ・セルのドレイン
・コンタクトであることを特徴とする請求項１４に記載の方法。 - 【請求項１９】 前記バリア層は、窒化物層からなることを特徴とする請求
項１４に記載の方法。 - 【請求項２０】 前記第１の導電体材料を前記第１の層間誘電体層のレベル
まで平坦化する工程をさらに有する請求項１４に記載の方法。
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