JPH04245622A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04245622A JPH04245622A JP3032005A JP3200591A JPH04245622A JP H04245622 A JPH04245622 A JP H04245622A JP 3032005 A JP3032005 A JP 3032005A JP 3200591 A JP3200591 A JP 3200591A JP H04245622 A JPH04245622 A JP H04245622A
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Landscapes
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は，半導体装置およびその
製造方法，特に半導体基板上の素子分離絶縁膜上に形成
された導電層をマスクとしてセルフアラインで素子分離
絶縁膜を開口し，開口部に露出した半導体基板に活性領
域が形成された半導体装置およびその製造方法に関する
。
製造方法，特に半導体基板上の素子分離絶縁膜上に形成
された導電層をマスクとしてセルフアラインで素子分離
絶縁膜を開口し，開口部に露出した半導体基板に活性領
域が形成された半導体装置およびその製造方法に関する
。
【０００２】近年，半導体集積回路の高集積化の進展に
伴って，各種のセルフアライン技術が開発され，実用化
されている。
伴って，各種のセルフアライン技術が開発され，実用化
されている。
【０００３】
【従来の技術】図６は，従来のセルフアライン技術の例
を示す図である。
を示す図である。
【０００４】以下，同図を用いて，従来例を工程順に説
明する。
明する。
【０００５】［工程１，図６（ａ）］シリコン基板３１
上にフィールド酸化膜（ＦＯＸ）３２を形成する。
上にフィールド酸化膜（ＦＯＸ）３２を形成する。
【０００６】ＦＯＸ３２上に導電性物質を堆積させた後
，パターニングして導電層３３ａ，３３ｂを形成する。
，パターニングして導電層３３ａ，３３ｂを形成する。
【０００７】表面にレジスト３４を塗布した後，パター
ニングする。
ニングする。
【０００８】［工程２，図６（ｂ）］ＦＯＸ３２上の導
電層３３ａ，３３ｂをマスクとして，セルフアラインで
ＦＯＸ３２をエッチングして，開口部３５を形成する。
電層３３ａ，３３ｂをマスクとして，セルフアラインで
ＦＯＸ３２をエッチングして，開口部３５を形成する。
【０００９】［工程３，図６（ｂ），（ｃ）］開口部３
５内に露出したシリコン基板３１に不純物をドーピング
して活性領域３６を形成する。
５内に露出したシリコン基板３１に不純物をドーピング
して活性領域３６を形成する。
【００１０】［工程４，図６（ｄ）］表面に層間絶縁膜
３７を形成する。
３７を形成する。
【００１１】
【発明が解決しようとする課題】図６（ｄ）に見るよう
に，従来の方法では，表面に形成された層間絶縁膜３７
は，活性領域３６上で大きな段差部３８をもつ。これは
，開口部３５の深さがＦＯＸ３２の厚さと導電層３３の
厚さとの和になるため，開口部３５のアスペクト比が大
きくなるのに起因している。
に，従来の方法では，表面に形成された層間絶縁膜３７
は，活性領域３６上で大きな段差部３８をもつ。これは
，開口部３５の深さがＦＯＸ３２の厚さと導電層３３の
厚さとの和になるため，開口部３５のアスペクト比が大
きくなるのに起因している。
【００１２】したがって，従来の方法には，次の問題が
あった。
あった。
【００１３】（１）活性領域上に層間絶縁膜やパッシベ
ーション膜を成膜する時に，充分に平坦化できない。
ーション膜を成膜する時に，充分に平坦化できない。
【００１４】（２）層間絶縁膜上に配線パターンを形成
すると，配線間の短絡や配線の断線が生じる。
すると，配線間の短絡や配線の断線が生じる。
【００１５】本発明は，これらの問題点を解決して，開
口部の段差を低くしてアスペクト比を小さくし，上部の
平坦性を良好にした半導体装置およびその製造方法，特
に半導体基板上の素子分離絶縁膜上に形成された導電層
をマスクとしてセルフアラインで素子分離絶縁膜を開口
し，開口部に露出した半導体基板に活性領域を形成した
半導体装置およびその製造方法を提供することを目的と
する。
口部の段差を低くしてアスペクト比を小さくし，上部の
平坦性を良好にした半導体装置およびその製造方法，特
に半導体基板上の素子分離絶縁膜上に形成された導電層
をマスクとしてセルフアラインで素子分離絶縁膜を開口
し，開口部に露出した半導体基板に活性領域を形成した
半導体装置およびその製造方法を提供することを目的と
する。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
めに，本発明に係る半導体装置は，半導体基板上の素子
分離絶縁膜上に設けられた導電層をマスクとし，前記素
子分離絶縁膜をセルフアラインで除去して，前記半導体
基板が露出する開口部を設け，該開口部内に露出した前
記半導体基板に不純物をドープして活性領域を設けた半
導体装置において，前記活性領域上の前記開口部内に導
電体層が形成されている。
めに，本発明に係る半導体装置は，半導体基板上の素子
分離絶縁膜上に設けられた導電層をマスクとし，前記素
子分離絶縁膜をセルフアラインで除去して，前記半導体
基板が露出する開口部を設け，該開口部内に露出した前
記半導体基板に不純物をドープして活性領域を設けた半
導体装置において，前記活性領域上の前記開口部内に導
電体層が形成されている。
【００１７】本発明に係る半導体装置の製造方法は，半
導体基板上に素子分離絶縁膜を形成する工程と，該素子
分離絶縁膜上に第１の導電性物質を堆積させた後，パタ
ーニングして導電層を形成する工程と，該導電層をマス
クとして前記素子分離絶縁膜をセルフアラインで除去し
て，前記半導体基板が露出する開口部を形成する工程と
，該開口部内に露出した半導体基板に不純物をドープし
て活性領域を形成する工程と，該活性領域上に第２の導
電性物質を選択成長させて，前記開口部内に導電体層を
形成する工程とを含むように構成する。
導体基板上に素子分離絶縁膜を形成する工程と，該素子
分離絶縁膜上に第１の導電性物質を堆積させた後，パタ
ーニングして導電層を形成する工程と，該導電層をマス
クとして前記素子分離絶縁膜をセルフアラインで除去し
て，前記半導体基板が露出する開口部を形成する工程と
，該開口部内に露出した半導体基板に不純物をドープし
て活性領域を形成する工程と，該活性領域上に第２の導
電性物質を選択成長させて，前記開口部内に導電体層を
形成する工程とを含むように構成する。
【００１８】図１は，本発明の原理を示す図である。
【００１９】同図において，１は半導体基板，２は素子
分離絶縁膜，３は導電層，４は開口部，５は活性領域，
６は導電体層，７は層間絶縁膜である。
分離絶縁膜，３は導電層，４は開口部，５は活性領域，
６は導電体層，７は層間絶縁膜である。
【００２０】
【作用】図１を用いて，本発明に係る半導体装置の原理
を説明する。
を説明する。
【００２１】本発明に係る半導体装置は，図６に示した
従来のセルフアライン技術と同様の方法によって，半導
体基板１上の素子分離絶縁膜２上に設けられた導電層３
ａ，３ｂをマスクとし，素子分離絶縁膜２をセルフアラ
インで除去して，半導体基板１が露出する開口部４を設
け，この開口部４内に露出した半導体基板１に不純物を
ドープして活性領域５を設けた半導体装置であって，活
性領域５上の開口部４内に導電体層６が形成されている
。
従来のセルフアライン技術と同様の方法によって，半導
体基板１上の素子分離絶縁膜２上に設けられた導電層３
ａ，３ｂをマスクとし，素子分離絶縁膜２をセルフアラ
インで除去して，半導体基板１が露出する開口部４を設
け，この開口部４内に露出した半導体基板１に不純物を
ドープして活性領域５を設けた半導体装置であって，活
性領域５上の開口部４内に導電体層６が形成されている
。
【００２２】このように，本発明に係る半導体装置では
，活性領域５上に導電体層６が形成されているので，従
来例では，（素子分離絶縁膜２の厚さ）＋（導電層３の
厚さ）であった開口部４の深さは，（素子分離絶縁膜２
の厚さ）＋（導電層３の厚さ）−（導電体層６の厚さ）
となり，導電体層６の厚さを制御することによって，開
口部４のアスペクト比を小さくすることができる。
，活性領域５上に導電体層６が形成されているので，従
来例では，（素子分離絶縁膜２の厚さ）＋（導電層３の
厚さ）であった開口部４の深さは，（素子分離絶縁膜２
の厚さ）＋（導電層３の厚さ）−（導電体層６の厚さ）
となり，導電体層６の厚さを制御することによって，開
口部４のアスペクト比を小さくすることができる。
【００２３】次に，図１を用いて，本発明に係る半導体
装置の製造方法の原理を工程順に説明する。
装置の製造方法の原理を工程順に説明する。
【００２４】［工程１］半導体基板１上に素子分離絶縁
膜２を形成する。
膜２を形成する。
【００２５】［工程２］素子分離絶縁膜２上に第１の導
電性物質を堆積させた後，パターニングして導電層３ａ
，３ｂを形成する。
電性物質を堆積させた後，パターニングして導電層３ａ
，３ｂを形成する。
【００２６】［工程３］導電層３ａ，３ｂをマスクとし
て素子分離絶縁膜２をセルフアラインで除去して，半導
体基板が露出する開口部４を形成する。
て素子分離絶縁膜２をセルフアラインで除去して，半導
体基板が露出する開口部４を形成する。
【００２７】［工程４］開口部４内に露出した半導体基
板１に不純物をドープして活性領域５を形成する。
板１に不純物をドープして活性領域５を形成する。
【００２８】［工程５］活性領域５上に第２の導電性物
質を選択成長させて導電体層６を形成する。
質を選択成長させて導電体層６を形成する。
【００２９】以上のように，本発明では，工程５におい
て，活性領域５上に第２の導電性物質を選択成長させて
導電体層６を形成しているので，開口部４の深さは，（
素子分離絶縁膜２の厚さ）＋（導電層３の厚さ）−（導
電体層６の厚さ）となり，導電体層６の厚さを制御する
ことによって，開口部４のアスペクト比を小さくするこ
とができる。
て，活性領域５上に第２の導電性物質を選択成長させて
導電体層６を形成しているので，開口部４の深さは，（
素子分離絶縁膜２の厚さ）＋（導電層３の厚さ）−（導
電体層６の厚さ）となり，導電体層６の厚さを制御する
ことによって，開口部４のアスペクト比を小さくするこ
とができる。
【００３０】その結果，活性領域５上に層間絶縁膜７を
形成しても，その表面は充分に良好な平坦性が得られる
。
形成しても，その表面は充分に良好な平坦性が得られる
。
【００３１】本発明には，次の利点がある。
【００３２】（１）活性領域上部の平坦性を良好にする
ことができる。
ことができる。
【００３３】（２）活性領域上に導電体層が存在するの
で，活性領域を配線層として用いる場合，配線抵抗を下
げることができる。
で，活性領域を配線層として用いる場合，配線抵抗を下
げることができる。
【００３４】
【実施例】（第１実施例）図２および図３は，本発明の
第１実施例を示す図である。本実施例は，本発明をＥＰ
ＲＯＭなどの不揮発性半導体記憶装置に適用したもので
ある。
第１実施例を示す図である。本実施例は，本発明をＥＰ
ＲＯＭなどの不揮発性半導体記憶装置に適用したもので
ある。
【００３５】以下，工程順に説明する。
【００３６】［工程１，図２（ａ）］シリコン基板１１
上に，膜厚５０００ÅのＦＯＸ（フィールド酸化膜）１
２を形成する。
上に，膜厚５０００ÅのＦＯＸ（フィールド酸化膜）１
２を形成する。
【００３７】ＦＯＸ１２上に，ポリシリコンを２０００
Åの厚さに成長させた後，パターニングしてワード線（
転送ゲート）１３ａ，１３ｂを形成する。
Åの厚さに成長させた後，パターニングしてワード線（
転送ゲート）１３ａ，１３ｂを形成する。
【００３８】［工程２，図２（ｂ）］表面に，第１レジ
スト１４を塗布した後，パターニングする。
スト１４を塗布した後，パターニングする。
【００３９】ワード線１３ａ，１３ｂをマスクとし，Ｆ
ＯＸ１２をセルフアラインで異方性エッチングして開口
部１５を形成する。
ＯＸ１２をセルフアラインで異方性エッチングして開口
部１５を形成する。
【００４０】第１レジスト１４ａ，１４ｂを剥離する。
【００４１】［工程３，図２（ｃ）］表面に，ＳｉＯ２
を４００Åの厚さに成長させる。ポリシリコンから成
るワード線１３ａ，１３ｂ上は６００Å以上の厚さにな
る。
を４００Åの厚さに成長させる。ポリシリコンから成
るワード線１３ａ，１３ｂ上は６００Å以上の厚さにな
る。
【００４２】Ａｓ＋ を加速エネルギー７０ｋｅＶ，ド
ーズ量４×１０１５ｃｍ−２の条件でイオン注入して，
開口部１５の底に露出したシリコン基板１１にソース領
域１７を形成する。
ーズ量４×１０１５ｃｍ−２の条件でイオン注入して，
開口部１５の底に露出したシリコン基板１１にソース領
域１７を形成する。
【００４３】ＳｉＯ２ をウエットエッチングによって
４２０Åだけ除去する。その結果，ワード線１３ａ，１
３ｂがＳｉＯ２ 膜１６ａ，１６ｂによって被覆される
。
４２０Åだけ除去する。その結果，ワード線１３ａ，１
３ｂがＳｉＯ２ 膜１６ａ，１６ｂによって被覆される
。
【００４４】［工程４，図２（ｄ）］表面に，第２レジ
スト１８を塗布した後，ソース領域１７をパターニング
する。このとき，セルトランジスタ部は，図３（ｄ’）
に示すように，フローティングゲート１３’ａおよびコ
ントロールゲート１３ｃから成るゲート部，フローティ
ングゲート１３’ｂおよびコントロールゲート１３ｄか
ら成るゲート部を覆い隠すようにパターニングする。
スト１８を塗布した後，ソース領域１７をパターニング
する。このとき，セルトランジスタ部は，図３（ｄ’）
に示すように，フローティングゲート１３’ａおよびコ
ントロールゲート１３ｃから成るゲート部，フローティ
ングゲート１３’ｂおよびコントロールゲート１３ｄか
ら成るゲート部を覆い隠すようにパターニングする。
【００４５】［工程５，図２（ｄ），（ｅ）］ソース領
域１７上に，タングステン（Ｗ）１９を３０００Åの厚
さに選択成長させる。ワード線１３ａ，１３ｂはＳｉＯ
２ 膜１６ａ，１６ｂによって被覆されているので，タ
ングステン（Ｗ）１９がワード線１３ａ，１３ｂと接触
することはない。
域１７上に，タングステン（Ｗ）１９を３０００Åの厚
さに選択成長させる。ワード線１３ａ，１３ｂはＳｉＯ
２ 膜１６ａ，１６ｂによって被覆されているので，タ
ングステン（Ｗ）１９がワード線１３ａ，１３ｂと接触
することはない。
【００４６】このとき，セルトランジスタ部は，図３（
ｄ’）に示すように，フローティングゲート１３’ａお
よびコントロールゲート１３ｃから成るゲート部，フロ
ーティングゲート，１３’ｂおよびコントロールゲート
１３ｄから成るゲート部は第２レジスト１８ｃ，１８ｄ
で覆われているので，タングステン（Ｗ）１９が各ゲー
ト部と接触することはない。
ｄ’）に示すように，フローティングゲート１３’ａお
よびコントロールゲート１３ｃから成るゲート部，フロ
ーティングゲート，１３’ｂおよびコントロールゲート
１３ｄから成るゲート部は第２レジスト１８ｃ，１８ｄ
で覆われているので，タングステン（Ｗ）１９が各ゲー
ト部と接触することはない。
【００４７】第２レジスト１８を剥離する。その結果，
図２（ｅ）に示すように，アスペクト比の小さな開口部
１５が得られる。セルトランジスタ部は，図３（ｅ’）
に示すようになる。
図２（ｅ）に示すように，アスペクト比の小さな開口部
１５が得られる。セルトランジスタ部は，図３（ｅ’）
に示すようになる。
【００４８】その後，層間絶縁膜をＣＶＤ法によって成
膜し，通常の工程によって配線を形成する。
膜し，通常の工程によって配線を形成する。
【００４９】（第２実施例）図４および図５は，本発明
の第２実施例を示す図である。本実施例は，本発明をＥ
ＰＲＯＭなどの不揮発性半導体記憶装置に適用したもの
である。
の第２実施例を示す図である。本実施例は，本発明をＥ
ＰＲＯＭなどの不揮発性半導体記憶装置に適用したもの
である。
【００５０】以下，工程順に説明する。
【００５１】［工程１，図４（ａ）］シリコン基板２１
上に，膜厚５０００ÅのＦＯＸ（フィールド酸化膜）２
２を形成する。
上に，膜厚５０００ÅのＦＯＸ（フィールド酸化膜）２
２を形成する。
【００５２】ＦＯＸ２２上に，ポリシリコンを２０００
Åの厚さに成長させた後，パターニングしてワード線（
転送ゲート）２３ａ，２３ｂを形成する。
Åの厚さに成長させた後，パターニングしてワード線（
転送ゲート）２３ａ，２３ｂを形成する。
【００５３】［工程２，図４（ｂ）］表面に，レジスト
２４を塗布した後，パターニングする。
２４を塗布した後，パターニングする。
【００５４】ワード線２３ａ，２３ｂをマスクとし，Ｆ
ＯＸ２２をセルフアラインで異方性エッチングして開口
部２５を形成する。
ＯＸ２２をセルフアラインで異方性エッチングして開口
部２５を形成する。
【００５５】レジスト２４ａ，２４ｂを剥離する。
【００５６】［工程３，図４（ｃ）］ＳｉＯ２ をＣＶ
Ｄ法によって２０００Åの厚さに成膜した後，異方性エ
ッチングを施して，開口部２５の側面にサイドウォール
２６ａ，２６ｂを形成する。
Ｄ法によって２０００Åの厚さに成膜した後，異方性エ
ッチングを施して，開口部２５の側面にサイドウォール
２６ａ，２６ｂを形成する。
【００５７】［工程４，図４（ｄ）］表面に，ＳｉＯ２
を４００Åの厚さに熱酸化法によって成膜する。ポリ
シリコンから成るワード線２３ａ，２３ｂ上は６００Å
以上の厚さになる。
を４００Åの厚さに熱酸化法によって成膜する。ポリ
シリコンから成るワード線２３ａ，２３ｂ上は６００Å
以上の厚さになる。
【００５８】Ａｓ＋ を加速エネルギー７０ｋｅＶ，ド
ーズ量４×１０１５ｃｍ−２の条件でイオン注入して，
開口部２５の底に露出したシリコン基板２１にソース領
域２７を形成する。
ーズ量４×１０１５ｃｍ−２の条件でイオン注入して，
開口部２５の底に露出したシリコン基板２１にソース領
域２７を形成する。
【００５９】ＳｉＯ２ をウエットエッチングによって
４２０Åだけ除去する。その結果，ワード線２３ａ，２
３ｂおよび開口部２５の内面がＳｉＯ２ 膜２８ａ，２
８ｂによって被覆される。
４２０Åだけ除去する。その結果，ワード線２３ａ，２
３ｂおよび開口部２５の内面がＳｉＯ２ 膜２８ａ，２
８ｂによって被覆される。
【００６０】［工程５，図２（ｅ）］ソース領域２７上
に，タングステン（Ｗ）２９を３０００Åの厚さに選択
成長させる。ワード線２３ａ，２３ｂはＳｉＯ２ 膜２
６ａ，２６ｂによって被覆されているので，タングステ
ン（Ｗ）２９がワード線２３ａ，２３ｂと接触すること
はない。
に，タングステン（Ｗ）２９を３０００Åの厚さに選択
成長させる。ワード線２３ａ，２３ｂはＳｉＯ２ 膜２
６ａ，２６ｂによって被覆されているので，タングステ
ン（Ｗ）２９がワード線２３ａ，２３ｂと接触すること
はない。
【００６１】このとき，セルトランジスタ部は，図５（
ｅ’）に示すように，フローティングゲート２３’ａお
よびコントロールゲート２３ｃから成るゲート部，フロ
ーティングゲート２３’ｂおよびコントロールゲート２
３ｄから成るゲート部はサイドウォール２６ｃ，２６ｄ
で覆われているので，タングステン（Ｗ）２９が各ゲー
ト部と接触することはない。
ｅ’）に示すように，フローティングゲート２３’ａお
よびコントロールゲート２３ｃから成るゲート部，フロ
ーティングゲート２３’ｂおよびコントロールゲート２
３ｄから成るゲート部はサイドウォール２６ｃ，２６ｄ
で覆われているので，タングステン（Ｗ）２９が各ゲー
ト部と接触することはない。
【００６２】その後，層間絶縁膜をＣＶＤ法によって成
膜し，通常の工程によって配線を形成する。
膜し，通常の工程によって配線を形成する。
【００６３】
【発明の効果】本発明によれば，素子分離絶縁膜上に形
成された導電層をマスクとし，セルフアラインで素子分
離絶縁膜をエッチング除去して開口部を形成し，開口部
の底に露出した半導体基板に活性領域を形成した半導体
装置において，（素子分離絶縁膜の厚さ）＋（導電層の
厚さ）を有する開口部の深さを，活性領域上に選択成長
させた導電体層の厚さだけ緩和することができる。すな
わち，開口部の深さは，（素子分離絶縁膜の厚さ）＋（
導電層の厚さ）−（導電体層の厚さ）となる。したがっ
て，開口部のアスペクト比が小さくなるので，上層部の
平坦性を良好にすることができる。
成された導電層をマスクとし，セルフアラインで素子分
離絶縁膜をエッチング除去して開口部を形成し，開口部
の底に露出した半導体基板に活性領域を形成した半導体
装置において，（素子分離絶縁膜の厚さ）＋（導電層の
厚さ）を有する開口部の深さを，活性領域上に選択成長
させた導電体層の厚さだけ緩和することができる。すな
わち，開口部の深さは，（素子分離絶縁膜の厚さ）＋（
導電層の厚さ）−（導電体層の厚さ）となる。したがっ
て，開口部のアスペクト比が小さくなるので，上層部の
平坦性を良好にすることができる。
【００６４】また，活性領域を配線として使用する場合
，活性領域上に選択成長させた導電体層が配線抵抗を低
下させるように働くので，信号の伝播を高速化すること
ができる。
，活性領域上に選択成長させた導電体層が配線抵抗を低
下させるように働くので，信号の伝播を高速化すること
ができる。
【００６５】以上のように，本発明は，半導体装置の特
性の改善および信頼性の向上に寄与するところが大きい
。
性の改善および信頼性の向上に寄与するところが大きい
。
【図１】本発明の原理を示す図である。
【図２】本発明の第１実施例を示す図である。
【図３】第１実施例のセルトランジスタ部を示す図であ
る。
る。
【図４】本発明の第２実施例を示す図である。
【図５】第２実施例のセルトランジスタ部を示す図であ
る。
る。
【図６】従来例を示す図である。
１ 半導体基板
２ 素子分離絶縁膜
３ 導電層
４ 開口部
５ 活性領域
６ 導電体層
７ 層間絶縁膜
Claims (6)
- 【請求項１】 半導体基板（１） 上の素子分離絶縁
膜（２） 上に設けられた導電層（３ａ，３ｂ） をマ
スクとし，前記素子分離絶縁膜（２） をセルフアライ
ンで除去して，前記半導体基板（１） が露出する開口
部（４） を設け，該開口部（４） 内に露出した前記
半導体基板（１） に不純物をドープして活性領域（５
） を設けた半導体装置において，前記活性領域（５）
上の前記開口部（４） 内に導電体層（６） が形成
されていることを特徴とする半導体装置。 - 【請求項２】 請求項１において，前記素子分離絶縁
膜（２ａ，２ｂ） 上の導電層（３ａ，３ｂ） が絶縁
膜で被覆されていることを特徴とする半導体装置。 - 【請求項３】 請求項１において，前記開口部（４）
の側壁に側壁絶縁膜が設けられていることを特徴とす
る半導体装置。 - 【請求項４】（ａ）半導体基板（１） 上に素子分離絶
縁膜（２） を形成する工程と，（ｂ）該素子分離絶縁
膜（２） 上に第１の導電性物質を堆積させた後，パタ
ーニングして導電層（３ａ，３ｂ） を形成する工程と
，（ｃ）該導電層（３ａ，３ｂ） をマスクとして前記
素子分離絶縁膜（２） をセルフアラインで除去して，
前記半導体基板（１） が露出する開口部（４） を形
成する工程と，（ｄ）該開口部（４） 内に露出した半
導体基板（１） に不純物をドープして活性領域（５）
を形成する工程と，（ｅ）該活性領域（５） 上に第
２の導電性物質を選択成長させて，前記開口部（４）
内に導電体層（６） を形成する工程とを含むことを特
徴とする半導体装置の製造方法。 - 【請求項５】 請求項４において，工程（ｃ）の後に
，素子分離絶縁膜（２ａ，２ｂ） 上の導電層（３ａ，
３ｂ） を絶縁膜で被覆して，該導電層と工程（ｅ）に
よって選択成長された導電体層（６） との接触を防止
することを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項４において，工程（ｃ）の後に
，開口部（４） の側壁に側壁絶縁膜を形成して，素子
分離絶縁膜（２ａ，２ｂ） 上の導電層（３ａ，３ｂ）
と工程（ｅ）によって選択成長された導電体層（６）
との接触を防止することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3032005A JPH04245622A (ja) | 1991-01-31 | 1991-01-31 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3032005A JPH04245622A (ja) | 1991-01-31 | 1991-01-31 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04245622A true JPH04245622A (ja) | 1992-09-02 |
Family
ID=12346774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3032005A Withdrawn JPH04245622A (ja) | 1991-01-31 | 1991-01-31 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04245622A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4718007B2 (ja) * | 1998-03-27 | 2011-07-06 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 自己整合コンタクトを備えた集積回路の製造方法 |
-
1991
- 1991-01-31 JP JP3032005A patent/JPH04245622A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4718007B2 (ja) * | 1998-03-27 | 2011-07-06 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 自己整合コンタクトを備えた集積回路の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |