JP3134324B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- film
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方
法、特に半導体基板の表面部に形成されたトレンチをバ
イアスＥＣＲＣＶＤにより絶縁膜で埋め込んだ後該半導
体基板表面上に生じたトレンチ外絶縁膜を除去する半導
体装置の製造方法に関する。
法、特に半導体基板の表面部に形成されたトレンチをバ
イアスＥＣＲＣＶＤにより絶縁膜で埋め込んだ後該半導
体基板表面上に生じたトレンチ外絶縁膜を除去する半導
体装置の製造方法に関する。
【０００２】
【従来の技術】超ＬＳＩにおいては、高集積化、高性能
化のためにトレンチアイソレーションが必須の技術とな
る。トレンチアイソレーションは、シリコン半導体基板
に垂直に形成されたトレンチ（溝）をＳｉＯ2 等の絶縁
膜で埋めるものである。
化のためにトレンチアイソレーションが必須の技術とな
る。トレンチアイソレーションは、シリコン半導体基板
に垂直に形成されたトレンチ（溝）をＳｉＯ2 等の絶縁
膜で埋めるものである。
【０００３】そして、絶縁膜をトレンチで埋める方法と
して普通のＣＶＤ法を用いると平坦な孔埋めが難しい
が、特開昭５７−１７６７４２号公報あるいは特開昭６
０−５３０４５号公報に紹介されたバイアスＥＣＲＣＶ
Ｄによればトレンチの幅の広狭に拘らず略過不足のない
埋込みが可能である。
して普通のＣＶＤ法を用いると平坦な孔埋めが難しい
が、特開昭５７−１７６７４２号公報あるいは特開昭６
０−５３０４５号公報に紹介されたバイアスＥＣＲＣＶ
Ｄによればトレンチの幅の広狭に拘らず略過不足のない
埋込みが可能である。
【０００４】また、バイアスＥＣＲＣＶＤによれば、半
導体基板上のトレンチ外絶縁膜の除去も可能であると一
応はいえる。というのは、バイアスＥＣＲＣＶＤはデポ
ジションとエッチングとが同時に進行し、方向によって
デポジションレートとエッチングレートとの比が異なる
ので、基板表面と平行な水平方向にはエッチングが進行
し垂直方向にはデポジションが進行するようにすること
が可能だからである。
導体基板上のトレンチ外絶縁膜の除去も可能であると一
応はいえる。というのは、バイアスＥＣＲＣＶＤはデポ
ジションとエッチングとが同時に進行し、方向によって
デポジションレートとエッチングレートとの比が異なる
ので、基板表面と平行な水平方向にはエッチングが進行
し垂直方向にはデポジションが進行するようにすること
が可能だからである。
【０００５】
【発明が解決しようとする課題】ところが、実際には半
導体基板表面に広い範囲に渡ってトレンチのない素子形
成領域が拡がっているような場合には、そこの部分に絶
縁膜が残存してしまうことは避け得なかった。従って、
その素子形成領域上に残存する絶縁膜を除去する必要が
あったが、トレンチ内の絶縁膜を除去することなくトレ
ンチ外絶縁膜のみを除去することが難しかった。
導体基板表面に広い範囲に渡ってトレンチのない素子形
成領域が拡がっているような場合には、そこの部分に絶
縁膜が残存してしまうことは避け得なかった。従って、
その素子形成領域上に残存する絶縁膜を除去する必要が
あったが、トレンチ内の絶縁膜を除去することなくトレ
ンチ外絶縁膜のみを除去することが難しかった。
【０００６】本発明はこのような問題点を解決すべく為
されたものであり、バイアスＥＣＲＣＶＤ後にトレンチ
外絶縁膜のみを完全に除去できるようにすることを目的
とする。
されたものであり、バイアスＥＣＲＣＶＤ後にトレンチ
外絶縁膜のみを完全に除去できるようにすることを目的
とする。
【０００７】
【課題を解決するための手段】本発明半導体装置の製造
方法は、絶縁膜でトレンチを埋め込んだ後、トレンチ外
絶縁膜を水平戻しエッチングすることによりその下地が
部分的に露出するように小さくし、その後、半導体基板
表面上にトレンチ外絶縁膜よりも厚く平坦な平坦化用レ
ジスト膜を形成し、該平坦化用レジスト膜をトレンチ外
絶縁膜の上部が露出するまで除去し、その後、該平坦化
用レジスト膜をマスクとしてトレンチ外絶縁膜を除去す
ることを特徴とする。
方法は、絶縁膜でトレンチを埋め込んだ後、トレンチ外
絶縁膜を水平戻しエッチングすることによりその下地が
部分的に露出するように小さくし、その後、半導体基板
表面上にトレンチ外絶縁膜よりも厚く平坦な平坦化用レ
ジスト膜を形成し、該平坦化用レジスト膜をトレンチ外
絶縁膜の上部が露出するまで除去し、その後、該平坦化
用レジスト膜をマスクとしてトレンチ外絶縁膜を除去す
ることを特徴とする。
【０００８】
【実施例】以下、本発明半導体装置の製造方法を図示実
施例に従って詳細に説明する。図１乃至図９は本発明半
導体装置の製造方法の一つの実施例を工程順に示す断面
図である。 （１）半導体基板１上に薄い熱酸化ＳｉＯ2 膜２を形成
し、該ＳｉＯ2 膜２上にＣＶＤにより多結晶シリコン層
３を形成し、その後、図１に示すようにトレンチ４を形
成する。
施例に従って詳細に説明する。図１乃至図９は本発明半
導体装置の製造方法の一つの実施例を工程順に示す断面
図である。 （１）半導体基板１上に薄い熱酸化ＳｉＯ2 膜２を形成
し、該ＳｉＯ2 膜２上にＣＶＤにより多結晶シリコン層
３を形成し、その後、図１に示すようにトレンチ４を形
成する。
【０００９】（２）次に、図２に示すように、バイアス
ＥＣＲＣＶＤによりトレンチ４内をＳｉＯ2 からなる絶
縁膜５で埋める。尚、トレンチ４の外部、換言すれば素
子形成領域上にも絶縁膜５ａが生じてしまう。 （３）そこで、バイアススパッタあるいはドライエッチ
ングにより図３に示すように水平方向のみに進行するエ
ッチング（水平戻しエッチング）をしてトレンチ外絶縁
膜５ａを小さくする。
ＥＣＲＣＶＤによりトレンチ４内をＳｉＯ2 からなる絶
縁膜５で埋める。尚、トレンチ４の外部、換言すれば素
子形成領域上にも絶縁膜５ａが生じてしまう。 （３）そこで、バイアススパッタあるいはドライエッチ
ングにより図３に示すように水平方向のみに進行するエ
ッチング（水平戻しエッチング）をしてトレンチ外絶縁
膜５ａを小さくする。
【００１０】（４）次に、図４に示すようにポジ型のレ
ジスト膜６を半導体基板１上にスピンコーティングす
る。該平坦化用レジスト膜６は表面が平坦に形成するに
最小限必要な厚さ以上に形成することが必要である。勿
論、トレンチ外絶縁膜５ａよりも厚くなければならない
ことはいうまでもない。その後、平坦化用レジスト膜６
に対して均一な照度で紫外線による全面露光処理を施
す。
ジスト膜６を半導体基板１上にスピンコーティングす
る。該平坦化用レジスト膜６は表面が平坦に形成するに
最小限必要な厚さ以上に形成することが必要である。勿
論、トレンチ外絶縁膜５ａよりも厚くなければならない
ことはいうまでもない。その後、平坦化用レジスト膜６
に対して均一な照度で紫外線による全面露光処理を施
す。
【００１１】（５）次に、ウエハを現像液に浸すことに
より図５に示すようにトレンチ外絶縁膜５の上部が露出
するまで平坦化用レジスト膜６を除去（エッチバック）
する。レジスト膜は全面露光後現像液に浸すと均一な膜
厚が現像液に溶解するので、トレンチ外絶縁膜５が頭を
露出するようにレジスト膜６を除去することが可能なの
である。
より図５に示すようにトレンチ外絶縁膜５の上部が露出
するまで平坦化用レジスト膜６を除去（エッチバック）
する。レジスト膜は全面露光後現像液に浸すと均一な膜
厚が現像液に溶解するので、トレンチ外絶縁膜５が頭を
露出するようにレジスト膜６を除去することが可能なの
である。
【００１２】（６）次に、図６に示すように平坦化用レ
ジスト膜６をマスクとしてトレンチ外絶縁膜５ａ（２点
鎖線で示す）をエッチングする。このエッチングはフッ
素系ガスを用いた等方性ドライエッチングにより、ある
いはフッ酸を用いた溶液エッチングにより行う。尚、図
６においてスピンコーティングにおける平坦化用レジス
ト膜６を２点鎖線で示した。これによりトレンチ外絶縁
膜５ａを完全に除去することができる。そして、トレン
チ４内の絶縁膜５は平坦化用レジスト膜６によりマスク
で完全に覆われているので侵されない。従って、トレン
チ外絶縁膜５ａのみを完全に除去することができる。
ジスト膜６をマスクとしてトレンチ外絶縁膜５ａ（２点
鎖線で示す）をエッチングする。このエッチングはフッ
素系ガスを用いた等方性ドライエッチングにより、ある
いはフッ酸を用いた溶液エッチングにより行う。尚、図
６においてスピンコーティングにおける平坦化用レジス
ト膜６を２点鎖線で示した。これによりトレンチ外絶縁
膜５ａを完全に除去することができる。そして、トレン
チ４内の絶縁膜５は平坦化用レジスト膜６によりマスク
で完全に覆われているので侵されない。従って、トレン
チ外絶縁膜５ａのみを完全に除去することができる。
【００１３】（７）次に、酸素プラズマ等により図７に
示すように平坦化用レジスト膜６を除去する。 （８）次に、塩素系ガスを用いて図８に示すように多結
晶シリコン層３を除去する。
示すように平坦化用レジスト膜６を除去する。 （８）次に、塩素系ガスを用いて図８に示すように多結
晶シリコン層３を除去する。
【００１４】（９）その後、希フッ酸溶液によりＳｉＯ
2 膜２及び５をエッチングすることにより図９に示すよ
うにトレンチ４が絶縁膜５により完全に平坦に埋め込ま
れ、トレンチ外の半導体表面が露出した状態になる。な
ぜならば、ＣＶＤＳｉＯ2 膜５の方が熱酸化ＳｉＯ2 膜
２よりもエッチングレートが高いので、最終的に半導体
基板１表面とトレンチ４内絶縁膜５表面とが同一平面上
にあるようにすることが可能だからである。勿論、それ
にはこのエッチングレートの違いを考慮してその両表面
が同一平面上に位置するようにＳｉＯ2 膜２と多結晶シ
リコン層３の厚さを設定しておくことが必要である。
2 膜２及び５をエッチングすることにより図９に示すよ
うにトレンチ４が絶縁膜５により完全に平坦に埋め込ま
れ、トレンチ外の半導体表面が露出した状態になる。な
ぜならば、ＣＶＤＳｉＯ2 膜５の方が熱酸化ＳｉＯ2 膜
２よりもエッチングレートが高いので、最終的に半導体
基板１表面とトレンチ４内絶縁膜５表面とが同一平面上
にあるようにすることが可能だからである。勿論、それ
にはこのエッチングレートの違いを考慮してその両表面
が同一平面上に位置するようにＳｉＯ2 膜２と多結晶シ
リコン層３の厚さを設定しておくことが必要である。
【００１５】本半導体装置の製造方法によれば、バイア
スＥＣＲＣＶＤにより絶縁膜５でトレンチ４を孔埋めし
た後、全面的に平坦化用レジスト膜６を形成し、該平坦
化用レジスト膜６をトレンチ外絶縁膜５ａの上部が露出
する厚さまで除去し、その後該平坦化用レジスト膜６を
マスクとして絶縁膜５を除去するのでトレンチ外絶縁膜
５ａのみを除去することができる。
スＥＣＲＣＶＤにより絶縁膜５でトレンチ４を孔埋めし
た後、全面的に平坦化用レジスト膜６を形成し、該平坦
化用レジスト膜６をトレンチ外絶縁膜５ａの上部が露出
する厚さまで除去し、その後該平坦化用レジスト膜６を
マスクとして絶縁膜５を除去するのでトレンチ外絶縁膜
５ａのみを除去することができる。
【００１６】図１０乃至図１７は本発明半導体装置の製
造方法の他の実施例を示す断面図である。本実施例は素
子分離手段としてトレンチアイソレーション層と選択酸
化膜を併用したものである。なぜ併用するかについて説
明すると次のとおりである。
造方法の他の実施例を示す断面図である。本実施例は素
子分離手段としてトレンチアイソレーション層と選択酸
化膜を併用したものである。なぜ併用するかについて説
明すると次のとおりである。
【００１７】元来、トレンチアイソレーションは占有面
積が小さく且つ表面平坦性が高いという点で選択酸化膜
による分離よりも優れているといえる。しかしながら、
高集積メモリ等にトレンチアイソレーションのみを用い
るのは問題が生じる場合がある。というのは、メモリに
おいてセルアレイ部分には最小設計ルールの素子分離領
域を、周辺回路部分には数倍の寸法の素子分離領域を設
けなければならず、設ける素子分離領域の大きさには著
しい差異があるからである。
積が小さく且つ表面平坦性が高いという点で選択酸化膜
による分離よりも優れているといえる。しかしながら、
高集積メモリ等にトレンチアイソレーションのみを用い
るのは問題が生じる場合がある。というのは、メモリに
おいてセルアレイ部分には最小設計ルールの素子分離領
域を、周辺回路部分には数倍の寸法の素子分離領域を設
けなければならず、設ける素子分離領域の大きさには著
しい差異があるからである。
【００１８】そして、前述のとおりバイアスＥＣＲＣＶ
Ｄにより微細なトレンチと大きなトレンチを同時に均一
性よく絶縁膜で埋めることは極めて難しく、可能である
としても相当に複雑なプロセスが必要となる。そこで、
素子分離領域が微細で済むセルアレイ部分はトレンチア
イソレーションを、素子分離領域が広い周辺回路部分は
選択酸化膜による分離を行うのである。
Ｄにより微細なトレンチと大きなトレンチを同時に均一
性よく絶縁膜で埋めることは極めて難しく、可能である
としても相当に複雑なプロセスが必要となる。そこで、
素子分離領域が微細で済むセルアレイ部分はトレンチア
イソレーションを、素子分離領域が広い周辺回路部分は
選択酸化膜による分離を行うのである。
【００１９】尚、セルアレイ部分と周辺回路部分の２つ
の素子分離領域の境界部分については適宜な間隔、例え
ば数μｍを設けることとしている。というのは、トレン
チアイソレーション層と、選択酸化膜とは、構造、形状
が大きく異なり両者を近接させるとその近接部分の形状
制御が困難となり、所望の素子分離能力が期待できなく
なる虞れがあるからである。具体的には、トレンチアイ
ソレーションの場合にはトレンチと称される凹部が生
じ、選択酸化膜は逆に凸部となり、両者を近接して配置
するとその間に大きな段差ができたり、軋轢が生じて結
晶性の低下が生じたりするので好ましくないのである。
の素子分離領域の境界部分については適宜な間隔、例え
ば数μｍを設けることとしている。というのは、トレン
チアイソレーション層と、選択酸化膜とは、構造、形状
が大きく異なり両者を近接させるとその近接部分の形状
制御が困難となり、所望の素子分離能力が期待できなく
なる虞れがあるからである。具体的には、トレンチアイ
ソレーションの場合にはトレンチと称される凹部が生
じ、選択酸化膜は逆に凸部となり、両者を近接して配置
するとその間に大きな段差ができたり、軋轢が生じて結
晶性の低下が生じたりするので好ましくないのである。
【００２０】（１）先ず、図１０に示すように選択酸化
膜７を形成する。８はチャンネルストッパである。 （２）次に、図１１に示すように熱酸化膜２と多結晶シ
リコン膜３を順次形成する。 （３）次に、図１２に示すようにフォトレジスト膜９を
マスクとしてドライエッチングすることによりトレンチ
４を形成する。この場合重要なのは、メモリセルアレイ
の素子分離用のトレンチ４と周辺回路の素子分離用選択
酸化膜７との間に数μｍの間隔（１１）を設けることで
ある。
膜７を形成する。８はチャンネルストッパである。 （２）次に、図１１に示すように熱酸化膜２と多結晶シ
リコン膜３を順次形成する。 （３）次に、図１２に示すようにフォトレジスト膜９を
マスクとしてドライエッチングすることによりトレンチ
４を形成する。この場合重要なのは、メモリセルアレイ
の素子分離用のトレンチ４と周辺回路の素子分離用選択
酸化膜７との間に数μｍの間隔（１１）を設けることで
ある。
【００２１】（４）次に、図１３に示すようにフォトレ
ジスト膜９を除去し不純物のイオン打込みによりトレン
チ４の側壁及び底部にチャンネルストッパ８を形成す
る。 （５）次に、図１４に示すようにトレンチ埋込み用の絶
縁膜（ＳｉＯ2 ）１０をＣＶＤにより形成する。尚、Ｃ
ＶＤ後においてトレンチ４上で絶縁膜１０の表面が埋没
する場合には該絶縁膜１０上に高温でリフローするＢＰ
ＳＧ等の絶縁膜を堆積し、その後平坦化すると良い。
ジスト膜９を除去し不純物のイオン打込みによりトレン
チ４の側壁及び底部にチャンネルストッパ８を形成す
る。 （５）次に、図１４に示すようにトレンチ埋込み用の絶
縁膜（ＳｉＯ2 ）１０をＣＶＤにより形成する。尚、Ｃ
ＶＤ後においてトレンチ４上で絶縁膜１０の表面が埋没
する場合には該絶縁膜１０上に高温でリフローするＢＰ
ＳＧ等の絶縁膜を堆積し、その後平坦化すると良い。
【００２２】（６）次に、図１５に示すように、トレン
チ埋込み用絶縁膜１０をエッチバックすることによりト
レンチ外絶縁膜を除去する。 （７）次に、図１６に示すように、多結晶シリコン層３
をエッチングにより除去する。 （８）次に、図１７に示すように絶縁膜に対するエッチ
ングにより絶縁膜１０のトレンチ４から突出する部分及
び熱酸化膜２を除去し、平坦且つ過不足なくトレンチ４
を埋め込んだ状態になる。
チ埋込み用絶縁膜１０をエッチバックすることによりト
レンチ外絶縁膜を除去する。 （７）次に、図１６に示すように、多結晶シリコン層３
をエッチングにより除去する。 （８）次に、図１７に示すように絶縁膜に対するエッチ
ングにより絶縁膜１０のトレンチ４から突出する部分及
び熱酸化膜２を除去し、平坦且つ過不足なくトレンチ４
を埋め込んだ状態になる。
【００２３】トレンチ４と選択酸化膜７との境界部分１
１にはトランジスタ等の回路素子を形成しない。尚、該
境界部分１１に単に回路素子を形成しないだけでなく基
板１と同じ導電型の不純物をイオン打込み等して高濃度
拡散層を形成しておくようにしておくと該境界部分１１
上方に配線が跨っても半導体基板１表面部がその配線の
電位により悪影響を受ける虞れがなくなり好ましい。そ
して、適宜な幅の境界部分１１を設けることによりトレ
ンチアイソレーション部と選択酸化膜との近接により形
状制御性が悪くなり、素子分離特性が悪くなるという虞
れがなくなる。
１にはトランジスタ等の回路素子を形成しない。尚、該
境界部分１１に単に回路素子を形成しないだけでなく基
板１と同じ導電型の不純物をイオン打込み等して高濃度
拡散層を形成しておくようにしておくと該境界部分１１
上方に配線が跨っても半導体基板１表面部がその配線の
電位により悪影響を受ける虞れがなくなり好ましい。そ
して、適宜な幅の境界部分１１を設けることによりトレ
ンチアイソレーション部と選択酸化膜との近接により形
状制御性が悪くなり、素子分離特性が悪くなるという虞
れがなくなる。
【００２４】
【発明の効果】本発明半導体装置の製造方法は、半導体
基板の表面部に形成されたトレンチをバイアスＥＣＲＣ
ＶＤにより絶縁膜で埋め込んだ後半導体基板表面上に生
じたトレンチ外絶縁膜を除去する半導体装置の製造方法
において、上記埋込み後、上記トレンチ外絶縁膜を水平
戻しエッチングによりエッチングすることによりその下
地が部分的に露出するように小さくし、その後、半導体
基板表面上に少なくとも上記トレンチ外絶縁膜よりも厚
く表面が平坦な平坦化用レジスト膜を形成し、上記平坦
化用レジスト膜を上記トレンチ外絶縁膜上部が露出する
まで除去し、その後、上記平坦化用レジスト膜をマスク
として絶縁膜をエッチングする。従って、本発明半導体
装置の製造方法によれば、埋込み後、上記トレンチ外絶
縁膜を水平戻しエッチングによりエッチングすることに
よりその下地を部分的に露出させ、その後に形成した平
坦化用レジスト膜をトレンチ外絶縁膜の上部が露出する
厚さまで除去することによりトレンチ外でトレンチ内の
絶縁膜を完全にマスクしトレンチ外絶縁膜のみが露出し
た状態にすることができ、その状態で絶縁膜のエッチン
グをすることができる。依って、トレンチ外絶縁膜のみ
を完全に除去することができる。
基板の表面部に形成されたトレンチをバイアスＥＣＲＣ
ＶＤにより絶縁膜で埋め込んだ後半導体基板表面上に生
じたトレンチ外絶縁膜を除去する半導体装置の製造方法
において、上記埋込み後、上記トレンチ外絶縁膜を水平
戻しエッチングによりエッチングすることによりその下
地が部分的に露出するように小さくし、その後、半導体
基板表面上に少なくとも上記トレンチ外絶縁膜よりも厚
く表面が平坦な平坦化用レジスト膜を形成し、上記平坦
化用レジスト膜を上記トレンチ外絶縁膜上部が露出する
まで除去し、その後、上記平坦化用レジスト膜をマスク
として絶縁膜をエッチングする。従って、本発明半導体
装置の製造方法によれば、埋込み後、上記トレンチ外絶
縁膜を水平戻しエッチングによりエッチングすることに
よりその下地を部分的に露出させ、その後に形成した平
坦化用レジスト膜をトレンチ外絶縁膜の上部が露出する
厚さまで除去することによりトレンチ外でトレンチ内の
絶縁膜を完全にマスクしトレンチ外絶縁膜のみが露出し
た状態にすることができ、その状態で絶縁膜のエッチン
グをすることができる。依って、トレンチ外絶縁膜のみ
を完全に除去することができる。
【図１】本発明半導体装置の製造方法の一つの実施例の
第１の工程を示す断面図である。
第１の工程を示す断面図である。
【図２】同じく第２の工程を示す断面図である。
【図３】同じく第３の工程を示す断面図である。
【図４】同じく第４の工程を示す断面図である。
【図５】同じく第５の工程を示す断面図である。
【図６】同じく第６の工程を示す断面図である。
【図７】同じく第７の工程を示す断面図である。
【図８】同じく第８の工程を示す断面図である。
【図９】同じく第９の工程を示す断面図である。
【図１０】本発明半導体装置の製造方法の他の実施例の
第１の工程を示す断面図である。
第１の工程を示す断面図である。
【図１１】同じく第２の工程を示す断面図である。
【図１２】同じく第３の工程を示す断面図である。
【図１３】同じく第４の工程を示す断面図である。
【図１４】同じく第５の工程を示す断面図である。
【図１５】同じく第６の工程を示す断面図である。
【図１６】同じく第７の工程を示す断面図である。
【図１７】同じく第８の工程を示す断面図である。
１ 半導体基板 ４ トレンチ ５ 絶縁膜 ５ａ トレンチ外絶縁膜 ６ 平坦化用レジスト膜
Claims (1)
- 【請求項１】 半導体基板の表面部に形成されたトレン
チをバイアスＥＣＲＣＶＤにより絶縁膜で埋め込んだ後
半導体基板表面上に生じたトレンチ外絶縁膜を除去する
半導体装置の製造方法において、 上記埋込み後、上記トレンチ外絶縁膜を水平戻しエッチ
ングによりエッチングすることによりその下地が部分的
に露出するように小さくし、 その後、 半導体基板表面上に少なくとも上記トレンチ外
絶縁膜よりも厚く表面が平坦な平坦化用レジスト膜を形
成し、 上記平坦化用レジスト膜を上記トレンチ外絶縁膜上部が
露出するまで除去し、 その後、上記平坦化用レジスト膜をマスクとして絶縁膜
をエッチングすることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03042540A JP3134324B2 (ja) | 1991-02-13 | 1991-02-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03042540A JP3134324B2 (ja) | 1991-02-13 | 1991-02-13 | 半導体装置の製造方法 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3170583A Division JPH0582637A (ja) | 1991-06-15 | 1991-06-15 | 半導体装置 |
| JP35333799A Division JP2000156405A (ja) | 1999-01-01 | 1999-12-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0547917A JPH0547917A (ja) | 1993-02-26 |
| JP3134324B2 true JP3134324B2 (ja) | 2001-02-13 |
Family
ID=12638902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03042540A Expired - Fee Related JP3134324B2 (ja) | 1991-02-13 | 1991-02-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3134324B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6481554B1 (en) | 1999-11-19 | 2002-11-19 | Honda Giken Kogyo Kabushiki Kaisha | Clutch connection control system |
| KR102093277B1 (ko) * | 2018-05-21 | 2020-03-25 | (주)가구랜드 | 멀티미디어 기능을 갖는 다기능 베드쇼파 |
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| US5229316A (en) * | 1992-04-16 | 1993-07-20 | Micron Technology, Inc. | Semiconductor processing method for forming substrate isolation trenches |
| KR100554828B1 (ko) * | 2004-04-08 | 2006-02-22 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
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1991
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|---|---|---|---|---|
| US6481554B1 (en) | 1999-11-19 | 2002-11-19 | Honda Giken Kogyo Kabushiki Kaisha | Clutch connection control system |
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| Publication number | Publication date |
|---|---|
| JPH0547917A (ja) | 1993-02-26 |
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