JP2000294776A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
- Publication number
- JP2000294776A JP2000294776A JP11100877A JP10087799A JP2000294776A JP 2000294776 A JP2000294776 A JP 2000294776A JP 11100877 A JP11100877 A JP 11100877A JP 10087799 A JP10087799 A JP 10087799A JP 2000294776 A JP2000294776 A JP 2000294776A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- silicon nitride
- integrated circuit
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＳＡＣ技術を適用したＭＩＳトランジスタを
有する半導体集積回路装置の信頼度を向上する。 【解決手段】 ゲート電極７の側壁に設けられた窒化シ
リコン膜９のゲート長方向における断面形状はほぼ矩形
であり、窒化シリコン膜９の上面がＳＡＣ軸に対してほ
ぼ０度、その側面がＳＡＣ軸に対してほぼ９０度の角度
をなすことによって、層間絶縁膜１０に接続孔１１を形
成するドライエッチングの際の窒化シリコン膜９の削れ
量を最小限に抑えて、接続孔１１がゲート電極７に達す
るのを防ぐ。
有する半導体集積回路装置の信頼度を向上する。 【解決手段】 ゲート電極７の側壁に設けられた窒化シ
リコン膜９のゲート長方向における断面形状はほぼ矩形
であり、窒化シリコン膜９の上面がＳＡＣ軸に対してほ
ぼ０度、その側面がＳＡＣ軸に対してほぼ９０度の角度
をなすことによって、層間絶縁膜１０に接続孔１１を形
成するドライエッチングの際の窒化シリコン膜９の削れ
量を最小限に抑えて、接続孔１１がゲート電極７に達す
るのを防ぐ。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＭＩＳ（Metal In
sulator Semiconductor ）トランジスタのゲート電極と
の合わせずれが許容できるセルフ・アライン・コンタク
ト（Self Aligned Contact：ＳＡＣ）技術によって形成
され、ソース、ドレインを構成する半導体領域に接する
接続孔を有する半導体集積回路装置に適用して有効な技
術に関するものである。
置およびその製造技術に関し、特に、ＭＩＳ（Metal In
sulator Semiconductor ）トランジスタのゲート電極と
の合わせずれが許容できるセルフ・アライン・コンタク
ト（Self Aligned Contact：ＳＡＣ）技術によって形成
され、ソース、ドレインを構成する半導体領域に接する
接続孔を有する半導体集積回路装置に適用して有効な技
術に関するものである。
【０００２】
【従来の技術】半導体集積回路装置の高集積化に伴って
半導体素子の微細化が進んでおり、現在、最小加工寸法
０. ２〜０. ３μｍの加工技術によって半導体素子は形
成されている。しかしながら、ＭＩＳトランジスタのソ
ース、ドレインを構成する半導体領域に接して設けられ
る接続孔とゲート電極との合わせ余裕が小さくなり、フ
ォトリソグラフィ技術の加工限界以下の寸法で接続孔を
形成する必要が生じている。そこで、接続孔とゲート電
極との合わせずれが許容できるＳＡＣ技術を用いた接続
孔の形成が検討されている。
半導体素子の微細化が進んでおり、現在、最小加工寸法
０. ２〜０. ３μｍの加工技術によって半導体素子は形
成されている。しかしながら、ＭＩＳトランジスタのソ
ース、ドレインを構成する半導体領域に接して設けられ
る接続孔とゲート電極との合わせ余裕が小さくなり、フ
ォトリソグラフィ技術の加工限界以下の寸法で接続孔を
形成する必要が生じている。そこで、接続孔とゲート電
極との合わせずれが許容できるＳＡＣ技術を用いた接続
孔の形成が検討されている。
【０００３】なお、ＳＡＣ技術を用いた接続孔に関して
は、例えば特開平９−５５４７９号公報またはアイ・イ
ー・ディー・エム（International Electron Device Me
etings A Novel Borderless Contact/Interconnect Tec
hnology Using Aluminum Oxide Etch Stop for High Pe
rformance SRAM and logic pp441〜444, 1993 ）などに
記載されている。
は、例えば特開平９−５５４７９号公報またはアイ・イ
ー・ディー・エム（International Electron Device Me
etings A Novel Borderless Contact/Interconnect Tec
hnology Using Aluminum Oxide Etch Stop for High Pe
rformance SRAM and logic pp441〜444, 1993 ）などに
記載されている。
【０００４】次に、本発明者が検討したＳＡＣ技術を用
いたＭＩＳトランジスタの形成方法について簡単に説明
する。
いたＭＩＳトランジスタの形成方法について簡単に説明
する。
【０００５】まず、半導体基板上にＭＩＳトランジスタ
のゲート電極およびソース、ドレインを構成する半導体
領域を形成する。このゲート電極の上部には厚さ１５０
ｎｍ程度の第１の窒化シリコン膜が形成されている。次
に、半導体基板上に堆積した厚さ２０ｎｍ程度の第２の
窒化シリコン膜を形成し、次いでこの第２の窒化シリコ
ン膜の上層に層間絶縁膜として酸化シリコン膜を堆積す
る。
のゲート電極およびソース、ドレインを構成する半導体
領域を形成する。このゲート電極の上部には厚さ１５０
ｎｍ程度の第１の窒化シリコン膜が形成されている。次
に、半導体基板上に堆積した厚さ２０ｎｍ程度の第２の
窒化シリコン膜を形成し、次いでこの第２の窒化シリコ
ン膜の上層に層間絶縁膜として酸化シリコン膜を堆積す
る。
【０００６】次に、フォトレジストパターンをマスクと
し、第１の窒化シリコン膜および第２の窒化シリコン膜
をストッパとしたドライエッチングで、ソース、ドレイ
ンを構成する半導体領域の上方の酸化シリコン膜を除去
する。この際、酸化シリコン膜のエッチングガスとして
Ｃ4 Ｆ8 などのフルオロカーボン系ガスを用いることに
より、第１の窒化シリコン膜および第２の窒化シリコン
膜上に炭素過多の重合膜が形成されて、酸化シリコン膜
のエッチング反応を維持したまま、第１の窒化シリコン
膜および第２の窒化シリコン膜のエッチング反応を防止
することができる。
し、第１の窒化シリコン膜および第２の窒化シリコン膜
をストッパとしたドライエッチングで、ソース、ドレイ
ンを構成する半導体領域の上方の酸化シリコン膜を除去
する。この際、酸化シリコン膜のエッチングガスとして
Ｃ4 Ｆ8 などのフルオロカーボン系ガスを用いることに
より、第１の窒化シリコン膜および第２の窒化シリコン
膜上に炭素過多の重合膜が形成されて、酸化シリコン膜
のエッチング反応を維持したまま、第１の窒化シリコン
膜および第２の窒化シリコン膜のエッチング反応を防止
することができる。
【０００７】次に、上記フォトレジストパターンをマス
クとしたドライエッチングで、第２の窒化シリコン膜を
除去することにより、接続孔が形成される。このエッチ
ングは、第２の窒化シリコン膜が異方的にエッチングさ
れる条件で行い、ゲート電極の側壁に第２の窒化シリコ
ン膜が残るようにする。これにより、フォトリソグラフ
ィの解像限界以下の微細な径を有する接続孔がゲート電
極に対して自己整合で形成される。
クとしたドライエッチングで、第２の窒化シリコン膜を
除去することにより、接続孔が形成される。このエッチ
ングは、第２の窒化シリコン膜が異方的にエッチングさ
れる条件で行い、ゲート電極の側壁に第２の窒化シリコ
ン膜が残るようにする。これにより、フォトリソグラフ
ィの解像限界以下の微細な径を有する接続孔がゲート電
極に対して自己整合で形成される。
【０００８】
【発明が解決しようとする課題】本発明者が検討したと
ころによると、層間絶縁膜を構成する酸化シリコン膜を
エッチングする際、入射イオンの角度に依っては前記重
合膜がスパッタ除去されて、第２の窒化シリコン膜が容
易にエッチングされてしまう問題が生じることが明らか
となった。すなわち、ゲート電極の側壁に設けられたサ
イドウォールスペーサを構成する第２の窒化シリコン膜
のゲート長方向における肩部の断面形状が円弧をなし、
その部分の法線が０〜９０度の角度を有しているため、
この第２の窒化シリコン膜の肩部の一部において第２の
窒化シリコン膜に対する酸化シリコン膜のエッチング選
択比が低下し、接続孔がゲート電極に接してしまう。
ころによると、層間絶縁膜を構成する酸化シリコン膜を
エッチングする際、入射イオンの角度に依っては前記重
合膜がスパッタ除去されて、第２の窒化シリコン膜が容
易にエッチングされてしまう問題が生じることが明らか
となった。すなわち、ゲート電極の側壁に設けられたサ
イドウォールスペーサを構成する第２の窒化シリコン膜
のゲート長方向における肩部の断面形状が円弧をなし、
その部分の法線が０〜９０度の角度を有しているため、
この第２の窒化シリコン膜の肩部の一部において第２の
窒化シリコン膜に対する酸化シリコン膜のエッチング選
択比が低下し、接続孔がゲート電極に接してしまう。
【０００９】上記問題を解決するためには、第２の窒化
シリコン膜に対する酸化シリコン膜のエッチング選択比
を向上させればよいが、エッチング選択比を向上させる
と、酸化シリコン膜のエッチング速度が低下して接続孔
の形成ができなくなるという問題が生じる。
シリコン膜に対する酸化シリコン膜のエッチング選択比
を向上させればよいが、エッチング選択比を向上させる
と、酸化シリコン膜のエッチング速度が低下して接続孔
の形成ができなくなるという問題が生じる。
【００１０】本発明の目的は、ＳＡＣ技術を適用したＭ
ＩＳトランジスタを有する半導体集積回路装置の信頼度
を向上することのできる技術を提供することにある。
ＩＳトランジスタを有する半導体集積回路装置の信頼度
を向上することのできる技術を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、ゲート電極の上
部に第１の窒化シリコン膜が設けられ、ゲート電極の側
壁に第２の窒化シリコン膜が設けられ、第１の窒化シリ
コン膜および第２の窒化シリコン膜の上層に層間絶縁膜
が設けられたＭＩＳトランジスタを有しており、層間絶
縁膜の下に位置する第２の窒化シリコン膜のゲート長方
向の断面形状をほぼ矩形とするものである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、ゲート電極の上
部に第１の窒化シリコン膜が設けられ、ゲート電極の側
壁に第２の窒化シリコン膜が設けられ、第１の窒化シリ
コン膜および第２の窒化シリコン膜の上層に層間絶縁膜
が設けられたＭＩＳトランジスタを有しており、層間絶
縁膜の下に位置する第２の窒化シリコン膜のゲート長方
向の断面形状をほぼ矩形とするものである。
【００１３】（２）本発明の半導体集積回路装置は、ゲ
ート電極の上部に第１の窒化シリコン膜が設けられ、ゲ
ート電極の側壁に第２の窒化シリコン膜が設けられ、第
１の窒化シリコン膜および第２の窒化シリコン膜の上層
に層間絶縁膜が設けられたＭＩＳトランジスタを有して
おり、層間絶縁膜の下に位置する第２の窒化シリコン膜
のゲート長方向の断面形状がほぼ矩形であり、層間絶縁
膜の下に位置する第２の窒化シリコン膜の上面の法線が
ＳＡＣ軸に対してほぼ０度の角度をなし、その側面の法
線がＳＡＣ軸に対してほぼ９０度の角度をなすものであ
る。
ート電極の上部に第１の窒化シリコン膜が設けられ、ゲ
ート電極の側壁に第２の窒化シリコン膜が設けられ、第
１の窒化シリコン膜および第２の窒化シリコン膜の上層
に層間絶縁膜が設けられたＭＩＳトランジスタを有して
おり、層間絶縁膜の下に位置する第２の窒化シリコン膜
のゲート長方向の断面形状がほぼ矩形であり、層間絶縁
膜の下に位置する第２の窒化シリコン膜の上面の法線が
ＳＡＣ軸に対してほぼ０度の角度をなし、その側面の法
線がＳＡＣ軸に対してほぼ９０度の角度をなすものであ
る。
【００１４】（３）本発明の半導体集積回路装置は、ゲ
ート電極の上部に第１の窒化シリコン膜が設けられ、第
１の窒化シリコン膜の上層に第２の窒化シリコン膜が設
けられ、第２の窒化シリコン膜の上層に層間絶縁膜が設
けられたＭＩＳトランジスタを有しており、層間絶縁膜
の下に位置する第２の窒化シリコン膜をオーバーハング
形状とするものである。
ート電極の上部に第１の窒化シリコン膜が設けられ、第
１の窒化シリコン膜の上層に第２の窒化シリコン膜が設
けられ、第２の窒化シリコン膜の上層に層間絶縁膜が設
けられたＭＩＳトランジスタを有しており、層間絶縁膜
の下に位置する第２の窒化シリコン膜をオーバーハング
形状とするものである。
【００１５】（４）本発明の半導体集積回路装置は、前
記（１）、（２）または（３）のＭＩＳトランジスタに
おいて、第１の窒化シリコン膜の厚さを第２の窒化シリ
コン膜の厚さの１. ５倍以上とするものである。
記（１）、（２）または（３）のＭＩＳトランジスタに
おいて、第１の窒化シリコン膜の厚さを第２の窒化シリ
コン膜の厚さの１. ５倍以上とするものである。
【００１６】（５）本発明の半導体集積回路装置は、前
記（１）または（２）のＭＩＳトランジスタにおいて、
層間絶縁膜は積層膜からなり、積層膜のうちの一層を構
成する絶縁膜の表面と第１の窒化シリコン膜の上面とが
同一面で平坦化されているものである。
記（１）または（２）のＭＩＳトランジスタにおいて、
層間絶縁膜は積層膜からなり、積層膜のうちの一層を構
成する絶縁膜の表面と第１の窒化シリコン膜の上面とが
同一面で平坦化されているものである。
【００１７】（６）本発明の半導体集積回路装置の製造
方法は、ＭＩＳトランジスタのソース、ドレインを構成
する不純物半導体領域に接する接続孔を形成する際、第
１の窒化シリコン膜を上部に備えたゲート電極を形成す
る工程と、第１の窒化シリコン膜の上層に第２の窒化シ
リコン膜を形成し、続いてレジストを塗布する工程と、
レジストおよび第２の窒化シリコン膜の表面をエッチバ
ック法または化学的機械研磨法で平坦化して、第２の窒
化シリコン膜の肩部をほぼ９０度とした後、上記レジス
トを除去する工程と、第２の窒化シリコン膜の上層に層
間絶縁膜を形成した後、第１の窒化シリコン膜および第
２の窒化シリコン膜をエッチングストッパとしてソー
ス、ドレインを構成する不純物半導体領域の上方の層間
絶縁膜を加工し、続いて第２の窒化シリコン膜を加工し
て上記接続孔を形成する工程とを有するものである。
方法は、ＭＩＳトランジスタのソース、ドレインを構成
する不純物半導体領域に接する接続孔を形成する際、第
１の窒化シリコン膜を上部に備えたゲート電極を形成す
る工程と、第１の窒化シリコン膜の上層に第２の窒化シ
リコン膜を形成し、続いてレジストを塗布する工程と、
レジストおよび第２の窒化シリコン膜の表面をエッチバ
ック法または化学的機械研磨法で平坦化して、第２の窒
化シリコン膜の肩部をほぼ９０度とした後、上記レジス
トを除去する工程と、第２の窒化シリコン膜の上層に層
間絶縁膜を形成した後、第１の窒化シリコン膜および第
２の窒化シリコン膜をエッチングストッパとしてソー
ス、ドレインを構成する不純物半導体領域の上方の層間
絶縁膜を加工し、続いて第２の窒化シリコン膜を加工し
て上記接続孔を形成する工程とを有するものである。
【００１８】（７）本発明の半導体集積回路装置の製造
方法は、ＭＩＳトランジスタのソース、ドレインを構成
する不純物半導体領域に接する接続孔を形成する際、第
１の窒化シリコン膜を上部に備えたゲート電極を形成す
る工程と、第１の窒化シリコン膜の上層に第２の窒化シ
リコン膜および第１の層間絶縁膜を順次形成する工程
と、第１の層間絶縁膜および第２の窒化シリコン膜の表
面をエッチバック法または化学的機械研磨法で平坦化し
て、第２の窒化シリコン膜の肩部をほぼ９０度とする工
程と、第１の層間絶縁膜の上層に第２の層間絶縁膜を形
成した後、第１の窒化シリコン膜および第２の窒化シリ
コン膜をエッチングストッパとしてソース、ドレインを
構成する不純物半導体領域の上方の第２の層間絶縁膜お
よび第１の層間絶縁膜を順次加工し、続いて第２の窒化
シリコン膜を加工して上記接続孔を形成する工程とを有
するものである。
方法は、ＭＩＳトランジスタのソース、ドレインを構成
する不純物半導体領域に接する接続孔を形成する際、第
１の窒化シリコン膜を上部に備えたゲート電極を形成す
る工程と、第１の窒化シリコン膜の上層に第２の窒化シ
リコン膜および第１の層間絶縁膜を順次形成する工程
と、第１の層間絶縁膜および第２の窒化シリコン膜の表
面をエッチバック法または化学的機械研磨法で平坦化し
て、第２の窒化シリコン膜の肩部をほぼ９０度とする工
程と、第１の層間絶縁膜の上層に第２の層間絶縁膜を形
成した後、第１の窒化シリコン膜および第２の窒化シリ
コン膜をエッチングストッパとしてソース、ドレインを
構成する不純物半導体領域の上方の第２の層間絶縁膜お
よび第１の層間絶縁膜を順次加工し、続いて第２の窒化
シリコン膜を加工して上記接続孔を形成する工程とを有
するものである。
【００１９】（８）本発明の半導体集積回路装置の製造
方法は、ＭＩＳトランジスタのソース、ドレインを構成
する不純物半導体領域に接する接続孔を形成する際、第
１の窒化シリコン膜を上部に備えたゲート電極を形成す
る工程と、第１の窒化シリコン膜の上層に、オーバーハ
ング形状の第２の窒化シリコン膜をする工程と、第２の
窒化シリコン膜の上層に層間絶縁膜を形成した後、第１
の窒化シリコン膜および第２の窒化シリコン膜をエッチ
ングストッパとしてソース、ドレインを構成する不純物
半導体領域の上方の層間絶縁膜を加工し、続いて第２の
窒化シリコン膜を加工して上記接続孔を形成する工程と
を有するものである。
方法は、ＭＩＳトランジスタのソース、ドレインを構成
する不純物半導体領域に接する接続孔を形成する際、第
１の窒化シリコン膜を上部に備えたゲート電極を形成す
る工程と、第１の窒化シリコン膜の上層に、オーバーハ
ング形状の第２の窒化シリコン膜をする工程と、第２の
窒化シリコン膜の上層に層間絶縁膜を形成した後、第１
の窒化シリコン膜および第２の窒化シリコン膜をエッチ
ングストッパとしてソース、ドレインを構成する不純物
半導体領域の上方の層間絶縁膜を加工し、続いて第２の
窒化シリコン膜を加工して上記接続孔を形成する工程と
を有するものである。
【００２０】（９）本発明の半導体集積回路装置の製造
方法は、前記（６）または（７）のＭＩＳトランジスタ
の製造方法において、オーバーハング形状の第２の窒化
シリコン膜が第１の窒化シリコン膜の上層に形成されて
いるものである。
方法は、前記（６）または（７）のＭＩＳトランジスタ
の製造方法において、オーバーハング形状の第２の窒化
シリコン膜が第１の窒化シリコン膜の上層に形成されて
いるものである。
【００２１】上記した手段によれば、ゲート電極の側壁
に設けられた第２の窒化シリコン膜のゲート長方向の断
面形状がほぼ矩形であり、第２の窒化シリコン膜の上面
および側面が、重合膜が最もスパッタ除去されにくい、
ＳＡＣ軸に対してほぼ０度およびほぼ９０度の角度をそ
れぞれなしているので、第２の窒化シリコン膜の上層に
形成された層間絶縁膜に接続孔を形成する際、第２の窒
化シリコン膜のエッチング量を最小限に抑えることがで
きる。さらに、ゲート電極の上部に設けられた第１の窒
化シリコン膜の厚さはソース、ドレインを構成する不純
物半導体領域上に設けられた第２の窒化シリコン膜の厚
さの１. ５倍以上に設定することによって、第２の窒化
シリコン膜に接続孔を形成する際に、ゲート電極と接続
孔との合わせずれによってゲート電極の上部の第１の窒
化シリコン膜がエッチングされても、接続孔がゲート電
極に達するのを防ぐことができる。
に設けられた第２の窒化シリコン膜のゲート長方向の断
面形状がほぼ矩形であり、第２の窒化シリコン膜の上面
および側面が、重合膜が最もスパッタ除去されにくい、
ＳＡＣ軸に対してほぼ０度およびほぼ９０度の角度をそ
れぞれなしているので、第２の窒化シリコン膜の上層に
形成された層間絶縁膜に接続孔を形成する際、第２の窒
化シリコン膜のエッチング量を最小限に抑えることがで
きる。さらに、ゲート電極の上部に設けられた第１の窒
化シリコン膜の厚さはソース、ドレインを構成する不純
物半導体領域上に設けられた第２の窒化シリコン膜の厚
さの１. ５倍以上に設定することによって、第２の窒化
シリコン膜に接続孔を形成する際に、ゲート電極と接続
孔との合わせずれによってゲート電極の上部の第１の窒
化シリコン膜がエッチングされても、接続孔がゲート電
極に達するのを防ぐことができる。
【００２２】また、上記した手段によれば、ゲート電極
をオーバーハング形状の第２の窒化シリコン膜で覆うこ
とにより、第２の窒化シリコン膜の上層に形成された層
間絶縁膜に接続孔を形成する際、接続孔に張り出したオ
ーバーハング形状の第２の窒化シリコン膜の一部が削ら
れて、第２の窒化シリコン膜の上面がほぼ平らとなり、
また、その側面がほぼ垂直となって、第２の窒化シリコ
ン膜の上面はＳＡＣ軸に対してほぼ０度の角度をなし、
その側面はＳＡＣ軸に対してほぼ９０度の角度をなすの
で、第２の窒化シリコン膜のエッチング量を最小限に抑
えることができる。
をオーバーハング形状の第２の窒化シリコン膜で覆うこ
とにより、第２の窒化シリコン膜の上層に形成された層
間絶縁膜に接続孔を形成する際、接続孔に張り出したオ
ーバーハング形状の第２の窒化シリコン膜の一部が削ら
れて、第２の窒化シリコン膜の上面がほぼ平らとなり、
また、その側面がほぼ垂直となって、第２の窒化シリコ
ン膜の上面はＳＡＣ軸に対してほぼ０度の角度をなし、
その側面はＳＡＣ軸に対してほぼ９０度の角度をなすの
で、第２の窒化シリコン膜のエッチング量を最小限に抑
えることができる。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２４】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。また、以下の実施の形態に
おいて、ＳＡＣ軸とは、半導体基板の表面の法線と同一
方向の軸のことを言う。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。また、以下の実施の形態に
おいて、ＳＡＣ軸とは、半導体基板の表面の法線と同一
方向の軸のことを言う。
【００２５】（実施の形態１）図１は、本発明の一実施
の形態であるｎチャネル型ＭＩＳトランジスタを示す半
導体基板の要部断面図である。
の形態であるｎチャネル型ＭＩＳトランジスタを示す半
導体基板の要部断面図である。
【００２６】ｎチャネル型ＭＩＳトランジスタは、半導
体基板１に形成されたｐ型ウエル２上に形成され、溝型
素子分離用絶縁膜３によって囲まれたｐ型ウエル２の表
面には、一対の不純物半導体領域４によってソース、ド
レインが構成されている。
体基板１に形成されたｐ型ウエル２上に形成され、溝型
素子分離用絶縁膜３によって囲まれたｐ型ウエル２の表
面には、一対の不純物半導体領域４によってソース、ド
レインが構成されている。
【００２７】また、上記一対の不純物半導体領域４の間
のｐ型ウエル２の表面には、しきい値電圧制御層５が形
成されている。このしきい値電圧制御層５上には、酸化
シリコン膜によってゲート絶縁膜６が構成され、その上
にはｎ型不純物が導入された多結晶シリコン膜によって
ゲート電極７が構成されている。
のｐ型ウエル２の表面には、しきい値電圧制御層５が形
成されている。このしきい値電圧制御層５上には、酸化
シリコン膜によってゲート絶縁膜６が構成され、その上
にはｎ型不純物が導入された多結晶シリコン膜によって
ゲート電極７が構成されている。
【００２８】上記ゲート電極７の上部には窒化シリコン
膜８が形成され、側壁には窒化シリコン膜９が形成され
ている。ゲート電極７の側壁に設けられた窒化シリコン
膜９のゲート長方向の断面形状はほぼ矩形であり、その
上面はＳＡＣ軸に対してほぼ０度の角度をなし、その側
面はＳＡＣ軸に対してほぼ９０度の角度をなす。
膜８が形成され、側壁には窒化シリコン膜９が形成され
ている。ゲート電極７の側壁に設けられた窒化シリコン
膜９のゲート長方向の断面形状はほぼ矩形であり、その
上面はＳＡＣ軸に対してほぼ０度の角度をなし、その側
面はＳＡＣ軸に対してほぼ９０度の角度をなす。
【００２９】ゲート電極７およびソース、ドレインを構
成する不純物半導体領域４上を覆って、ＳＯＧ（Spin O
n Glass ）膜１０ａおよびＴＥＯＳ酸化膜１０ｂの積層
膜からなる層間絶縁膜１０が形成されている。さらに、
層間絶縁膜１０および窒化シリコン膜９が順次加工され
て、ソース、ドレインを構成する不純物半導体領域４に
達する接続孔１１が形成されており、この接続孔１１の
内部に埋め込まれたプラグ１２を介してソース、ドレイ
ンを構成する不純物半導体領域４と配線層１３とが接続
されている。
成する不純物半導体領域４上を覆って、ＳＯＧ（Spin O
n Glass ）膜１０ａおよびＴＥＯＳ酸化膜１０ｂの積層
膜からなる層間絶縁膜１０が形成されている。さらに、
層間絶縁膜１０および窒化シリコン膜９が順次加工され
て、ソース、ドレインを構成する不純物半導体領域４に
達する接続孔１１が形成されており、この接続孔１１の
内部に埋め込まれたプラグ１２を介してソース、ドレイ
ンを構成する不純物半導体領域４と配線層１３とが接続
されている。
【００３０】上記接続孔１１は合わせずれにより、ゲー
ト電極７の上部の窒化シリコン膜８の一部にも形成され
るが、後に説明するように、接続孔１１はゲート電極７
には達しておらず、接続孔１１の内部に埋め込まれたプ
ラグ１２とゲート電極７とが短絡することはない。
ト電極７の上部の窒化シリコン膜８の一部にも形成され
るが、後に説明するように、接続孔１１はゲート電極７
には達しておらず、接続孔１１の内部に埋め込まれたプ
ラグ１２とゲート電極７とが短絡することはない。
【００３１】本発明の一実施の形態であるｎチャネル型
ＭＩＳトランジスタの製造方法を図２〜図１０を用いて
説明する。
ＭＩＳトランジスタの製造方法を図２〜図１０を用いて
説明する。
【００３２】まず、図２に示すように、ｐ- 型シリコン
単結晶からなる半導体基板１の主面上に酸化シリコン膜
によって構成される溝型素子分離用絶縁膜３を形成した
後、半導体基板１にｐ型不純物、たとえばボロン（Ｂ）
を導入してｐ型ウエル２を形成する。
単結晶からなる半導体基板１の主面上に酸化シリコン膜
によって構成される溝型素子分離用絶縁膜３を形成した
後、半導体基板１にｐ型不純物、たとえばボロン（Ｂ）
を導入してｐ型ウエル２を形成する。
【００３３】次に、チャネル領域となる半導体基板１の
表面にｐ型不純物、例えばＢを導入してしきい値電圧制
御層５を形成した後、半導体基板１の表面にゲート絶縁
膜６を形成し、次いで半導体基板１上に化学的気相成長
（Chemical Vapor Deposition ：ＣＶＤ）法によって、
ｎ型不純物、たとえばリン（Ｐ）が添加された多結晶シ
リコン膜（図示せず）および窒化シリコン膜８を順次堆
積する。上記多結晶シリコン膜の厚さは、たとえば２０
０ｎｍ程度であり、窒化シリコン膜８の厚さは、後に形
成される窒化シリコン膜９の厚さの１. ５倍以上に設定
され、たとえば１５０ｎｍ程度である。
表面にｐ型不純物、例えばＢを導入してしきい値電圧制
御層５を形成した後、半導体基板１の表面にゲート絶縁
膜６を形成し、次いで半導体基板１上に化学的気相成長
（Chemical Vapor Deposition ：ＣＶＤ）法によって、
ｎ型不純物、たとえばリン（Ｐ）が添加された多結晶シ
リコン膜（図示せず）および窒化シリコン膜８を順次堆
積する。上記多結晶シリコン膜の厚さは、たとえば２０
０ｎｍ程度であり、窒化シリコン膜８の厚さは、後に形
成される窒化シリコン膜９の厚さの１. ５倍以上に設定
され、たとえば１５０ｎｍ程度である。
【００３４】次に、パターニングされたフォトレジスト
をマスクとして、窒化シリコン膜８および多結晶シリコ
ン膜を順次エッチングし、多結晶シリコン膜によって構
成されるゲート電極７を形成する。この後、窒化シリコ
ン膜８およびゲート電極７をマスクとして、半導体基板
１にｎ型不純物、たとえばＰを導入し、ソース、ドレイ
ンを構成する不純物半導体領域４を形成する。
をマスクとして、窒化シリコン膜８および多結晶シリコ
ン膜を順次エッチングし、多結晶シリコン膜によって構
成されるゲート電極７を形成する。この後、窒化シリコ
ン膜８およびゲート電極７をマスクとして、半導体基板
１にｎ型不純物、たとえばＰを導入し、ソース、ドレイ
ンを構成する不純物半導体領域４を形成する。
【００３５】次に、図３に示すように、半導体基板１上
にＣＶＤ法によって、窒化シリコン膜９を堆積した後、
窒化シリコン膜９の上層にレジスト１４を塗布する。上
記窒化シリコン膜９の厚さは、たとえば２０〜３０ｎｍ
程度である。
にＣＶＤ法によって、窒化シリコン膜９を堆積した後、
窒化シリコン膜９の上層にレジスト１４を塗布する。上
記窒化シリコン膜９の厚さは、たとえば２０〜３０ｎｍ
程度である。
【００３６】次に、図４に示すように、たとえば平行平
板ＲＩＥ装置でＣＦ4 ＋ＣＨＦ3 ＋Ａｒガス系を用い
て、窒化シリコン膜８，９のエッチング速度とレジスト
１４のエッチング速度とが同じとなる条件で、窒化シリ
コン膜９の肩部がほぼ９０度となるまで全面エッチング
を行う。なお、レジスト１４および窒化シリコン膜８，
９の表面を化学的機械研磨（Chemical Mechanical Poli
shing ：ＣＭＰ）法で平坦化して窒化シリコン膜９の肩
部をほぼ９０度としてもよい。
板ＲＩＥ装置でＣＦ4 ＋ＣＨＦ3 ＋Ａｒガス系を用い
て、窒化シリコン膜８，９のエッチング速度とレジスト
１４のエッチング速度とが同じとなる条件で、窒化シリ
コン膜９の肩部がほぼ９０度となるまで全面エッチング
を行う。なお、レジスト１４および窒化シリコン膜８，
９の表面を化学的機械研磨（Chemical Mechanical Poli
shing ：ＣＭＰ）法で平坦化して窒化シリコン膜９の肩
部をほぼ９０度としてもよい。
【００３７】この後、酸素プラズマまたはオゾンガスな
どでレジスト１４を除去することによって、図５に示す
ように、ゲート電極７の側壁にゲート長方向の断面形状
がほぼ矩形の窒化シリコン膜９が形成される。すなわ
ち、その上面の法線がＳＡＣ軸に対してほぼ０度の角度
をなし、その側面の法線がＳＡＣ軸に対してほぼ９０度
の角度をなす窒化シリコン膜９からなるサイドウォール
スペーサが、ゲート電極７の側壁に得られる。
どでレジスト１４を除去することによって、図５に示す
ように、ゲート電極７の側壁にゲート長方向の断面形状
がほぼ矩形の窒化シリコン膜９が形成される。すなわ
ち、その上面の法線がＳＡＣ軸に対してほぼ０度の角度
をなし、その側面の法線がＳＡＣ軸に対してほぼ９０度
の角度をなす窒化シリコン膜９からなるサイドウォール
スペーサが、ゲート電極７の側壁に得られる。
【００３８】次に、図６に示すように、半導体基板１上
にＳＯＧ膜１０ａをスピン塗布した後、このＳＯＧ膜１
０ａの上層にＴＥＯＳ酸化膜１０ｂを堆積し、次いでこ
のＴＥＯＳ酸化膜１０ｂをＣＭＰ法で研磨してその表面
を平坦化する。ＴＥＯＳ酸化膜１０ｂは、たとえばオゾ
ン（Ｏ3 ）とテトラエトキシシランとをソースガスに用
いたプラズマＣＶＤ法で堆積する。
にＳＯＧ膜１０ａをスピン塗布した後、このＳＯＧ膜１
０ａの上層にＴＥＯＳ酸化膜１０ｂを堆積し、次いでこ
のＴＥＯＳ酸化膜１０ｂをＣＭＰ法で研磨してその表面
を平坦化する。ＴＥＯＳ酸化膜１０ｂは、たとえばオゾ
ン（Ｏ3 ）とテトラエトキシシランとをソースガスに用
いたプラズマＣＶＤ法で堆積する。
【００３９】次いで、図７に示すように、パターニング
されたフォトレジスト膜１５をマスクとしたドライエッ
チングでソース、ドレインを構成する不純物半導体領域
４の上方のＴＥＯＳ酸化膜１０ｂおよびＳＯＧ膜１０ａ
を順次除去する。
されたフォトレジスト膜１５をマスクとしたドライエッ
チングでソース、ドレインを構成する不純物半導体領域
４の上方のＴＥＯＳ酸化膜１０ｂおよびＳＯＧ膜１０ａ
を順次除去する。
【００４０】図８に、窒化シリコン膜の削れ量と窒化シ
リコン膜の法線がＳＡＣ軸となす角度との関係を示す。
窒化シリコン膜の法線がＳＡＣ軸に対して約４５度の場
合は窒化シリコン膜の削れ量が多いが、０度または９０
度の場合は窒化シリコン膜のエッチング量を最小に抑え
ることができる。
リコン膜の法線がＳＡＣ軸となす角度との関係を示す。
窒化シリコン膜の法線がＳＡＣ軸に対して約４５度の場
合は窒化シリコン膜の削れ量が多いが、０度または９０
度の場合は窒化シリコン膜のエッチング量を最小に抑え
ることができる。
【００４１】すなわち、窒化シリコン膜８，９のゲート
長方向の断面形状はほぼ矩形であり、その上面および側
面の法線がＳＡＣ軸に対してそれぞれほぼ０度およびほ
ぼ９０度の角度をなしているので、上記ドライエッチン
グでは、窒化シリコン膜８，９のエッチング量を最小限
に抑えることができる。
長方向の断面形状はほぼ矩形であり、その上面および側
面の法線がＳＡＣ軸に対してそれぞれほぼ０度およびほ
ぼ９０度の角度をなしているので、上記ドライエッチン
グでは、窒化シリコン膜８，９のエッチング量を最小限
に抑えることができる。
【００４２】続いて、図９に示すように、上記フォトレ
ジスト膜１５をマスクとしたドライエッチングでソー
ス、ドレインを構成する不純物半導体領域４上の窒化シ
リコン膜９およびゲート絶縁膜６と同一層の絶縁膜を順
次除去することにより、ソース、ドレインを構成する不
純物半導体領域４の上部に接続孔１１が形成される。こ
の際、ゲート電極７の上部の窒化シリコン膜８の厚さを
半導体領域１上に設けられる窒化シリコン膜９の厚さの
１. ５倍以上とすることにより、ゲート電極７と接続孔
１１との合わせずれによりゲート電極７上の窒化シリコ
ン膜８がエッチングされても、接続孔１１がゲート電極
７に達するのを防ぐことができる。窒化シリコン膜９
は、たとえば平行平板ＲＩＥ装置でＣＨＦ3 ＋Ｏ2 ガス
系を用いてエッチングされる。
ジスト膜１５をマスクとしたドライエッチングでソー
ス、ドレインを構成する不純物半導体領域４上の窒化シ
リコン膜９およびゲート絶縁膜６と同一層の絶縁膜を順
次除去することにより、ソース、ドレインを構成する不
純物半導体領域４の上部に接続孔１１が形成される。こ
の際、ゲート電極７の上部の窒化シリコン膜８の厚さを
半導体領域１上に設けられる窒化シリコン膜９の厚さの
１. ５倍以上とすることにより、ゲート電極７と接続孔
１１との合わせずれによりゲート電極７上の窒化シリコ
ン膜８がエッチングされても、接続孔１１がゲート電極
７に達するのを防ぐことができる。窒化シリコン膜９
は、たとえば平行平板ＲＩＥ装置でＣＨＦ3 ＋Ｏ2 ガス
系を用いてエッチングされる。
【００４３】次に、上記フォトレジスト膜１５を除去し
た後、図１０に示すように、接続孔１１の内部にプラグ
１２を形成する。プラグ１２は、ＴＥＯＳ酸化膜１０ｂ
の上層にｎ型不純物、たとえばＰを添加した多結晶シリ
コン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜
の表面をＣＭＰ法で研磨して接続孔１１の内部に残すこ
とにより形成する。多結晶シリコン膜の他、たとえばタ
ングステン膜でプラグ１２を構成してもよい。この後、
プラグ１２に接して配線層１３を形成することにより、
前記図１に示した本実施の形態１のｎチャネル型ＭＩＳ
トランジスタが完成する。
た後、図１０に示すように、接続孔１１の内部にプラグ
１２を形成する。プラグ１２は、ＴＥＯＳ酸化膜１０ｂ
の上層にｎ型不純物、たとえばＰを添加した多結晶シリ
コン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜
の表面をＣＭＰ法で研磨して接続孔１１の内部に残すこ
とにより形成する。多結晶シリコン膜の他、たとえばタ
ングステン膜でプラグ１２を構成してもよい。この後、
プラグ１２に接して配線層１３を形成することにより、
前記図１に示した本実施の形態１のｎチャネル型ＭＩＳ
トランジスタが完成する。
【００４４】このように、本実施の形態１によれば、ゲ
ート電極７の側壁に設けられた窒化シリコン膜９のゲー
ト長方向の断面形状がほぼ矩形であり、窒化シリコン膜
９の上面はＳＡＣ軸に対してほぼ０度の角度をなし、そ
の側面はＳＡＣ軸に対してほぼ９０度の角度をなすの
で、窒化シリコン膜９の上層の層間絶縁膜１０をエッチ
ングする際、窒化シリコン膜９のエッチング量を最小限
に抑えることができる。さらに、ゲート電極７の上部に
設けられた窒化シリコン膜８の厚さはソース、ドレイン
を構成する不純物半導体領域４上に設けられた窒化シリ
コン膜９の厚さの１. ５倍以上に設定することによっ
て、窒化シリコン膜９に接続孔１１を形成する際に、ゲ
ート電極７と接続孔１１との合わせずれによってゲート
電極７上の窒化シリコン膜８がエッチングされても、接
続孔１１がゲート電極７に達するのを防ぐことができ
る。
ート電極７の側壁に設けられた窒化シリコン膜９のゲー
ト長方向の断面形状がほぼ矩形であり、窒化シリコン膜
９の上面はＳＡＣ軸に対してほぼ０度の角度をなし、そ
の側面はＳＡＣ軸に対してほぼ９０度の角度をなすの
で、窒化シリコン膜９の上層の層間絶縁膜１０をエッチ
ングする際、窒化シリコン膜９のエッチング量を最小限
に抑えることができる。さらに、ゲート電極７の上部に
設けられた窒化シリコン膜８の厚さはソース、ドレイン
を構成する不純物半導体領域４上に設けられた窒化シリ
コン膜９の厚さの１. ５倍以上に設定することによっ
て、窒化シリコン膜９に接続孔１１を形成する際に、ゲ
ート電極７と接続孔１１との合わせずれによってゲート
電極７上の窒化シリコン膜８がエッチングされても、接
続孔１１がゲート電極７に達するのを防ぐことができ
る。
【００４５】（実施の形態２）本発明の他の実施の形態
であるｎチャネル型ＭＩＳトランジスタの製造方法を図
１１および図１２に示した半導体基板の要部断面図を用
いて説明する。
であるｎチャネル型ＭＩＳトランジスタの製造方法を図
１１および図１２に示した半導体基板の要部断面図を用
いて説明する。
【００４６】まず、前記実施の形態１と同様な製造方法
で、前記図３に示したように、ｎチャネル型ＭＩＳトラ
ンジスタのゲート電極７、窒化シリコン膜８およびソー
ス、ドレインを構成する一対の不純物半導体領域４を形
成する。
で、前記図３に示したように、ｎチャネル型ＭＩＳトラ
ンジスタのゲート電極７、窒化シリコン膜８およびソー
ス、ドレインを構成する一対の不純物半導体領域４を形
成する。
【００４７】次に、図１１に示すように、半導体基板１
上にＣＶＤ法によって、窒化シリコン膜９を堆積した
後、窒化シリコン膜９の上層に酸化シリコン膜１６ａを
堆積する。次いで、窒化シリコン膜９が露出し、その肩
部がほぼ９０度となるまで、上記酸化シリコン膜１６ａ
をＣＭＰ法で研磨してその表面を平坦化する。これによ
り、ゲート電極７の側壁に、その上面および側面の法線
がそれぞれＳＡＣ軸に対してほぼ０度とほぼ９０度の角
度をなし、ゲート長方向の断面形状がほぼ矩形の窒化シ
リコン膜９からなるサイドウォールスペーサが得られ
る。
上にＣＶＤ法によって、窒化シリコン膜９を堆積した
後、窒化シリコン膜９の上層に酸化シリコン膜１６ａを
堆積する。次いで、窒化シリコン膜９が露出し、その肩
部がほぼ９０度となるまで、上記酸化シリコン膜１６ａ
をＣＭＰ法で研磨してその表面を平坦化する。これによ
り、ゲート電極７の側壁に、その上面および側面の法線
がそれぞれＳＡＣ軸に対してほぼ０度とほぼ９０度の角
度をなし、ゲート長方向の断面形状がほぼ矩形の窒化シ
リコン膜９からなるサイドウォールスペーサが得られ
る。
【００４８】次に、図１２に示すように、半導体基板１
上に酸化シリコン膜１６ｂを堆積し、酸化シリコン膜１
６ａ，１６ｂによって層間絶縁膜１６を構成する。この
後は、前記実施の形態１に記載した製造方法と同様に、
接続孔１１を形成する。
上に酸化シリコン膜１６ｂを堆積し、酸化シリコン膜１
６ａ，１６ｂによって層間絶縁膜１６を構成する。この
後は、前記実施の形態１に記載した製造方法と同様に、
接続孔１１を形成する。
【００４９】このように、本実施の形態２によれば、ゲ
ート電極７の側壁に設けられた窒化シリコン膜９の成型
に用いた酸化シリコン膜１６ｂをそのまま層間絶縁膜１
６の一部として用いることができるので、製造工程数の
増加を抑えることができる。
ート電極７の側壁に設けられた窒化シリコン膜９の成型
に用いた酸化シリコン膜１６ｂをそのまま層間絶縁膜１
６の一部として用いることができるので、製造工程数の
増加を抑えることができる。
【００５０】（実施の形態３）図１３は、本発明の他の
実施の形態であるｎチャネル型ＭＩＳトランジスタを示
す半導体基板の要部断面図である。
実施の形態であるｎチャネル型ＭＩＳトランジスタを示
す半導体基板の要部断面図である。
【００５１】図１３に示すように、ゲート電極７の側壁
に設けられ、接続孔１１に露出しない窒化シリコン膜１
７は、ゲート電極７の下部の側壁よりも上部の側壁で厚
く形成されており、いわゆるオーバーハング形状となっ
ている。一方、接続孔１１に露出する窒化シリコン膜１
７の上面および側面の法線はそれぞれＳＡＣ軸に対して
ほぼ０度およびほぼ９０度の角度をなしている。
に設けられ、接続孔１１に露出しない窒化シリコン膜１
７は、ゲート電極７の下部の側壁よりも上部の側壁で厚
く形成されており、いわゆるオーバーハング形状となっ
ている。一方、接続孔１１に露出する窒化シリコン膜１
７の上面および側面の法線はそれぞれＳＡＣ軸に対して
ほぼ０度およびほぼ９０度の角度をなしている。
【００５２】次に、本実施の形態３のｎチャネル型ＭＩ
Ｓトランジスタの製造方法を図１４〜図１６に示した半
導体基板の要部断面図を用いて説明する。
Ｓトランジスタの製造方法を図１４〜図１６に示した半
導体基板の要部断面図を用いて説明する。
【００５３】まず、前記実施の形態１と同様な製造方法
で、前記図３に示したように、ｎチャネル型ＭＩＳトラ
ンジスタのゲート電極７、窒化シリコン膜８およびソー
ス、ドレインを構成する一対の不純物半導体領域４を形
成する。
で、前記図３に示したように、ｎチャネル型ＭＩＳトラ
ンジスタのゲート電極７、窒化シリコン膜８およびソー
ス、ドレインを構成する一対の不純物半導体領域４を形
成する。
【００５４】次に、図１４に示すように、半導体基板１
上に窒化シリコン膜１７を堆積する。この際、たとえば
プラズマＣＶＤ法を用いて比較的低温で堆積することに
より、窒化シリコン膜１７の形状はオーバーハングとな
る。
上に窒化シリコン膜１７を堆積する。この際、たとえば
プラズマＣＶＤ法を用いて比較的低温で堆積することに
より、窒化シリコン膜１７の形状はオーバーハングとな
る。
【００５５】次に、図１５に示すように、半導体基板１
上にＳＯＧ膜１０ａをスピン塗布した後、このＳＯＧ膜
１０ａの上層にＴＥＯＳ酸化膜１０ｂを堆積し、次いで
このＴＥＯＳ酸化膜１０ｂをＣＭＰ法で研磨してその表
面を平坦化する。
上にＳＯＧ膜１０ａをスピン塗布した後、このＳＯＧ膜
１０ａの上層にＴＥＯＳ酸化膜１０ｂを堆積し、次いで
このＴＥＯＳ酸化膜１０ｂをＣＭＰ法で研磨してその表
面を平坦化する。
【００５６】次に、図１６に示すように、パターニング
されたフォトレジスト膜をマスクとしたドライエッチン
グでソース、ドレインを構成する不純物半導体領域４の
上方のＴＥＯＳ酸化膜１０ｂおよびＳＯＧ膜１０ａを順
次除去する。このドライエッチングでは、接続孔１１に
張り出したオーバーハング形状の窒化シリコン膜１７の
一部が削られるが、これによって窒化シリコン膜１７の
側面はほぼ垂直となる。従って、窒化シリコン膜１７の
上面の法線がＳＡＣ軸に対してほぼ０度の角度をなし、
その側面の法線がＳＡＣ軸に対してほぼ９０度の角度を
なすので、窒化シリコン膜１７のエッチング量を最小限
に抑えることができる。
されたフォトレジスト膜をマスクとしたドライエッチン
グでソース、ドレインを構成する不純物半導体領域４の
上方のＴＥＯＳ酸化膜１０ｂおよびＳＯＧ膜１０ａを順
次除去する。このドライエッチングでは、接続孔１１に
張り出したオーバーハング形状の窒化シリコン膜１７の
一部が削られるが、これによって窒化シリコン膜１７の
側面はほぼ垂直となる。従って、窒化シリコン膜１７の
上面の法線がＳＡＣ軸に対してほぼ０度の角度をなし、
その側面の法線がＳＡＣ軸に対してほぼ９０度の角度を
なすので、窒化シリコン膜１７のエッチング量を最小限
に抑えることができる。
【００５７】続いて、上記フォトレジスト膜をマスクと
したドライエッチングでソース、ドレインを構成する不
純物半導体領域４上の窒化シリコン膜９とゲート絶縁膜
６と同一層の絶縁膜とを順次除去することにより、ソー
ス、ドレインを構成する不純物半導体領域４の上部に接
続孔１１が形成される。
したドライエッチングでソース、ドレインを構成する不
純物半導体領域４上の窒化シリコン膜９とゲート絶縁膜
６と同一層の絶縁膜とを順次除去することにより、ソー
ス、ドレインを構成する不純物半導体領域４の上部に接
続孔１１が形成される。
【００５８】この後は、前記実施の形態１に記載した製
造方法と同様に、接続孔１１の内部にプラグ１２を形成
した後、プラグ１２に接して配線層１３を形成する。
造方法と同様に、接続孔１１の内部にプラグ１２を形成
した後、プラグ１２に接して配線層１３を形成する。
【００５９】なお、本実施の形態３では、オーバーハン
グ形状の窒化シリコン膜１７の上層に層間絶縁膜１０を
形成した後、層間絶縁膜１０および窒化シリコン膜１７
に接続孔１１を形成したが、前記実施の形態１と同様な
製造方法によって、オーバーハング形状の窒化シリコン
膜１７を一旦、窒化シリコン膜１７の角部がほぼ９０度
となるまで全面エッチングを行い、ゲート電極７の側壁
に、その上面および側面の法線がそれぞれＳＡＣ軸に対
してほぼ０度およびほぼ９０度の角度をなし、ゲート長
方向の断面形状がほぼ矩形の窒化シリコン膜９からなる
サイドウォールスペーサを形成してもよい。
グ形状の窒化シリコン膜１７の上層に層間絶縁膜１０を
形成した後、層間絶縁膜１０および窒化シリコン膜１７
に接続孔１１を形成したが、前記実施の形態１と同様な
製造方法によって、オーバーハング形状の窒化シリコン
膜１７を一旦、窒化シリコン膜１７の角部がほぼ９０度
となるまで全面エッチングを行い、ゲート電極７の側壁
に、その上面および側面の法線がそれぞれＳＡＣ軸に対
してほぼ０度およびほぼ９０度の角度をなし、ゲート長
方向の断面形状がほぼ矩形の窒化シリコン膜９からなる
サイドウォールスペーサを形成してもよい。
【００６０】このように、本実施の形態３によれば、窒
化シリコン膜１７の上層に形成された層間絶縁膜１０に
接続孔１１を形成する際、ゲート電極７をオーバーハン
グ形状の窒化シリコン膜１７で覆うことによって、接続
孔１１に張り出したオーバーハング形状の窒化シリコン
膜１７の一部が削られるが、これによって窒化シリコン
膜１７の側面はほぼ垂直となって、窒化シリコン膜１７
の上面および側面の法線がそれぞれＳＡＣ軸に対してほ
ぼ０度およびほぼ９０度の角度をなすので、窒化シリコ
ン膜１７のエッチング量を最小限に抑えることができ
る。
化シリコン膜１７の上層に形成された層間絶縁膜１０に
接続孔１１を形成する際、ゲート電極７をオーバーハン
グ形状の窒化シリコン膜１７で覆うことによって、接続
孔１１に張り出したオーバーハング形状の窒化シリコン
膜１７の一部が削られるが、これによって窒化シリコン
膜１７の側面はほぼ垂直となって、窒化シリコン膜１７
の上面および側面の法線がそれぞれＳＡＣ軸に対してほ
ぼ０度およびほぼ９０度の角度をなすので、窒化シリコ
ン膜１７のエッチング量を最小限に抑えることができ
る。
【００６１】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００６２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６３】本発明によれば、ＭＩＳトランジスタのソ
ース、ドレインを構成する不純物半導体領域に達する接
続孔を層間絶縁膜に形成する際、エッチングストッパと
して層間絶縁膜の下層に形成された窒化シリコン膜のエ
ッチング量を最小限に抑えることができるので、接続孔
とゲート電極との合わせずれが生じても、接続孔がゲー
ト電極に接するのを防ぐことが可能となり、半導体集積
回路装置の信頼度を向上することができる。
ース、ドレインを構成する不純物半導体領域に達する接
続孔を層間絶縁膜に形成する際、エッチングストッパと
して層間絶縁膜の下層に形成された窒化シリコン膜のエ
ッチング量を最小限に抑えることができるので、接続孔
とゲート電極との合わせずれが生じても、接続孔がゲー
ト電極に接するのを防ぐことが可能となり、半導体集積
回路装置の信頼度を向上することができる。
【図１】本発明の一実施の形態であるＭＩＳトランジス
タを示す半導体基板の要部断面図である。
タを示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＭＩＳトランジス
タの製造方法を示す半導体基板の要部断面図である。
タの製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＭＩＳトランジス
タの製造方法を示す半導体基板の要部断面図である。
タの製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＭＩＳトランジス
タの製造方法を示す半導体基板の要部断面図である。
タの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＭＩＳトランジス
タの製造方法を示す半導体基板の要部断面図である。
タの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＭＩＳトランジス
タの製造方法を示す半導体基板の要部断面図である。
タの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＭＩＳトランジス
タの製造方法を示す半導体基板の要部断面図である。
タの製造方法を示す半導体基板の要部断面図である。
【図８】窒化シリコン膜の削れ量と窒化シリコン膜の法
線がＳＡＣ軸となす角度との関係を示すグラフ図であ
る。
線がＳＡＣ軸となす角度との関係を示すグラフ図であ
る。
【図９】本発明の一実施の形態であるＭＩＳトランジス
タの製造方法を示す半導体基板の要部断面図である。
タの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＭＩＳトランジ
スタの製造方法を示す半導体基板の要部断面図である。
スタの製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の他の実施の形態であるＭＩＳトラン
ジスタの製造方法を示す半導体基板の要部断面図であ
る。
ジスタの製造方法を示す半導体基板の要部断面図であ
る。
【図１２】本発明の他の実施の形態であるＭＩＳトラン
ジスタの製造方法を示す半導体基板の要部断面図であ
る。
ジスタの製造方法を示す半導体基板の要部断面図であ
る。
【図１３】本発明の他の実施の形態であるＭＩＳトラン
ジスタを示す半導体基板の要部断面図である。
ジスタを示す半導体基板の要部断面図である。
【図１４】本発明の他の実施の形態であるＭＩＳトラン
ジスタの製造方法を示す半導体基板の要部断面図であ
る。
ジスタの製造方法を示す半導体基板の要部断面図であ
る。
【図１５】本発明の他の実施の形態であるＭＩＳトラン
ジスタの製造方法を示す半導体基板の要部断面図であ
る。
ジスタの製造方法を示す半導体基板の要部断面図であ
る。
【図１６】本発明の他の実施の形態であるＭＩＳトラン
ジスタの製造方法を示す半導体基板の要部断面図であ
る。
ジスタの製造方法を示す半導体基板の要部断面図であ
る。
１ 半導体基板 ２ ｐ型ウエル ３ 溝型素子分離用絶縁膜 ４ 不純物半導体領域 ５ しきい値電圧制御層 ６ ゲート絶縁膜 ７ ゲート電極 ８ 窒化シリコン膜 ９ 窒化シリコン膜 １０ 層間絶縁膜 １０ａ ＳＯＧ膜 １０ｂ ＴＥＯＳ酸化膜 １１ 接続孔 １２ プラグ １３ 配線層 １４ レジスト １５ フォトレジスト膜 １６ 層間絶縁膜 １６ａ 酸化シリコン膜 １６ｂ 酸化シリコン膜 １７ 窒化シリコン膜
フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB18 BB40 CC01 CC05 DD04 DD08 DD16 DD17 DD19 DD43 DD72 EE09 EE17 GG14 HH14 5F040 DA14 DB01 DC01 EC07 EH02 EH03 EJ08 EK05 FA03 FA07 FA16 FA18 FA19 FC00 FC27 5F048 AA07 AC01 BA02 BA06 BB06 BD04 BF04 BF07 BF16 BG14 DA18 DA19 DA27
Claims (10)
- 【請求項１】 ゲート電極の上部に第１の絶縁膜が設け
られ、前記ゲート電極の側壁に第２の絶縁膜が設けら
れ、前記第１の絶縁膜および前記第２の絶縁膜の上層に
層間絶縁膜が設けられたＭＩＳトランジスタを有する半
導体集積回路装置であって、 前記層間絶縁膜の下に位置する前記第２の絶縁膜のゲー
ト長方向の断面形状がほぼ矩形であることをことを特徴
とする半導体集積回路装置。 - 【請求項２】 ゲート電極の上部に第１の絶縁膜が設け
られ、前記ゲート電極の側壁に第２の絶縁膜が設けら
れ、前記第１の絶縁膜および前記第２の絶縁膜の上層に
層間絶縁膜が設けられたＭＩＳトランジスタを有する半
導体集積回路装置であって、 前記層間絶縁膜の下に位置する前記第２の絶縁膜のゲー
ト長方向の断面形状がほぼ矩形であり、前記層間絶縁膜
の下に位置する前記第２の絶縁膜の上面の法線がＳＡＣ
軸に対してほぼ０度の角度をなし、側面の法線がＳＡＣ
軸に対してほぼ９０度の角度をなすことを特徴とする半
導体集積回路装置。 - 【請求項３】 ゲート電極の上部に第１の絶縁膜が設け
られ、前記第１の絶縁膜の上層に第２の絶縁膜が設けら
れ、前記第２の絶縁膜の上層に層間絶縁膜が設けられた
ＭＩＳトランジスタを有する半導体集積回路装置であっ
て、 前記層間絶縁膜の下に位置する前記第２の絶縁膜がオー
バーハング形状であることを特徴とする半導体集積回路
装置。 - 【請求項４】 請求項１、２または３記載の半導体集積
回路装置において、前記第１の絶縁膜の厚さが前記第２
の絶縁膜の厚さの１. ５倍以上であることを特徴とする
半導体集積回路装置。 - 【請求項５】 請求項１、２または３記載の半導体集積
回路装置において、前記第１の絶縁膜および前記第２の
絶縁膜は窒化シリコン膜によって構成され、前記層間絶
縁膜は酸化シリコン膜によって構成されることを特徴と
する半導体集積回路装置。 - 【請求項６】 請求項１または２記載の半導体集積回路
装置において、前記層間絶縁膜は積層膜からなり、前記
積層膜のうちの一層を構成する絶縁膜の表面と前記第１
の絶縁膜の上面とが同一面で平坦化されていることを特
徴とする半導体集積回路装置。 - 【請求項７】 ＭＩＳトランジスタのソース、ドレイン
を構成する不純物半導体領域に接する接続孔を形成する
半導体集積回路装置の製造方法であって、(a).第１の絶
縁膜を上部に備えたゲート電極を形成する工程と、(b).
前記第１の絶縁膜の上層に第２の絶縁膜を形成し、続い
てレジストを塗布する工程と、(c).前記レジストおよび
前記第２の絶縁膜の表面をエッチバック法または化学的
機械研磨法で平坦化して、前記第２の絶縁膜の肩部をほ
ぼ９０度とした後、前記レジストを除去する工程と、
(d).前記第２の絶縁膜の上層に層間絶縁膜を形成した
後、前記第１の絶縁膜および前記第２の絶縁膜をエッチ
ングストッパとして前記ソース、ドレインを構成する不
純物半導体領域の上方の前記層間絶縁膜を加工し、続い
て前記第２の絶縁膜を加工して前記接続孔を形成する工
程とを有することを特徴とする半導体集積回路装置の製
造方法。 - 【請求項８】 ＭＩＳトランジスタのソース、ドレイン
を構成する不純物半導体領域に接する接続孔を形成する
半導体集積回路装置の製造方法であって、(a).第１の絶
縁膜を上部に備えたゲート電極を形成する工程と、(b).
前記第１の絶縁膜の上層に第２の絶縁膜および第１の層
間絶縁膜を順次形成する工程と、(c).前記第１の層間絶
縁膜および前記第２の絶縁膜の表面をエッチバック法ま
たは化学的機械研磨法で平坦化して、前記第２の絶縁膜
の肩部をほぼ９０度とする工程と、(d).前記第１の層間
絶縁膜の上層に第２の層間絶縁膜を形成した後、前記第
１の絶縁膜および前記第２の絶縁膜をエッチングストッ
パとして前記ソース、ドレインを構成する不純物半導体
領域の上方の前記第２の層間絶縁膜および前記第１の層
間絶縁膜を順次加工し、続いて前記第２の絶縁膜を加工
して前記接続孔を形成する工程とを有することを特徴と
する半導体集積回路装置の製造方法。 - 【請求項９】 ＭＩＳトランジスタのソース、ドレイン
を構成する不純物半導体領域に接する接続孔を形成する
半導体集積回路装置の製造方法であって、(a).第１の絶
縁膜を上部に備えたゲート電極を形成する工程と、(b).
前記第１の絶縁膜の上層に、オーバーハング形状の第２
の絶縁膜を形成する工程と、(c).前記第２の絶縁膜の上
層に層間絶縁膜を形成した後、前記第１の絶縁膜および
前記第２の絶縁膜をエッチングストッパとして前記ソー
ス、ドレインを構成する不純物半導体領域の上方の前記
層間絶縁膜を加工し、続いて前記第２の絶縁膜を加工し
て前記接続孔を形成する工程とを有することを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項１０】 請求項７または８記載の半導体集積回
路装置の製造方法において、オーバーハング形状の前記
第２の絶縁膜が、前記第１の絶縁膜の上層に形成される
ことを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11100877A JP2000294776A (ja) | 1999-04-08 | 1999-04-08 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11100877A JP2000294776A (ja) | 1999-04-08 | 1999-04-08 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000294776A true JP2000294776A (ja) | 2000-10-20 |
Family
ID=14285564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11100877A Pending JP2000294776A (ja) | 1999-04-08 | 1999-04-08 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000294776A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023087695A (ja) * | 2021-12-14 | 2023-06-26 | ▲ゆ▼創科技股▲ふん▼有限公司 | ソース／ドレイン及びコンタクト開口の制御された寸法を有する小型化されたトランジスタ構造及び関連する製造方法 |
| US11855218B2 (en) | 2020-09-09 | 2023-12-26 | Etron Technology, Inc. | Transistor structure with metal interconnection directly connecting gate and drain/source regions |
| US11973120B2 (en) | 2020-06-24 | 2024-04-30 | Etron Technology, Inc. | Miniaturized transistor structure with controlled dimensions of source/drain and contact-opening and related manufacture method |
| US11972983B2 (en) | 2020-06-24 | 2024-04-30 | Etron Technology, Inc. | Miniaturized transistor structure with controlled dimensions of source/drain and contact-opening and related manufacture method |
-
1999
- 1999-04-08 JP JP11100877A patent/JP2000294776A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11973120B2 (en) | 2020-06-24 | 2024-04-30 | Etron Technology, Inc. | Miniaturized transistor structure with controlled dimensions of source/drain and contact-opening and related manufacture method |
| US11972983B2 (en) | 2020-06-24 | 2024-04-30 | Etron Technology, Inc. | Miniaturized transistor structure with controlled dimensions of source/drain and contact-opening and related manufacture method |
| US11855218B2 (en) | 2020-09-09 | 2023-12-26 | Etron Technology, Inc. | Transistor structure with metal interconnection directly connecting gate and drain/source regions |
| JP2023087695A (ja) * | 2021-12-14 | 2023-06-26 | ▲ゆ▼創科技股▲ふん▼有限公司 | ソース／ドレイン及びコンタクト開口の制御された寸法を有する小型化されたトランジスタ構造及び関連する製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7094672B2 (en) | Method for forming self-aligned contact in semiconductor device | |
| US6239022B1 (en) | Method of fabricating a contact in a semiconductor device | |
| JPH03291921A (ja) | 集積回路製作方法 | |
| US7115491B2 (en) | Method for forming self-aligned contact in semiconductor device | |
| KR100441998B1 (ko) | 반도체 장치에서 셀프 얼라인 콘택홀 형성 방법 | |
| US20050106887A1 (en) | Method for formimg contact holes | |
| JPH1145868A (ja) | 半導体集積回路装置の製造方法 | |
| KR20020045028A (ko) | 셀프 얼라인 콘택 식각 공정을 채용할 경우 보이드 없이패드를 형성할 수 있는 반도체 소자의 제조방법 | |
| KR100252039B1 (ko) | 자기정렬 콘택홀 형성방법 | |
| JP2000294776A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH0846173A (ja) | 半導体装置及びその製造方法 | |
| JPH1167904A (ja) | 半導体集積回路装置の製造方法 | |
| KR100366617B1 (ko) | 자기 정렬 콘택홀 제조 방법 | |
| KR101406888B1 (ko) | 반도체 소자의 제조 방법 | |
| US6197630B1 (en) | Method of fabricating a narrow bit line structure | |
| US6815337B1 (en) | Method to improve borderless metal line process window for sub-micron designs | |
| JPH10340952A (ja) | 集積回路の多層配線形成方法 | |
| US20020119618A1 (en) | Method for forming contacts of memory devices using an etch stop layer | |
| KR20010061785A (ko) | 연결 배선과 금속 전극의 쇼트를 방지하기 위한 반도체소자의 제조 방법 | |
| US8216484B2 (en) | Method for fabricating capacitor | |
| KR100307968B1 (ko) | 플러그폴리를 갖는 반도체장치의 층간절연막 형성방법 | |
| KR100589498B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR100440077B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100353535B1 (ko) | 트렌치를 이용한 플래쉬 메모리소자 및 그의 제조방법 | |
| JPH08316434A (ja) | 半導体メモリ装置およびその製造方法 |