JPH0846173A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0846173A JPH0846173A JP6174459A JP17445994A JPH0846173A JP H0846173 A JPH0846173 A JP H0846173A JP 6174459 A JP6174459 A JP 6174459A JP 17445994 A JP17445994 A JP 17445994A JP H0846173 A JPH0846173 A JP H0846173A
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- gate electrode
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Abstract
(57)【要約】
【目的】 共有化されたソース／ドレイン領域と配線と
の電気的接続が微細な領域で可能な半導体装置を得る。 【構成】 一対のソース／ドレイン領域３、４と、ゲー
ト電極７と、上敷絶縁膜９と、一対のサイドウォール１
０とを有し、一方のソース／ドレイン領域４が共有化さ
れた２つのＭＯＳ型トランジスタを形成する。上敷絶縁
膜９及びサイドウォール１０上に酸化膜１１を形成す
る。酸化膜１１上に、ゲート電極７上方の厚さ及びゲー
ト電極７の上側肩部の斜め上方の厚さがソース／ドレイ
ン領域４の上方の厚さよりも厚い窒化膜１２を形成す
る。窒化膜１２上に層間絶縁層１３を形成する。ソース
／ドレイン領域４上の層間絶縁層１３、窒化膜１２及び
酸化膜１１をそれぞれエッチングしてコンタクトホール
１３ａ、開口部１２ａ及び１１ａをそれぞれ形成する。
コンタクトホール１３ａ、開口部１２ａ及び１１ａを介
してソース／ドレイン領域４に接続される配線層１４を
形成する。
の電気的接続が微細な領域で可能な半導体装置を得る。 【構成】 一対のソース／ドレイン領域３、４と、ゲー
ト電極７と、上敷絶縁膜９と、一対のサイドウォール１
０とを有し、一方のソース／ドレイン領域４が共有化さ
れた２つのＭＯＳ型トランジスタを形成する。上敷絶縁
膜９及びサイドウォール１０上に酸化膜１１を形成す
る。酸化膜１１上に、ゲート電極７上方の厚さ及びゲー
ト電極７の上側肩部の斜め上方の厚さがソース／ドレイ
ン領域４の上方の厚さよりも厚い窒化膜１２を形成す
る。窒化膜１２上に層間絶縁層１３を形成する。ソース
／ドレイン領域４上の層間絶縁層１３、窒化膜１２及び
酸化膜１１をそれぞれエッチングしてコンタクトホール
１３ａ、開口部１２ａ及び１１ａをそれぞれ形成する。
コンタクトホール１３ａ、開口部１２ａ及び１１ａを介
してソース／ドレイン領域４に接続される配線層１４を
形成する。
Description
【０００１】
【産業上の利用分野】この発明は、一対のソース／ドレ
イン領域の一対のソース／ドレイン領域を共有化した２
つのＭＯＳ型トランジスタを有する微細化された半導体
装置及びその製造方法に関するものである。
イン領域の一対のソース／ドレイン領域を共有化した２
つのＭＯＳ型トランジスタを有する微細化された半導体
装置及びその製造方法に関するものである。
【０００２】
【従来の技術】一方のソース／ドレイン領域を共有化し
た２つのＭＯＳ型トランジスタを有する半導体装置とし
ては、例えばダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）がある。つまり、ＤＲＡＭは同じビット線に接
続される隣接するメモリセルのＭＯＳ型トランジスタを
有し、これら２つのＭＯＳ型トランジスタの一方のソー
ス／ドレイン領域は共有化され、ビット線に電気的に接
続されているものである。
た２つのＭＯＳ型トランジスタを有する半導体装置とし
ては、例えばダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）がある。つまり、ＤＲＡＭは同じビット線に接
続される隣接するメモリセルのＭＯＳ型トランジスタを
有し、これら２つのＭＯＳ型トランジスタの一方のソー
ス／ドレイン領域は共有化され、ビット線に電気的に接
続されているものである。
【０００３】
【発明が解決しようとする課題】このようなＤＲＡＭは
年々大容量化が進み、微細化が進んできている。発明者
等がＤＲＡＭの大容量化、つまり微細化を進めて行く
と、隣接するメモリセルの２つのＭＯＳ型トランジスタ
のゲート電極の対向する一側面間を、例えば０．３６μ
ｍ以下にすると主として次のような問題点に遭遇した。
年々大容量化が進み、微細化が進んできている。発明者
等がＤＲＡＭの大容量化、つまり微細化を進めて行く
と、隣接するメモリセルの２つのＭＯＳ型トランジスタ
のゲート電極の対向する一側面間を、例えば０．３６μ
ｍ以下にすると主として次のような問題点に遭遇した。
【０００４】第１に、隣接するメモリセルの２つのＭＯ
Ｓ型トランジスタの共有化された一方のソース／ドレイ
ン領域とビット線とを電気的に接続するために、ゲート
電極上に形成される絶縁層に開口を形成する際に、写真
製版の限界により、レジストマスクに微細な開口（ホー
ルパターン）を形成しにくい。
Ｓ型トランジスタの共有化された一方のソース／ドレイ
ン領域とビット線とを電気的に接続するために、ゲート
電極上に形成される絶縁層に開口を形成する際に、写真
製版の限界により、レジストマスクに微細な開口（ホー
ルパターン）を形成しにくい。
【０００５】つまり、２つのＭＯＳ型トランジスタのゲ
ート電極の対向する一側面間を、例えば０．３６μｍ以
下にすると、２つのＭＯＳ型トランジスタの共有化され
た一方のソース／ドレイン領域のビット線との接触面に
おける幅は０．２μｍ以下（ゲート電極の側面にはサイ
ドウォールが形成されているためゲート電極の対向する
一側面間の間隔より狭くなる）になる。一方のソース／
ドレイン領域のビット線との接触面における幅と同じ幅
を持つ開口が形成されたレジストマスクを用いて、ゲー
ト電極上に形成される絶縁層に開口を形成すると、現状
の技術では安定した開口が得られない。要するに、レジ
ストマスクき開口の径を０．３０μｍ未満にすると、絶
縁層に開口をあける際に、穴が開かなかったり、大きな
穴になってしまったり安定した開孔が得られなくなるた
め、現状の技術ではレジストマスクの開口の径を０．３
０μｍ以上にする必要がある。
ート電極の対向する一側面間を、例えば０．３６μｍ以
下にすると、２つのＭＯＳ型トランジスタの共有化され
た一方のソース／ドレイン領域のビット線との接触面に
おける幅は０．２μｍ以下（ゲート電極の側面にはサイ
ドウォールが形成されているためゲート電極の対向する
一側面間の間隔より狭くなる）になる。一方のソース／
ドレイン領域のビット線との接触面における幅と同じ幅
を持つ開口が形成されたレジストマスクを用いて、ゲー
ト電極上に形成される絶縁層に開口を形成すると、現状
の技術では安定した開口が得られない。要するに、レジ
ストマスクき開口の径を０．３０μｍ未満にすると、絶
縁層に開口をあける際に、穴が開かなかったり、大きな
穴になってしまったり安定した開孔が得られなくなるた
め、現状の技術ではレジストマスクの開口の径を０．３
０μｍ以上にする必要がある。
【０００６】第２に隣接するメモリセルの２つのＭＯＳ
型トランジスタの共有化された一方のソース／ドレイン
領域をビット線とを電気的に接続するために、ゲート電
極上に形成される絶縁層に開口を形成する際に、レジス
トマスクの開口と２つのＭＯＳ型トランジスタの共有化
された一方のソース／ドレイン領域のビット線との接触
面との写真製版のアライメントずれが無視できない。こ
れらにより、ゲート電極上に形成される絶縁層に開口を
形成した際に、ゲート電極の一部が開口に露出してしま
い、ビット線と電気的に短絡してしまうものであった。
型トランジスタの共有化された一方のソース／ドレイン
領域をビット線とを電気的に接続するために、ゲート電
極上に形成される絶縁層に開口を形成する際に、レジス
トマスクの開口と２つのＭＯＳ型トランジスタの共有化
された一方のソース／ドレイン領域のビット線との接触
面との写真製版のアライメントずれが無視できない。こ
れらにより、ゲート電極上に形成される絶縁層に開口を
形成した際に、ゲート電極の一部が開口に露出してしま
い、ビット線と電気的に短絡してしまうものであった。
【０００７】この点につき、図３２ないし図３４を用い
て、もう少し具体的に説明する。図３２ないし図３４
は、ビット線１４が形成された時点までの、ソース／ド
レイン領域４を共有化した２つのＭＯＳ型トランジスタ
の部分を工程順に示す図である。
て、もう少し具体的に説明する。図３２ないし図３４
は、ビット線１４が形成された時点までの、ソース／ド
レイン領域４を共有化した２つのＭＯＳ型トランジスタ
の部分を工程順に示す図である。
【０００８】図３２に示すように、まず、半導体基板１
の一主面に形成された一対のソース／ドレイン領域３及
び４と、この一対のソース／ドレイン領域３及び４の間
に位置する半導体基板１の一主面上にゲート絶縁膜６を
介して形成されたゲート電極７と、このゲート電極７上
に形成された上敷絶縁膜９と、これらゲート電極７及び
上敷絶縁膜９の両側面に形成された絶縁体からなる一対
のサイドウォール１０とを有し、一方のソース／ドレイ
ン領域４が同じ不純物拡散領域にて形成されているとと
もに、ゲート電極７の一側面が対向して配置された２つ
のＭＯＳ型トランジスタを形成し、一対のソース／ドレ
イン領域３及び４と上敷絶縁膜９とサイドウォール１０
上、つまり、半導体基板１の一主面全面上にシリコン窒
化膜からなるエッチングストッパ層１２を形成し、この
エッチングストッパ層１２上にシリコン酸化膜（ＴＥＯ
Ｓ）からなる層間絶縁層１３を形成した後、ソース／ド
レイン領域４の位置に開口１５ａ（この図では、図示左
側に若干アライメントがずれた場合を示している）を有
したレジストマスク１５を形成する。
の一主面に形成された一対のソース／ドレイン領域３及
び４と、この一対のソース／ドレイン領域３及び４の間
に位置する半導体基板１の一主面上にゲート絶縁膜６を
介して形成されたゲート電極７と、このゲート電極７上
に形成された上敷絶縁膜９と、これらゲート電極７及び
上敷絶縁膜９の両側面に形成された絶縁体からなる一対
のサイドウォール１０とを有し、一方のソース／ドレイ
ン領域４が同じ不純物拡散領域にて形成されているとと
もに、ゲート電極７の一側面が対向して配置された２つ
のＭＯＳ型トランジスタを形成し、一対のソース／ドレ
イン領域３及び４と上敷絶縁膜９とサイドウォール１０
上、つまり、半導体基板１の一主面全面上にシリコン窒
化膜からなるエッチングストッパ層１２を形成し、この
エッチングストッパ層１２上にシリコン酸化膜（ＴＥＯ
Ｓ）からなる層間絶縁層１３を形成した後、ソース／ド
レイン領域４の位置に開口１５ａ（この図では、図示左
側に若干アライメントがずれた場合を示している）を有
したレジストマスク１５を形成する。
【０００９】なお、この従来例では例えば、ゲート電極
７の幅が０．２４μｍ、隣接したゲート電極７の一側面
間の間隔が０．３６μｍ、ゲート電極７の他側面と分離
用酸化膜２の端部との間隔が０．３６μｍ、サイドウォ
ール１０における半導体基板１の一主面との接触部分の
幅（図示左右方向）が８００Åになるよう形成してあ
る。また、この従来例で例えば、エッチングストッパ層
１２は、界面反応を利用した高温ＣＶＤ法（雰囲気温度
が８００℃以上）にて膜厚１００〜２００Åに形成して
ある。さらに、この従来例では例えば、層間絶縁層１３
は半導体基板１の一主面から約４０００Åの位置、ゲー
ト電極７上の上敷絶縁膜９の上方約１１００Åの位置に
略平坦面を有するよう形成してある。またさらに、この
従来例では例えば、レジストマスク１５は、ノボラック
系樹脂からなるレジストを用い、膜厚０．８〜１．０μ
ｍ、開口１５ａの系が０．３０〜０．３５μｍに形成し
てある。
７の幅が０．２４μｍ、隣接したゲート電極７の一側面
間の間隔が０．３６μｍ、ゲート電極７の他側面と分離
用酸化膜２の端部との間隔が０．３６μｍ、サイドウォ
ール１０における半導体基板１の一主面との接触部分の
幅（図示左右方向）が８００Åになるよう形成してあ
る。また、この従来例で例えば、エッチングストッパ層
１２は、界面反応を利用した高温ＣＶＤ法（雰囲気温度
が８００℃以上）にて膜厚１００〜２００Åに形成して
ある。さらに、この従来例では例えば、層間絶縁層１３
は半導体基板１の一主面から約４０００Åの位置、ゲー
ト電極７上の上敷絶縁膜９の上方約１１００Åの位置に
略平坦面を有するよう形成してある。またさらに、この
従来例では例えば、レジストマスク１５は、ノボラック
系樹脂からなるレジストを用い、膜厚０．８〜１．０μ
ｍ、開口１５ａの系が０．３０〜０．３５μｍに形成し
てある。
【００１０】次に、図３３に示すように、開口１５ａを
有したレジストマスク１５をマスクとして、Ｃ4 Ｆ8 等
のフロロカーボン系ガスのプラズマにより、シリコン酸
化膜／シリコン窒化膜高選択ドライエッチングを行い、
層間絶縁層１３にコンタクトホール１３ａを形成する。
この時、平坦部のシリコン窒化膜に対するシリコン酸化
膜における選択比は３０〜５０倍であり、鋭角部のシリ
コン窒化膜に対するシリコン酸化膜における選択比は８
〜１０倍程度に低下しているものである。このことは、
図１４に示したイオンビームの入射角に対するスパッタ
率の関係から理解されるように、入射角が０（つまり平
坦部を意味する）に対して入射角が４５°でスパッタ率
が最大となる。したがって、鋭角部のシリコン窒化膜に
対するシリコン酸化膜における選択比が平坦部のシリコ
ン窒化膜に対するシリコン酸化膜にけおる選択比より小
さく、鋭角部のシリコン窒化膜が平坦部のシリコン窒化
膜よりより多くエッチングされることになる。
有したレジストマスク１５をマスクとして、Ｃ4 Ｆ8 等
のフロロカーボン系ガスのプラズマにより、シリコン酸
化膜／シリコン窒化膜高選択ドライエッチングを行い、
層間絶縁層１３にコンタクトホール１３ａを形成する。
この時、平坦部のシリコン窒化膜に対するシリコン酸化
膜における選択比は３０〜５０倍であり、鋭角部のシリ
コン窒化膜に対するシリコン酸化膜における選択比は８
〜１０倍程度に低下しているものである。このことは、
図１４に示したイオンビームの入射角に対するスパッタ
率の関係から理解されるように、入射角が０（つまり平
坦部を意味する）に対して入射角が４５°でスパッタ率
が最大となる。したがって、鋭角部のシリコン窒化膜に
対するシリコン酸化膜における選択比が平坦部のシリコ
ン窒化膜に対するシリコン酸化膜にけおる選択比より小
さく、鋭角部のシリコン窒化膜が平坦部のシリコン窒化
膜よりより多くエッチングされることになる。
【００１１】ゆえに、ゲート電極７上部に位置するエッ
チングストッパ層１２が露出後、さらに、層間絶縁層１
３をエッチングすると、ゲート電極７の上側肩部の斜め
上方にあるエッチングストッパ層１２は平坦でなく角度
を有しているので、選択比は平坦部に比べて落ちるた
め、平坦部のエッチングより多いエッチングになる。そ
して、ソース／ドレイン領域４上のエッチングストッパ
層１２の表面が露出するまでエッチングする、つまり、
コンタクトホール１３ａを完全に開けると、ゲート電極
７の上側肩部の斜め上方にあるエッチングストッパ層１
２が除去され、上敷絶縁膜９及びサイドウォール１０の
一部がエッチングされて、ゲート電極７の上側肩部が層
間絶縁層１３のコンタクトホール１３ａに露出してしま
うことになる。
チングストッパ層１２が露出後、さらに、層間絶縁層１
３をエッチングすると、ゲート電極７の上側肩部の斜め
上方にあるエッチングストッパ層１２は平坦でなく角度
を有しているので、選択比は平坦部に比べて落ちるた
め、平坦部のエッチングより多いエッチングになる。そ
して、ソース／ドレイン領域４上のエッチングストッパ
層１２の表面が露出するまでエッチングする、つまり、
コンタクトホール１３ａを完全に開けると、ゲート電極
７の上側肩部の斜め上方にあるエッチングストッパ層１
２が除去され、上敷絶縁膜９及びサイドウォール１０の
一部がエッチングされて、ゲート電極７の上側肩部が層
間絶縁層１３のコンタクトホール１３ａに露出してしま
うことになる。
【００１２】この状態で、図３４に示されるように、Ｃ
ＨＦ3 と酸素（Ｏ2 ）の混合ガスを用いて、シリコン酸
化膜からなる絶縁層１１に対して高選択のシリコン窒化
膜からなるエッチングストッパ層１２に異方性エッチン
グを行い、エッチングストッパ層１２に開口部１２ａを
設け、レジストマスク１５を除去後、層間絶縁層１３の
コンタクトホール１３ａ及びエッチングストッパ層１２
の開口部１２ａを介してソース／ドレイン領域４に電気
的に接続されたポリシリコンからなるビット線１４を形
成する。すると、ビット線１４の一部はゲート電極７の
上側肩部と接触して、ビット線１４とゲート電極７とが
短絡してしまうという問題点を有するものであった。
ＨＦ3 と酸素（Ｏ2 ）の混合ガスを用いて、シリコン酸
化膜からなる絶縁層１１に対して高選択のシリコン窒化
膜からなるエッチングストッパ層１２に異方性エッチン
グを行い、エッチングストッパ層１２に開口部１２ａを
設け、レジストマスク１５を除去後、層間絶縁層１３の
コンタクトホール１３ａ及びエッチングストッパ層１２
の開口部１２ａを介してソース／ドレイン領域４に電気
的に接続されたポリシリコンからなるビット線１４を形
成する。すると、ビット線１４の一部はゲート電極７の
上側肩部と接触して、ビット線１４とゲート電極７とが
短絡してしまうという問題点を有するものであった。
【００１３】この発明は、上記した点を鑑みてなされた
ものであり、一方のソース／ドレイン領域を共有化した
２つのＭＯＳ型トランジスタを有するものにおいて、微
細化された、つまり共有化されたソース／ドレイン領域
と配線との電気的接続が微細な領域で可能な半導体装置
を得ることを目的とするものである。
ものであり、一方のソース／ドレイン領域を共有化した
２つのＭＯＳ型トランジスタを有するものにおいて、微
細化された、つまり共有化されたソース／ドレイン領域
と配線との電気的接続が微細な領域で可能な半導体装置
を得ることを目的とするものである。
【００１４】
【課題を解決するための手段】この発明の第１の発明に
係わる半導体装置は、一方のソース／ドレイン領域を共
有化した２つのＭＯＳ型トランジスタを有するものにお
いて、これら２つのＭＯＳ型トランジスタの上敷絶縁膜
上及び一対のサイドウォール上に形成されるとともに、
一方のソース／ドレイン領域の位置に開口部を有し、上
敷絶縁膜より薄い第１の絶縁層と、この第１の絶縁層の
上に形成され、ゲート電極上に位置する最大膜厚が５０
０〜６００Åの範囲にあるとともに、一方のソース／ド
レイン領域の位置に開口部を有する、第１の絶縁層とは
異なる絶縁体からなる第２の絶縁層と、これら第１及び
第２の絶縁層の開口部を介して一対のソース／ドレイン
領域の一方のソース／ドレイン領域に電気的に接続され
た配線層とを設けたものである。
係わる半導体装置は、一方のソース／ドレイン領域を共
有化した２つのＭＯＳ型トランジスタを有するものにお
いて、これら２つのＭＯＳ型トランジスタの上敷絶縁膜
上及び一対のサイドウォール上に形成されるとともに、
一方のソース／ドレイン領域の位置に開口部を有し、上
敷絶縁膜より薄い第１の絶縁層と、この第１の絶縁層の
上に形成され、ゲート電極上に位置する最大膜厚が５０
０〜６００Åの範囲にあるとともに、一方のソース／ド
レイン領域の位置に開口部を有する、第１の絶縁層とは
異なる絶縁体からなる第２の絶縁層と、これら第１及び
第２の絶縁層の開口部を介して一対のソース／ドレイン
領域の一方のソース／ドレイン領域に電気的に接続され
た配線層とを設けたものである。
【００１５】この発明の第２の発明に係わる半導体装置
は、一方のソース／ドレイン領域を共有化した２つのＭ
ＯＳ型トランジスタを有するものにおいて、２つのＭＯ
Ｓ型トランジスタのゲート電極の対向した一側面間の間
隔が０．３６μｍ以下に配置するとともに、２つのＭＯ
Ｓ型トランジスタの上敷絶縁膜上及び一対のサイドウォ
ール上に形成されるとともに、一方のソース／ドレイン
領域の位置に開口部を有し、上敷絶縁膜より薄い第１の
絶縁層と、この第１の絶縁層の上に形成され、一方のソ
ース／ドレイン領域の位置に開口部を有する、第１の絶
縁層とは異なる絶縁体からなる第２の絶縁層と、これら
第１及び第２の絶縁層の開口部を介して一方のソース／
ドレイン領域に電気的に接続されるとともに、第１の絶
縁層の開口部の両側に位置する２つのＭＯＳ型トランジ
スタのサイドウォール上に位置する第２の絶縁層と接触
して形成された配線層とを設けたものである。
は、一方のソース／ドレイン領域を共有化した２つのＭ
ＯＳ型トランジスタを有するものにおいて、２つのＭＯ
Ｓ型トランジスタのゲート電極の対向した一側面間の間
隔が０．３６μｍ以下に配置するとともに、２つのＭＯ
Ｓ型トランジスタの上敷絶縁膜上及び一対のサイドウォ
ール上に形成されるとともに、一方のソース／ドレイン
領域の位置に開口部を有し、上敷絶縁膜より薄い第１の
絶縁層と、この第１の絶縁層の上に形成され、一方のソ
ース／ドレイン領域の位置に開口部を有する、第１の絶
縁層とは異なる絶縁体からなる第２の絶縁層と、これら
第１及び第２の絶縁層の開口部を介して一方のソース／
ドレイン領域に電気的に接続されるとともに、第１の絶
縁層の開口部の両側に位置する２つのＭＯＳ型トランジ
スタのサイドウォール上に位置する第２の絶縁層と接触
して形成された配線層とを設けたものである。
【００１６】この発明の第３の発明に係わる半導体装置
は、一方のソース／ドレイン領域を共有化した２つのＭ
ＯＳ型トランジスタを有するものにおいて、これら２つ
のＭＯＳ型トランジスタの上敷絶縁膜上及び一対のサイ
ドウォール上に形成されるとともに、一方のソース／ド
レイン領域の位置に開口部を有し、上敷絶縁膜より薄い
第１の絶縁層と、この第１の絶縁層の上に形成され、ゲ
ート電極上に位置する最大膜厚が５００〜６００Åの範
囲にあるとともに、一方のソース／ドレイン領域の位置
に開口部を有する、第１の絶縁層とは異なる絶縁体から
なる第２の絶縁層と、この第２の絶縁層上に形成され、
一方のソース／ドレイン領域の位置に、上面に位置する
開口の大きさが第１の絶縁層の開口部の大きさより大き
いコンタクトホールが形成された層間絶縁層と、この層
間絶縁層のコンタクトホール、第１及び第２の絶縁層の
開口部を介して一対のソース／ドレイン領域の一方のソ
ース／ドレイン領域に電気的に接続された配線層とを設
けたものである。
は、一方のソース／ドレイン領域を共有化した２つのＭ
ＯＳ型トランジスタを有するものにおいて、これら２つ
のＭＯＳ型トランジスタの上敷絶縁膜上及び一対のサイ
ドウォール上に形成されるとともに、一方のソース／ド
レイン領域の位置に開口部を有し、上敷絶縁膜より薄い
第１の絶縁層と、この第１の絶縁層の上に形成され、ゲ
ート電極上に位置する最大膜厚が５００〜６００Åの範
囲にあるとともに、一方のソース／ドレイン領域の位置
に開口部を有する、第１の絶縁層とは異なる絶縁体から
なる第２の絶縁層と、この第２の絶縁層上に形成され、
一方のソース／ドレイン領域の位置に、上面に位置する
開口の大きさが第１の絶縁層の開口部の大きさより大き
いコンタクトホールが形成された層間絶縁層と、この層
間絶縁層のコンタクトホール、第１及び第２の絶縁層の
開口部を介して一対のソース／ドレイン領域の一方のソ
ース／ドレイン領域に電気的に接続された配線層とを設
けたものである。
【００１７】この発明の第４の発明に係わる半導体装置
は、一方のソース／ドレイン領域を共有化した２つのＭ
ＯＳ型トランジスタを有するものにおいて、２つのＭＯ
Ｓ型トランジスタのゲート電極の対向した一側面間の間
隔が０．３６μｍ以下に配置するとともに、２つのＭＯ
Ｓ型トランジスタの上敷絶縁膜上及び一対のサイドウォ
ール上に形成されるとともに、一方のソース／ドレイン
領域の位置に開口部を有し、上敷絶縁膜より薄い第１の
絶縁層と、この第１の絶縁層上に形成され、一方のソー
ス／ドレイン領域の位置に開口部を有する、第１の絶縁
層とは異なる絶縁体からなる第２の絶縁層と、この第２
の絶縁層上に形成され、一方のソース／ドレイン領域の
位置に、上面に位置する開口の大きさが第１の絶縁層の
開口部の大きさより大きく、一部が一方のＭＯＳ型トラ
ンジスタのゲート電極上に位置するコンタクトホールが
形成された層間絶縁層と、この層間絶縁層のコンタクト
ホール、第１及び第２の絶縁層の開口部を介して一対の
ソース／ドレイン領域に電気的に接続されるとともに、
層間絶縁層のコンタクトホールの両側に位置する２つの
ＭＯＳ型トランジスタのサイドウォール上に位置する第
２の絶縁層と接触して形成されているとともに、一方の
ＭＯＳ型トランジスタのゲート電極上方に位置する第２
の絶縁層と接触して形成された配線層とを設けたもので
ある。
は、一方のソース／ドレイン領域を共有化した２つのＭ
ＯＳ型トランジスタを有するものにおいて、２つのＭＯ
Ｓ型トランジスタのゲート電極の対向した一側面間の間
隔が０．３６μｍ以下に配置するとともに、２つのＭＯ
Ｓ型トランジスタの上敷絶縁膜上及び一対のサイドウォ
ール上に形成されるとともに、一方のソース／ドレイン
領域の位置に開口部を有し、上敷絶縁膜より薄い第１の
絶縁層と、この第１の絶縁層上に形成され、一方のソー
ス／ドレイン領域の位置に開口部を有する、第１の絶縁
層とは異なる絶縁体からなる第２の絶縁層と、この第２
の絶縁層上に形成され、一方のソース／ドレイン領域の
位置に、上面に位置する開口の大きさが第１の絶縁層の
開口部の大きさより大きく、一部が一方のＭＯＳ型トラ
ンジスタのゲート電極上に位置するコンタクトホールが
形成された層間絶縁層と、この層間絶縁層のコンタクト
ホール、第１及び第２の絶縁層の開口部を介して一対の
ソース／ドレイン領域に電気的に接続されるとともに、
層間絶縁層のコンタクトホールの両側に位置する２つの
ＭＯＳ型トランジスタのサイドウォール上に位置する第
２の絶縁層と接触して形成されているとともに、一方の
ＭＯＳ型トランジスタのゲート電極上方に位置する第２
の絶縁層と接触して形成された配線層とを設けたもので
ある。
【００１８】この発明の第５の発明に係わる半導体装置
は、さらに、配線層が、第１及び第２の絶縁層の開口部
内及び２つのＭＯＳ型トランジスタの対向するサイドウ
ォール間に位置し、一対のソース／ドレイン領域の一方
のソース／ドレイン領域と電気的に接続するコンタクト
部と、このコンタクト部から第２の絶縁層に直接接して
延在している配線部とを有しているものとしたものであ
る。
は、さらに、配線層が、第１及び第２の絶縁層の開口部
内及び２つのＭＯＳ型トランジスタの対向するサイドウ
ォール間に位置し、一対のソース／ドレイン領域の一方
のソース／ドレイン領域と電気的に接続するコンタクト
部と、このコンタクト部から第２の絶縁層に直接接して
延在している配線部とを有しているものとしたものであ
る。
【００１９】この発明の第６の発明に係わる半導体装置
の製造方法は、一方のソース／ドレイン領域を共有化し
た２つのＭＯＳ型トランジスタを形成するステップと、
これら２つのＭＯＳ型トランジスタ上に第１の絶縁層を
形成するステップと、この第１の絶縁層上に、ゲート電
極の上方にある厚さ及びゲート電極の上側肩部の斜め上
方にある厚さが、一方のソース／ドレイン領域の上方に
ある厚さよりも厚い、第１の絶縁層とは異なる絶縁体か
らなる第２の絶縁層を形成するステップと、一方のソー
ス／ドレイン領域上に位置する第２の絶縁層をエッチン
グして第２の絶縁層に開口部を、一方のソース／ドレイ
ン領域上に位置する第１の絶縁層をエッチングして第１
の絶縁層に開口部をそれぞれ形成するステップと、第１
及び第２の絶縁層の開口部を介して一方のソース／ドレ
イン領域に電気的に接続される配線層を形成するステッ
プとを設けたものである。
の製造方法は、一方のソース／ドレイン領域を共有化し
た２つのＭＯＳ型トランジスタを形成するステップと、
これら２つのＭＯＳ型トランジスタ上に第１の絶縁層を
形成するステップと、この第１の絶縁層上に、ゲート電
極の上方にある厚さ及びゲート電極の上側肩部の斜め上
方にある厚さが、一方のソース／ドレイン領域の上方に
ある厚さよりも厚い、第１の絶縁層とは異なる絶縁体か
らなる第２の絶縁層を形成するステップと、一方のソー
ス／ドレイン領域上に位置する第２の絶縁層をエッチン
グして第２の絶縁層に開口部を、一方のソース／ドレイ
ン領域上に位置する第１の絶縁層をエッチングして第１
の絶縁層に開口部をそれぞれ形成するステップと、第１
及び第２の絶縁層の開口部を介して一方のソース／ドレ
イン領域に電気的に接続される配線層を形成するステッ
プとを設けたものである。
【００２０】この発明の第７の発明に係わる半導体装置
の製造方法は、一方のソース／ドレイン領域を共有化し
た２つのＭＯＳ型トランジスタを形成するステップと、
これら２つのＭＯＳ型トランジスタ上に第１の絶縁層を
形成するステップと、この第１の絶縁層上に、ゲート電
極の上方にある厚さ及びゲート電極の上側肩部の斜め上
方にある厚さが、一方のソース／ドレイン領域の上方に
ある厚さよりも厚い、第１の絶縁層とは異なる絶縁体か
らなる第２の絶縁層を形成するステップと、この第２の
絶縁層上に層間絶縁層を形成するステップと、一方のソ
ース／ドレイン領域上に位置する層間絶縁層をエッチン
グして層間絶縁層にコンタクトホールを、一方のソース
／ドレイン領域上に位置する第２の絶縁層をエッチング
して第２の絶縁層に開口部を、一方のソース／ドレイン
領域上に位置する第１の絶縁層をエッチングして第１の
絶縁層に開口部をそれぞれ形成するステップと、層間絶
縁層のコンタクトホール、第１及び第２の絶縁層の開口
部を介して一方のソース／ドレイン領域に電気的に接続
される配線層を形成するステップとを設けたものであ
る。
の製造方法は、一方のソース／ドレイン領域を共有化し
た２つのＭＯＳ型トランジスタを形成するステップと、
これら２つのＭＯＳ型トランジスタ上に第１の絶縁層を
形成するステップと、この第１の絶縁層上に、ゲート電
極の上方にある厚さ及びゲート電極の上側肩部の斜め上
方にある厚さが、一方のソース／ドレイン領域の上方に
ある厚さよりも厚い、第１の絶縁層とは異なる絶縁体か
らなる第２の絶縁層を形成するステップと、この第２の
絶縁層上に層間絶縁層を形成するステップと、一方のソ
ース／ドレイン領域上に位置する層間絶縁層をエッチン
グして層間絶縁層にコンタクトホールを、一方のソース
／ドレイン領域上に位置する第２の絶縁層をエッチング
して第２の絶縁層に開口部を、一方のソース／ドレイン
領域上に位置する第１の絶縁層をエッチングして第１の
絶縁層に開口部をそれぞれ形成するステップと、層間絶
縁層のコンタクトホール、第１及び第２の絶縁層の開口
部を介して一方のソース／ドレイン領域に電気的に接続
される配線層を形成するステップとを設けたものであ
る。
【００２１】この発明の第８の発明に係わる半導体装置
の製造方法は、さらに、層間絶縁層のコンタクトホール
を、上面に位置する開口の大きさが第１の絶縁層の開口
部の大きさより大きく、一部が片方のＭＯＳ型トランジ
スタのゲート電極上に位置しているものとしたものであ
る。
の製造方法は、さらに、層間絶縁層のコンタクトホール
を、上面に位置する開口の大きさが第１の絶縁層の開口
部の大きさより大きく、一部が片方のＭＯＳ型トランジ
スタのゲート電極上に位置しているものとしたものであ
る。
【００２２】この発明の第９の発明に係わる半導体装置
の製造方法は、さらに、第２の絶縁層に開口部を形成す
るためのエッチングを、異方性をドライエッチングとし
たものである。
の製造方法は、さらに、第２の絶縁層に開口部を形成す
るためのエッチングを、異方性をドライエッチングとし
たものである。
【００２３】この発明の第１０の発明に係わる半導体装
置の製造方法は、さらに、第２の絶縁層を、ゲート電極
の上方にある厚さ及びゲート電極の上側肩部の斜め上方
にある厚さが、一方のソース／ドレイン領域の上方にあ
る厚さの３倍以上としたものである。
置の製造方法は、さらに、第２の絶縁層を、ゲート電極
の上方にある厚さ及びゲート電極の上側肩部の斜め上方
にある厚さが、一方のソース／ドレイン領域の上方にあ
る厚さの３倍以上としたものである。
【００２４】この発明の第１１の発明に係わる半導体装
置の製造方法は、こらに、２つのＭＯＳ型トランジスタ
の対向したゲート電極の一側面間の間隔を０．３６μｍ
以下にしたものである。
置の製造方法は、こらに、２つのＭＯＳ型トランジスタ
の対向したゲート電極の一側面間の間隔を０．３６μｍ
以下にしたものである。
【００２５】この発明の第１２の発明に係わる半導体装
置の製造方法は、さらに、第２の絶縁層を低温気相成長
法によって積層したものである。
置の製造方法は、さらに、第２の絶縁層を低温気相成長
法によって積層したものである。
【００２６】この発明の第１３の発明に係わる半導体装
置の製造方法は、さらに、第２の絶縁層をスパッタ法に
よって積層したものである。
置の製造方法は、さらに、第２の絶縁層をスパッタ法に
よって積層したものである。
【００２７】この発明の第１４の発明に係わる半導体装
置の製造方法は、さらに、配線層が、第２の絶縁層の表
面に接した導電層を形成し、この導電層をパターニング
することによって形成されたものである。
置の製造方法は、さらに、配線層が、第２の絶縁層の表
面に接した導電層を形成し、この導電層をパターニング
することによって形成されたものである。
【００２８】この発明の第１５の発明に係わる半導体装
置の製造方法は、さらに、第２の絶縁層の開口部をウェ
ットエッチングにて形成したものである。
置の製造方法は、さらに、第２の絶縁層の開口部をウェ
ットエッチングにて形成したものである。
【００２９】この発明の第１６の発明に係わる半導体装
置の製造方法は、さらに、第２の絶縁層の開口部を等方
性ドライエッチングにて形成したものである。
置の製造方法は、さらに、第２の絶縁層の開口部を等方
性ドライエッチングにて形成したものである。
【００３０】この発明の第１７の発明に係わる半導体装
置の製造方法は、一方のソース／ドレイン領域を共有化
した２つのＭＯＳ型トランジスタを形成するステップ
と、これら２つのＭＯＳ型トランジスタ上に第１の絶縁
層を形成するステップと、この第１の絶縁層上に第１の
絶縁層とは異なる絶縁体からなる第２の絶縁層を形成す
るステップと、この第２の絶縁層上に第２の絶縁層と異
なる絶縁体からなる層間絶縁層を形成するステップと、
層間絶縁層上に形成されたレジストマスクをマスクとし
て一方のソース／ドレイン領域上に位置する層間絶縁層
を、第２の絶縁層が露出しかつ第１の絶縁層が露出しな
い範囲までエッチングするステップと、レジストマスク
の一方のソース／ドレイン領域上に位置する開口側面に
レジストサイドウォールを形成するステップと、レジス
トマスク及びレジストサイドウォールをマスクとして一
方のソース／ドレイン領域上に位置する層間絶縁層の残
部をエッチングして層間絶縁層にコンタクトホールを、
一方のソース／ドレイン領域上に位置する第２の絶縁層
をエッチングして第２の絶縁層に開口部を、一方のソー
ス／ドレイン領域上に位置する第一の絶縁層をエッチン
グして第１の絶縁層に開口部をそれぞれ形成するステッ
プと、レジストマスク及びレジストサイドウォールを除
去するステップと、層間絶縁層のコンタクトホール、第
１及び第２の絶縁層の開口部を介して一方のソース／ド
レイン領域に電気的に接続される配線層を形成するステ
ップとを設けたものである。
置の製造方法は、一方のソース／ドレイン領域を共有化
した２つのＭＯＳ型トランジスタを形成するステップ
と、これら２つのＭＯＳ型トランジスタ上に第１の絶縁
層を形成するステップと、この第１の絶縁層上に第１の
絶縁層とは異なる絶縁体からなる第２の絶縁層を形成す
るステップと、この第２の絶縁層上に第２の絶縁層と異
なる絶縁体からなる層間絶縁層を形成するステップと、
層間絶縁層上に形成されたレジストマスクをマスクとし
て一方のソース／ドレイン領域上に位置する層間絶縁層
を、第２の絶縁層が露出しかつ第１の絶縁層が露出しな
い範囲までエッチングするステップと、レジストマスク
の一方のソース／ドレイン領域上に位置する開口側面に
レジストサイドウォールを形成するステップと、レジス
トマスク及びレジストサイドウォールをマスクとして一
方のソース／ドレイン領域上に位置する層間絶縁層の残
部をエッチングして層間絶縁層にコンタクトホールを、
一方のソース／ドレイン領域上に位置する第２の絶縁層
をエッチングして第２の絶縁層に開口部を、一方のソー
ス／ドレイン領域上に位置する第一の絶縁層をエッチン
グして第１の絶縁層に開口部をそれぞれ形成するステッ
プと、レジストマスク及びレジストサイドウォールを除
去するステップと、層間絶縁層のコンタクトホール、第
１及び第２の絶縁層の開口部を介して一方のソース／ド
レイン領域に電気的に接続される配線層を形成するステ
ップとを設けたものである。
【００３１】この発明の第１８の発明に係わる半導体装
置の製造方法は、さらに、第２の絶縁層の開口部を等方
性ドライエッチングにて形成したものである。
置の製造方法は、さらに、第２の絶縁層の開口部を等方
性ドライエッチングにて形成したものである。
【００３２】この発明の第１９の発明に係わる半導体装
置の製造方法は、さらに、２つのＭＯＳ型トランジスタ
の対向したゲート電極の一側面間の間隔０．３６μｍ以
下にしたものである。
置の製造方法は、さらに、２つのＭＯＳ型トランジスタ
の対向したゲート電極の一側面間の間隔０．３６μｍ以
下にしたものである。
【００３３】この発明の第２０の発明に係わる半導体装
置の製造方法は、さらに、層間絶縁層の残部をウェット
エッチングにて除去したものである。
置の製造方法は、さらに、層間絶縁層の残部をウェット
エッチングにて除去したものである。
【００３４】
【作用】この発明の第１の発明にあっては、ゲート電極
上に位置する最大膜厚が５００〜６００Åの範囲にある
第２の絶縁層が、確実に、ゲート電極の側面に形成され
たサイドウォールを覆い、一方のソース／ドレイン領域
に電気的に接続された配線層とゲート電極の上側肩部と
の電気的短絡を防止する。
上に位置する最大膜厚が５００〜６００Åの範囲にある
第２の絶縁層が、確実に、ゲート電極の側面に形成され
たサイドウォールを覆い、一方のソース／ドレイン領域
に電気的に接続された配線層とゲート電極の上側肩部と
の電気的短絡を防止する。
【００３５】この発明の第２の発明にあっては、配線層
が第１の絶縁層の開口部の両側に位置する２つのＭＯＳ
型トランジスタのサイドウォール上に位置する第２の絶
縁層と接触し、２つのＭＯＳ型トランジスタのゲート電
極の対向した一側面間の間隔が０．３６μｍ以下と微細
化されても、第２の絶縁層が、確実に、ゲート電極の側
面に形成されたサイドウォールを覆い、一方のソース／
ドレイン領域に電気的に接続された配線層とゲート電極
の上側肩部との電気的短絡を防止する。
が第１の絶縁層の開口部の両側に位置する２つのＭＯＳ
型トランジスタのサイドウォール上に位置する第２の絶
縁層と接触し、２つのＭＯＳ型トランジスタのゲート電
極の対向した一側面間の間隔が０．３６μｍ以下と微細
化されても、第２の絶縁層が、確実に、ゲート電極の側
面に形成されたサイドウォールを覆い、一方のソース／
ドレイン領域に電気的に接続された配線層とゲート電極
の上側肩部との電気的短絡を防止する。
【００３６】この発明の第３の発明にあっては、層間絶
縁層のコンタクトホールを上面に位置する開口の大きさ
が第１の絶縁層の開口部の大きさより大きくして安定し
たコンタクトホールを得さしめ、ゲート電極上に位置す
る最大膜厚が５００〜６００Åの範囲にある第２の絶縁
層が、確実に、ゲート電極の側面に形成されたサイドウ
ォールを覆い、一方のソース／ドレイン領域に電気的に
接続された配線層とゲート電極の上側肩部との電気的短
絡を防止する。
縁層のコンタクトホールを上面に位置する開口の大きさ
が第１の絶縁層の開口部の大きさより大きくして安定し
たコンタクトホールを得さしめ、ゲート電極上に位置す
る最大膜厚が５００〜６００Åの範囲にある第２の絶縁
層が、確実に、ゲート電極の側面に形成されたサイドウ
ォールを覆い、一方のソース／ドレイン領域に電気的に
接続された配線層とゲート電極の上側肩部との電気的短
絡を防止する。
【００３７】この発明の第４の発明にあっては、層間絶
縁層のコンタクトホールを上面に位置する開口の大きさ
が第１の絶縁層の開口部の大きさより大きくして安定し
たコンタクトホールを得さしめ、配線層が第１の絶縁層
の開口部の両側に位置する２つのＭＯＳ型トランジスタ
のサイドウォール上に位置する第２の絶縁層及び片方の
ＭＯＳ型トランジスタのゲート電極上に位置する第２絶
縁層と接触し、２つのＭＯＳ型トランジスタのゲート電
極の対向した一側面間の間隔が０．３６μｍ以下と微細
化されても、第２の絶縁層が、確実に、ゲート電極の側
面に形成されたサイドウォールを覆い、一方のソース／
ドレイン領域に電気的に接続された配線層とゲート電極
の上側肩部との電気的短絡を防止する。
縁層のコンタクトホールを上面に位置する開口の大きさ
が第１の絶縁層の開口部の大きさより大きくして安定し
たコンタクトホールを得さしめ、配線層が第１の絶縁層
の開口部の両側に位置する２つのＭＯＳ型トランジスタ
のサイドウォール上に位置する第２の絶縁層及び片方の
ＭＯＳ型トランジスタのゲート電極上に位置する第２絶
縁層と接触し、２つのＭＯＳ型トランジスタのゲート電
極の対向した一側面間の間隔が０．３６μｍ以下と微細
化されても、第２の絶縁層が、確実に、ゲート電極の側
面に形成されたサイドウォールを覆い、一方のソース／
ドレイン領域に電気的に接続された配線層とゲート電極
の上側肩部との電気的短絡を防止する。
【００３８】この発明の第５の発明にあっては、配線層
の配線部が第２の絶縁層に直接接したものであっても、
確実にゲート電極の上側肩部の斜め上方に位置する第２
の絶縁層を残させる。
の配線部が第２の絶縁層に直接接したものであっても、
確実にゲート電極の上側肩部の斜め上方に位置する第２
の絶縁層を残させる。
【００３９】この発明の第６の発明にあっては、ゲート
電極の上方にある厚さ及びゲート電極の上側肩部の斜め
上方にある厚さが一方のソース／ドレイン領域の上方に
ある厚さよりも厚い第２の絶縁層の形成が、第２の絶縁
層の開口部の形成及び第１の絶縁層の開口部の形成に際
して、確実にゲート電極の上側肩部の斜め上方に位置す
る第２の絶縁層を残させ、一方のソース／ドレイン領域
に電気的に接続された配線層とゲート電極の上側肩部と
の電気的短絡を防止する。
電極の上方にある厚さ及びゲート電極の上側肩部の斜め
上方にある厚さが一方のソース／ドレイン領域の上方に
ある厚さよりも厚い第２の絶縁層の形成が、第２の絶縁
層の開口部の形成及び第１の絶縁層の開口部の形成に際
して、確実にゲート電極の上側肩部の斜め上方に位置す
る第２の絶縁層を残させ、一方のソース／ドレイン領域
に電気的に接続された配線層とゲート電極の上側肩部と
の電気的短絡を防止する。
【００４０】この発明の第７の発明にあっては、ゲート
電極の上方にある厚さ及びゲート電極の上側肩部の斜め
上方にある厚さが一方のソース／ドレイン領域の上方に
ある厚さよりも厚い第２の絶縁層の形成が、層間絶縁層
のコンタクトホールの形成、第２の絶縁層の開口部の形
成及び第１の絶縁層の開口部の形成に際して、確実にゲ
ート電極の上側肩部の斜め上方に位置する第２の絶縁層
を残させ、一方のソース／ドレイン領域に電気的に接続
された配線層とゲート電極の上側肩部との電気的短絡を
防止する。
電極の上方にある厚さ及びゲート電極の上側肩部の斜め
上方にある厚さが一方のソース／ドレイン領域の上方に
ある厚さよりも厚い第２の絶縁層の形成が、層間絶縁層
のコンタクトホールの形成、第２の絶縁層の開口部の形
成及び第１の絶縁層の開口部の形成に際して、確実にゲ
ート電極の上側肩部の斜め上方に位置する第２の絶縁層
を残させ、一方のソース／ドレイン領域に電気的に接続
された配線層とゲート電極の上側肩部との電気的短絡を
防止する。
【００４１】この発明の第８の発明にあっては、さら
に、層間絶縁層のコンタクトホールの形成を、容易かつ
安定にする。
に、層間絶縁層のコンタクトホールの形成を、容易かつ
安定にする。
【００４２】この発明の第９の発明にあっては、さら
に、異方性ドライエッチングが、容易かつ、確実にゲー
ト電極の上側肩部の斜め上方に位置する第２の絶縁層を
残させる。
に、異方性ドライエッチングが、容易かつ、確実にゲー
ト電極の上側肩部の斜め上方に位置する第２の絶縁層を
残させる。
【００４３】この発明の第１０の発明にあっては、さら
に、第２の絶縁層のゲート電極の上側肩部の斜め上方に
位置する部分を確実に残させる。
に、第２の絶縁層のゲート電極の上側肩部の斜め上方に
位置する部分を確実に残させる。
【００４４】この発明の第１１の発明にあっては、さら
に、２つのＭＯＳ型トランジスタの対向したゲート電極
の一側面間の間隔０．３６μｍ以下と微細化されたもの
であっても、確実にゲート電極の上側肩部の斜め上方に
位置する第２の絶縁層を残させる。
に、２つのＭＯＳ型トランジスタの対向したゲート電極
の一側面間の間隔０．３６μｍ以下と微細化されたもの
であっても、確実にゲート電極の上側肩部の斜め上方に
位置する第２の絶縁層を残させる。
【００４５】この発明の第１２の発明にあっては、さら
に、低温気相成長法が、ゲート電極の上方にある厚さ及
びゲート電極の上側肩部の斜め上方にある厚さが一方の
ソース／ドレイン領域の上方にある厚さよりも厚い第２
の絶縁層の形成を容易なさしめる。
に、低温気相成長法が、ゲート電極の上方にある厚さ及
びゲート電極の上側肩部の斜め上方にある厚さが一方の
ソース／ドレイン領域の上方にある厚さよりも厚い第２
の絶縁層の形成を容易なさしめる。
【００４６】この発明の第１３の発明にあっては、さら
に、スパッタ法が、ゲート電極の上方にある厚さ及びゲ
ート電極の上側肩部の斜め上方にある厚さが一方のソー
ス／ドレイン領域の上方にある厚さよりも厚い第２の絶
縁層の形成を容易なさしめる。
に、スパッタ法が、ゲート電極の上方にある厚さ及びゲ
ート電極の上側肩部の斜め上方にある厚さが一方のソー
ス／ドレイン領域の上方にある厚さよりも厚い第２の絶
縁層の形成を容易なさしめる。
【００４７】この発明の第１４の発明にあっては、さら
に、配線層を第２の絶縁層の表面に接した導電層を用い
て形成したものであっても、確実にゲート電極の上側肩
部の斜め上方に位置する第２の絶縁層を残させる。
に、配線層を第２の絶縁層の表面に接した導電層を用い
て形成したものであっても、確実にゲート電極の上側肩
部の斜め上方に位置する第２の絶縁層を残させる。
【００４８】この発明の第１５の発明にあっては、さら
に、ウェットエッチングが、第１の絶縁層に対する第２
の絶縁層の選択比が高くして第２の絶縁層の開口部をエ
ッチングでき、かつ、確実に、ゲート電極の上側肩部の
斜め上方に位置する第２の絶縁層を残させる。
に、ウェットエッチングが、第１の絶縁層に対する第２
の絶縁層の選択比が高くして第２の絶縁層の開口部をエ
ッチングでき、かつ、確実に、ゲート電極の上側肩部の
斜め上方に位置する第２の絶縁層を残させる。
【００４９】この発明の第１６の発明にあっては、さら
に、等方性ドライエッチングが第１の絶縁層に対する第
２の絶縁層の選択比が高くして第２の絶縁層の開口部を
エッチングでき、かつ、確実に、ゲート電極の上側肩部
の斜め上方に位置する第２の絶縁層を残させる。
に、等方性ドライエッチングが第１の絶縁層に対する第
２の絶縁層の選択比が高くして第２の絶縁層の開口部を
エッチングでき、かつ、確実に、ゲート電極の上側肩部
の斜め上方に位置する第２の絶縁層を残させる。
【００５０】この発明の第１７に発明にあっては、レジ
ストマスクの一方のソース／ドレイン領域上に位置する
開口側面にレジストサイドウォールの形成が、層間絶縁
層のコンタクトホールの形成、第２の絶縁層の開口部の
形成及び第１の絶縁層の開口部の形成に際して、レジス
トサイドウォールが第２の絶縁層のエッチングを防ぎ、
確実にゲート電極の上側肩部の斜め上方に位置する第２
の絶縁層を残させ、一方のソース／ドレイン領域に電気
的に接続された配線層とゲート電極の上側肩部との電気
的短絡を防止する。
ストマスクの一方のソース／ドレイン領域上に位置する
開口側面にレジストサイドウォールの形成が、層間絶縁
層のコンタクトホールの形成、第２の絶縁層の開口部の
形成及び第１の絶縁層の開口部の形成に際して、レジス
トサイドウォールが第２の絶縁層のエッチングを防ぎ、
確実にゲート電極の上側肩部の斜め上方に位置する第２
の絶縁層を残させ、一方のソース／ドレイン領域に電気
的に接続された配線層とゲート電極の上側肩部との電気
的短絡を防止する。
【００５１】この発明の第１８の発明にあっては、さら
に、等方性ドライエッチングが第１の絶縁層に対する第
２の絶縁層の選択比が高くして第２の絶縁層の開口部を
エッチングできる。
に、等方性ドライエッチングが第１の絶縁層に対する第
２の絶縁層の選択比が高くして第２の絶縁層の開口部を
エッチングできる。
【００５２】この発明の第１９の発明にあっては、２つ
のＭＯＳ型トランジスタの対向したゲート電極の一側面
間の間隔を０．３６μｍ以下と微細化されたものであっ
ても、確実にゲート電極の上側方部の斜め上方に位置す
る第２の絶縁層を残させる。
のＭＯＳ型トランジスタの対向したゲート電極の一側面
間の間隔を０．３６μｍ以下と微細化されたものであっ
ても、確実にゲート電極の上側方部の斜め上方に位置す
る第２の絶縁層を残させる。
【００５３】この発明の第２０の発明にあっては、さら
に、ウェットエッチングが層間絶縁層の残部を確実にす
べて除去せしめる。
に、ウェットエッチングが層間絶縁層の残部を確実にす
べて除去せしめる。
【００５４】
実施例１．以下にこの発明の実施例１を図１ないし図１
３に基づいて説明する。図１はこの発明の実施例１を示
すダイナミックランダムアクセスメモリ（ＤＲＡＭ）に
おけるビット線が形成された時点の要部断面図であり、
図１において、１はＰ型のシリコン基板からなる半導体
基板、２はこの半導体基板の一主面に形成され、素子間
に電気的に分離するための分離酸化膜で、図示していな
いが、通常はこの分離酸化膜直下にＰ+ の不純物拡散領
域からなるチャネルストッパが形成されている。３は上
記半導体基板１の一主面に形成された一方のソース／ド
レイン領域で、Ｎ型の低不純物拡散領域３ａと高不純物
拡散領域３ｂとによって構成されているものであり、こ
の実施例１では、例えば、低不純物拡散領域３ａの幅
（図示左右方向）が略０．３６μｍであるとともに高不
純物拡散領域３ｂの深さが略１００オングストローム
（Å）である。
３に基づいて説明する。図１はこの発明の実施例１を示
すダイナミックランダムアクセスメモリ（ＤＲＡＭ）に
おけるビット線が形成された時点の要部断面図であり、
図１において、１はＰ型のシリコン基板からなる半導体
基板、２はこの半導体基板の一主面に形成され、素子間
に電気的に分離するための分離酸化膜で、図示していな
いが、通常はこの分離酸化膜直下にＰ+ の不純物拡散領
域からなるチャネルストッパが形成されている。３は上
記半導体基板１の一主面に形成された一方のソース／ド
レイン領域で、Ｎ型の低不純物拡散領域３ａと高不純物
拡散領域３ｂとによって構成されているものであり、こ
の実施例１では、例えば、低不純物拡散領域３ａの幅
（図示左右方向）が略０．３６μｍであるとともに高不
純物拡散領域３ｂの深さが略１００オングストローム
（Å）である。
【００５５】４は上記半導体基板１の一主面に、上記一
方のソース／ドレイン領域３とチャネル領域５を介して
離隔形成された他方のソース／ドレイン領域で、Ｎ型の
低不純物拡散領域４ａと高不純物拡散領域４ｂとによっ
て構成されているとともに、隣接した２つのメモリセル
のＭＯＳ型トランジスタにて共有化されているものであ
り、この実施例１では、例えば、低不純物拡散領域３ａ
の幅（図示左右方向）が略０．３６μｍであるとともに
高不純物拡散領域３ｂの深さが略１００オングストロー
ム（Å）である。なお、チャネル領域５はこの実施例１
では、例えばチャネル長（図示左右方向）が略０．２４
μｍであるともに、チャネル幅（図示紙面垂直方向）が
略０．３６μｍである。
方のソース／ドレイン領域３とチャネル領域５を介して
離隔形成された他方のソース／ドレイン領域で、Ｎ型の
低不純物拡散領域４ａと高不純物拡散領域４ｂとによっ
て構成されているとともに、隣接した２つのメモリセル
のＭＯＳ型トランジスタにて共有化されているものであ
り、この実施例１では、例えば、低不純物拡散領域３ａ
の幅（図示左右方向）が略０．３６μｍであるとともに
高不純物拡散領域３ｂの深さが略１００オングストロー
ム（Å）である。なお、チャネル領域５はこの実施例１
では、例えばチャネル長（図示左右方向）が略０．２４
μｍであるともに、チャネル幅（図示紙面垂直方向）が
略０．３６μｍである。
【００５６】６は上記半導体基板１のチャネル領域５上
に形成されたシリコン酸化膜からなるゲート絶縁膜で、
この実施例１では、例えば８０〜１３０Åの厚さにて形
成されている。７はこのゲート絶縁膜６上に形成された
ｎ型の不純物が導入されたポリシリコンからなるゲート
電極で、上記一対のソース／ドレイン領域３及び４とに
よってメモリセルのＭＯＳ型トランジスタを構成してい
るとともに、ワード線８（図示紙面垂直方向に延びる）
の一部を兼ねているものであり、この実施例１では、例
えば、厚さ１０００Å、幅（図示左右方向）０．２４μ
ｍのポリシリコンによって形成されたものである。な
お、隣接した２つのメモリセルのＭＯＳ型トランジスタ
のゲート電極７の間隔（対向した一側面間の間隔）は、
この実施例１では、例えば０．３６μｍにしてある。
に形成されたシリコン酸化膜からなるゲート絶縁膜で、
この実施例１では、例えば８０〜１３０Åの厚さにて形
成されている。７はこのゲート絶縁膜６上に形成された
ｎ型の不純物が導入されたポリシリコンからなるゲート
電極で、上記一対のソース／ドレイン領域３及び４とに
よってメモリセルのＭＯＳ型トランジスタを構成してい
るとともに、ワード線８（図示紙面垂直方向に延びる）
の一部を兼ねているものであり、この実施例１では、例
えば、厚さ１０００Å、幅（図示左右方向）０．２４μ
ｍのポリシリコンによって形成されたものである。な
お、隣接した２つのメモリセルのＭＯＳ型トランジスタ
のゲート電極７の間隔（対向した一側面間の間隔）は、
この実施例１では、例えば０．３６μｍにしてある。
【００５７】９は上記ゲート電極７及びワード線８上に
形成されたシリコン酸化膜からなる上敷絶縁膜で、この
実施例１では厚さが１１００Åである。１０は上記ゲー
ト電極７及びワード線８と上敷絶縁膜１０の両側面それ
ぞれに形成されたシリコン酸化膜からなるサイドウォー
ルで、この実施例１では、例えば、上記半導体基板１の
一主面との接触部分の幅（図示左右方向）が８００Åに
形成されている。１１は上記一対のソース／ドレイン領
域３及び４と上記上敷絶縁膜９と上記サイドウォール１
０上、つまり、上記半導体基板１の一主面全面上に形成
され、上記ソース／ドレイン領域４の位置に開口部が形
成されたシリコン酸化膜からなる薄い絶縁層（第１の絶
縁層）で、この実施例１では、例えば厚さが１００Åで
ある。
形成されたシリコン酸化膜からなる上敷絶縁膜で、この
実施例１では厚さが１１００Åである。１０は上記ゲー
ト電極７及びワード線８と上敷絶縁膜１０の両側面それ
ぞれに形成されたシリコン酸化膜からなるサイドウォー
ルで、この実施例１では、例えば、上記半導体基板１の
一主面との接触部分の幅（図示左右方向）が８００Åに
形成されている。１１は上記一対のソース／ドレイン領
域３及び４と上記上敷絶縁膜９と上記サイドウォール１
０上、つまり、上記半導体基板１の一主面全面上に形成
され、上記ソース／ドレイン領域４の位置に開口部が形
成されたシリコン酸化膜からなる薄い絶縁層（第１の絶
縁層）で、この実施例１では、例えば厚さが１００Åで
ある。
【００５８】１２はこの薄い絶縁層１１に形成され、上
記ソース／ドレイン領域４の位置に上記絶縁層１１の開
口部と略同じ大きさの開口部が形成された上記絶縁層１
１とは材質の異なるシリコン窒化膜からなるエッチング
ストッパ層（第２の絶縁層）で、この実施例１では、例
えばゲート電極７上に位置する厚さ（図示削られた部分
は除く、ゲート電極７上に位置する最大膜厚に相当す
る）が５００〜６００Åである。１３はこのエッチング
ストッパ層上に形成され、上記ソース／ドレイン領域４
の位置にコンタクトホール１３ａが形成されたシリコン
酸化膜からなる層間絶縁層で、この実施例１では、例え
ば、上記半導体基板１の一主面から約４０００Åの位
置、上記ゲート電極７上の上敷絶縁膜９の上方約１１０
０Åの位置、上記分離酸化膜２上のワード線８上の上敷
絶縁膜９の最上点上方約５００Åの位置に略平坦面を有
するように形成されるとともにコンタクトホール１３ａ
の大きさは、上面に位置する開口径が０．３０〜０．３
５μｍであるとともに、ソース／ドレイン領域に近接す
る位置の開口幅が０．２０μｍであり、図示ではアライ
メントずれにより、図示左側のゲート電極７上に開口の
一部が形成されている。
記ソース／ドレイン領域４の位置に上記絶縁層１１の開
口部と略同じ大きさの開口部が形成された上記絶縁層１
１とは材質の異なるシリコン窒化膜からなるエッチング
ストッパ層（第２の絶縁層）で、この実施例１では、例
えばゲート電極７上に位置する厚さ（図示削られた部分
は除く、ゲート電極７上に位置する最大膜厚に相当す
る）が５００〜６００Åである。１３はこのエッチング
ストッパ層上に形成され、上記ソース／ドレイン領域４
の位置にコンタクトホール１３ａが形成されたシリコン
酸化膜からなる層間絶縁層で、この実施例１では、例え
ば、上記半導体基板１の一主面から約４０００Åの位
置、上記ゲート電極７上の上敷絶縁膜９の上方約１１０
０Åの位置、上記分離酸化膜２上のワード線８上の上敷
絶縁膜９の最上点上方約５００Åの位置に略平坦面を有
するように形成されるとともにコンタクトホール１３ａ
の大きさは、上面に位置する開口径が０．３０〜０．３
５μｍであるとともに、ソース／ドレイン領域に近接す
る位置の開口幅が０．２０μｍであり、図示ではアライ
メントずれにより、図示左側のゲート電極７上に開口の
一部が形成されている。
【００５９】１４を上記層間絶縁層１３のコンクタトホ
ール１３ａと上記エッチングストッパ１２の開口部と上
記絶縁層１１の開口部を介して上記ソース／ドレイン領
域４に電気的に接続されるとともに、上記層間絶縁層１
３の平坦面上に延在して形成されたポリシリコンからな
る配線層となるビット線で、上記コンタクトホール１３
ａの両側に位置するサイドウォール１０上に位置するエ
ッチングストッパ層１２と接触して形成されているとと
もに、図示左側に位置するゲート電極７上方に位置する
エッチングストッパ層１２と接触して形成されているも
のである。
ール１３ａと上記エッチングストッパ１２の開口部と上
記絶縁層１１の開口部を介して上記ソース／ドレイン領
域４に電気的に接続されるとともに、上記層間絶縁層１
３の平坦面上に延在して形成されたポリシリコンからな
る配線層となるビット線で、上記コンタクトホール１３
ａの両側に位置するサイドウォール１０上に位置するエ
ッチングストッパ層１２と接触して形成されているとと
もに、図示左側に位置するゲート電極７上方に位置する
エッチングストッパ層１２と接触して形成されているも
のである。
【００６０】なお、上記実施例１において、図示Ａにて
示す領域が１ピッチであり、この図示Ａにて示す領域が
図示左側及び右側に繰り返して形成されているものであ
る。また、図１においては、ビット線１４が形成された
時点までしか示していないが、ソース／ドレイン領域３
は、ビット線１４の上層に形成されるポリシリコン等の
導電体層にて形成されるストレージノードに電気的に接
続され、このストレージノードとこのストレートノード
に誘電体層を介して対向して形成されるセルプレートと
によってメモリセルのキャパシタが形成されているもの
である。
示す領域が１ピッチであり、この図示Ａにて示す領域が
図示左側及び右側に繰り返して形成されているものであ
る。また、図１においては、ビット線１４が形成された
時点までしか示していないが、ソース／ドレイン領域３
は、ビット線１４の上層に形成されるポリシリコン等の
導電体層にて形成されるストレージノードに電気的に接
続され、このストレージノードとこのストレートノード
に誘電体層を介して対向して形成されるセルプレートと
によってメモリセルのキャパシタが形成されているもの
である。
【００６１】次にこの様に構成された半導体装置の製造
方法について図２ないし図１３に基づいて説明する。図
２ないし図１３は、図１に示されたソース／ドレイン領
域４を共有化した２つのＭＯＳ型トランジスタの部分を
工程順に示す図である。まず、図２に示すように、Ｐ型
の半導体基板１の一主面にチャネルストッパ（図示せ
ず）及び分離用酸化膜２を形成し、次に半導体基板１の
一主面にゲート絶縁膜６となる酸化膜層、ゲート電極７
となるポリシリコン層及び上敷絶縁膜９となるシリコン
酸化膜層を順次積層し、通常の写真製版記述を用いて、
ゲート絶縁膜６、ゲート電極７及び上敷絶縁膜９を形成
する。これら３層構造のゲート絶縁膜６、ゲート電極７
及び上敷絶縁膜９と分離用酸化膜２をマスクとしてひ素
（Ａｓ）などのＮ型不純物をイオン注入して、一対のソ
ース／ドレイン領域３及び４の低不純物拡散領域３ａ及
び４ａを形成する。
方法について図２ないし図１３に基づいて説明する。図
２ないし図１３は、図１に示されたソース／ドレイン領
域４を共有化した２つのＭＯＳ型トランジスタの部分を
工程順に示す図である。まず、図２に示すように、Ｐ型
の半導体基板１の一主面にチャネルストッパ（図示せ
ず）及び分離用酸化膜２を形成し、次に半導体基板１の
一主面にゲート絶縁膜６となる酸化膜層、ゲート電極７
となるポリシリコン層及び上敷絶縁膜９となるシリコン
酸化膜層を順次積層し、通常の写真製版記述を用いて、
ゲート絶縁膜６、ゲート電極７及び上敷絶縁膜９を形成
する。これら３層構造のゲート絶縁膜６、ゲート電極７
及び上敷絶縁膜９と分離用酸化膜２をマスクとしてひ素
（Ａｓ）などのＮ型不純物をイオン注入して、一対のソ
ース／ドレイン領域３及び４の低不純物拡散領域３ａ及
び４ａを形成する。
【００６２】なお、ゲート絶縁膜６は、この実施例１で
は例えば、７５０℃〜９００℃で１０分、熱酸化を行っ
て得た膜厚略１００Åのシリコン酸化膜を用いて形成し
たものである。ゲート電極７は、この実施例１では、例
えば、ＳｉＨ4 とＰＨ3 の混合ガスを用いて減圧ＣＶＤ
法によって２分間処理して得たＮ型不純物が導入された
膜厚１０００Åのポリシリコン膜を用いて形成したもの
である。上敷絶縁膜９は、この実施例１では例えば、テ
トラエトキシシラン（以下、ＴＥＯＳと称す）を用い
た、８００℃〜１１００℃における熱分解ＣＶＤ法によ
って得た膜厚１１００ÅのＴＥＯＳ膜を用いて形成した
ものである。また、ゲート絶縁膜６、ゲート電極７及び
上敷絶縁膜９の３層構造を得るための写真製版は、この
実施例では、例えば、ゲート電極７の幅が０．２４μ
ｍ、隣接したゲート電極７の一側面間の間隔が０．３６
μｍ、ゲート電極７の他側面と分離用酸化膜２の端部と
の間隔が０．３６μｍになるように、パターニングされ
たレジストを用いて行っているものである。
は例えば、７５０℃〜９００℃で１０分、熱酸化を行っ
て得た膜厚略１００Åのシリコン酸化膜を用いて形成し
たものである。ゲート電極７は、この実施例１では、例
えば、ＳｉＨ4 とＰＨ3 の混合ガスを用いて減圧ＣＶＤ
法によって２分間処理して得たＮ型不純物が導入された
膜厚１０００Åのポリシリコン膜を用いて形成したもの
である。上敷絶縁膜９は、この実施例１では例えば、テ
トラエトキシシラン（以下、ＴＥＯＳと称す）を用い
た、８００℃〜１１００℃における熱分解ＣＶＤ法によ
って得た膜厚１１００ÅのＴＥＯＳ膜を用いて形成した
ものである。また、ゲート絶縁膜６、ゲート電極７及び
上敷絶縁膜９の３層構造を得るための写真製版は、この
実施例では、例えば、ゲート電極７の幅が０．２４μ
ｍ、隣接したゲート電極７の一側面間の間隔が０．３６
μｍ、ゲート電極７の他側面と分離用酸化膜２の端部と
の間隔が０．３６μｍになるように、パターニングされ
たレジストを用いて行っているものである。
【００６３】次に、図３に示すように、サイドウォール
１０を形成するために、この実施例１では例えば、８０
０℃〜１１００℃における熱分解ＣＶＤ法によって膜厚
８００ÅのＴＥＯＳ膜１０Ａを形成する。このＴＥＯＳ
膜１０Ａを異方性エッチングを行うことにより、図４に
示すようにこの実施例１では例えば、半導体基板１の一
主面との接触部分の幅（図示左右方向）が８００Åであ
るサイドウォール１０を形成し、３層構造のゲート絶縁
膜６、ゲート電極７及び上敷絶縁膜９とサイドウォール
１０並びに分離用酸化膜２をマスクとしてひ素（Ａｓ）
またはリン（Ｐ）などのＮ型不純物をイオン注入して、
一対のソース／ドレイン領域３及び４の高不純物拡散領
域３ｂ及び４ｂを形成して、一対のソース／ドレイン領
域３及び４を形成する。この高不純物拡散領域３ｂ及び
４ｂは、この実施例１では例えば、その深さを略１００
Åにされているものである。
１０を形成するために、この実施例１では例えば、８０
０℃〜１１００℃における熱分解ＣＶＤ法によって膜厚
８００ÅのＴＥＯＳ膜１０Ａを形成する。このＴＥＯＳ
膜１０Ａを異方性エッチングを行うことにより、図４に
示すようにこの実施例１では例えば、半導体基板１の一
主面との接触部分の幅（図示左右方向）が８００Åであ
るサイドウォール１０を形成し、３層構造のゲート絶縁
膜６、ゲート電極７及び上敷絶縁膜９とサイドウォール
１０並びに分離用酸化膜２をマスクとしてひ素（Ａｓ）
またはリン（Ｐ）などのＮ型不純物をイオン注入して、
一対のソース／ドレイン領域３及び４の高不純物拡散領
域３ｂ及び４ｂを形成して、一対のソース／ドレイン領
域３及び４を形成する。この高不純物拡散領域３ｂ及び
４ｂは、この実施例１では例えば、その深さを略１００
Åにされているものである。
【００６４】次に、図５に示すように、一対のソース／
ドレイン領域３及び４と上敷絶縁膜９とサイドウォール
１０上、つまり、半導体基板１の一主面全面上に、この
実施例１では例えば、８００℃〜１１００℃における熱
分解ＣＶＤ法によって膜厚１００ÅのＴＥＯＳ膜からな
る薄い絶縁層（第１の絶縁層）１１を形成する。その
後、図６に示すように、絶縁層１１上に、ゲート電極７
の上方にある厚さ（図６図示Ｂにて示す厚さ）が、ゲー
ト電極７の一側面間、つまり、ソース／ドレイン領域の
上方にある厚さ（図６に図示Ｃにて示す厚さ）よりも十
分に厚く、つまり、３倍以上厚く、しかも、ゲート電極
７の上側肩部の斜め上方にある厚さ（図６図示Ｄにて示
す厚さ）が厚い、つまり、図６図示Ｃにて示す厚さより
３倍以上厚いシリコン窒化膜からなるエッチングストッ
パ層（第２の絶縁層）１２を形成する。
ドレイン領域３及び４と上敷絶縁膜９とサイドウォール
１０上、つまり、半導体基板１の一主面全面上に、この
実施例１では例えば、８００℃〜１１００℃における熱
分解ＣＶＤ法によって膜厚１００ÅのＴＥＯＳ膜からな
る薄い絶縁層（第１の絶縁層）１１を形成する。その
後、図６に示すように、絶縁層１１上に、ゲート電極７
の上方にある厚さ（図６図示Ｂにて示す厚さ）が、ゲー
ト電極７の一側面間、つまり、ソース／ドレイン領域の
上方にある厚さ（図６に図示Ｃにて示す厚さ）よりも十
分に厚く、つまり、３倍以上厚く、しかも、ゲート電極
７の上側肩部の斜め上方にある厚さ（図６図示Ｄにて示
す厚さ）が厚い、つまり、図６図示Ｃにて示す厚さより
３倍以上厚いシリコン窒化膜からなるエッチングストッ
パ層（第２の絶縁層）１２を形成する。
【００６５】このエッチングストッパ層１２は、この実
施例１で例えば、図６図示Ｂにて示す厚さが５００〜６
００Å、図６図示Ｃにて示す厚さが１００〜２００Å、
図６図示Ｄにて示す厚さが８００〜９００Åに形成され
ているものであり、具体的には次のような２つの方法の
いずれか一つの方法で形成したものである。第１の方法
は、例えば、半導体基板１の温度を４００℃に、１〜１
０Torrの圧力でＳｉＨ4 を１５０sccm、ＮＨ3 を３００
sccmの雰囲気にてＲＦパワーが５００Ｗにて対向電極に
高周波を印加してシリコン窒化膜を生成する低温のプラ
ズマ化学気相長（ＣＶＤ）法である。この低温ＣＶＤ法
によれば、開口のおける底の部分、つまり、ゲート電極
７の一側面間の狭い領域における底の部分には、吸着確
率が低下して成膜しにくいため、図示のような膜厚形状
をしたシリコン窒化膜が得られるものである。
施例１で例えば、図６図示Ｂにて示す厚さが５００〜６
００Å、図６図示Ｃにて示す厚さが１００〜２００Å、
図６図示Ｄにて示す厚さが８００〜９００Åに形成され
ているものであり、具体的には次のような２つの方法の
いずれか一つの方法で形成したものである。第１の方法
は、例えば、半導体基板１の温度を４００℃に、１〜１
０Torrの圧力でＳｉＨ4 を１５０sccm、ＮＨ3 を３００
sccmの雰囲気にてＲＦパワーが５００Ｗにて対向電極に
高周波を印加してシリコン窒化膜を生成する低温のプラ
ズマ化学気相長（ＣＶＤ）法である。この低温ＣＶＤ法
によれば、開口のおける底の部分、つまり、ゲート電極
７の一側面間の狭い領域における底の部分には、吸着確
率が低下して成膜しにくいため、図示のような膜厚形状
をしたシリコン窒化膜が得られるものである。
【００６６】第２の方法は、例えば、ターゲット圧力が
５〜１０ｍTorrになるようにアルゴン（Ａｒ）にて調整
（到達圧力１０-8〜１０-6ｍTorr）し、半導体基板１の
一主面に対して斜め方向からイオンを照射させる高周波
スパッタリングによるスパッタ法である。このスパッタ
法によれば、斜めの方向から照射するイオンによる成膜
であるため、開口における入口部分、つまり、ゲート電
極７の上側肩部は成膜しやすく、開口における底の部
分、つまり、ゲート電極７の一側面間の狭い領域におけ
る底の部分にはイオンが入りにくく成膜しにくいため、
図示のような膜厚形状をしたシリコン窒化膜が得られる
ものである。
５〜１０ｍTorrになるようにアルゴン（Ａｒ）にて調整
（到達圧力１０-8〜１０-6ｍTorr）し、半導体基板１の
一主面に対して斜め方向からイオンを照射させる高周波
スパッタリングによるスパッタ法である。このスパッタ
法によれば、斜めの方向から照射するイオンによる成膜
であるため、開口における入口部分、つまり、ゲート電
極７の上側肩部は成膜しやすく、開口における底の部
分、つまり、ゲート電極７の一側面間の狭い領域におけ
る底の部分にはイオンが入りにくく成膜しにくいため、
図示のような膜厚形状をしたシリコン窒化膜が得られる
ものである。
【００６７】このようにしてエッチングストッパ層１２
を成膜した後にこのエッチングストッパ層１２上にシリ
コン酸化膜からなる層間絶縁層１３を形成する。この層
間絶縁層１３は、まず、図７に示すように、エッチング
ストッパ層１２上に下地段差を低減できるように、この
実施例１で例えは、８００℃〜１１００℃における熱分
解ＣＶＤ法によって膜厚略１μｍのＴＥＯＳ厚膜１３Ａ
を形成するとともに、このＴＥＯＳ厚膜１３Ａ上に液状
のＳＯＧを塗布して平坦化した後、シンタしてシリコン
酸化膜に近いＳＯＧ膜１３Ｂを形成する。
を成膜した後にこのエッチングストッパ層１２上にシリ
コン酸化膜からなる層間絶縁層１３を形成する。この層
間絶縁層１３は、まず、図７に示すように、エッチング
ストッパ層１２上に下地段差を低減できるように、この
実施例１で例えは、８００℃〜１１００℃における熱分
解ＣＶＤ法によって膜厚略１μｍのＴＥＯＳ厚膜１３Ａ
を形成するとともに、このＴＥＯＳ厚膜１３Ａ上に液状
のＳＯＧを塗布して平坦化した後、シンタしてシリコン
酸化膜に近いＳＯＧ膜１３Ｂを形成する。
【００６８】その後、ＳＯＧ膜１３Ｂ及びＴＥＯＳ厚膜
１３Ａを、絶縁膜としてふさわしくないＳＯＧ膜１３Ｂ
を残さないように、通常知られている方法でエッチング
を行い、例えば、半導体基板１の一主面から約４０００
Åの位置、ゲート電極７上の上敷絶縁膜９の上方約１１
００Åの位置、分離酸化膜２上のワード線８上の上敷絶
縁膜９の最上点上方約５００Åの位置に略平坦面を有す
る、シリコン酸化膜（ＴＥＯＳ）からなる層間絶縁層１
３を得ているものである。
１３Ａを、絶縁膜としてふさわしくないＳＯＧ膜１３Ｂ
を残さないように、通常知られている方法でエッチング
を行い、例えば、半導体基板１の一主面から約４０００
Åの位置、ゲート電極７上の上敷絶縁膜９の上方約１１
００Åの位置、分離酸化膜２上のワード線８上の上敷絶
縁膜９の最上点上方約５００Åの位置に略平坦面を有す
る、シリコン酸化膜（ＴＥＯＳ）からなる層間絶縁層１
３を得ているものである。
【００６９】次に、図９に示すように、例えばノボラッ
ク系樹脂からなるレジストを層間絶縁層１３上に塗布
し、露光し、現像して写真製版することにより、ソース
／ドレイン領域４の位置に開口１５ａを有したレジスト
マスク１５を形成する。このレジストマスク１５は、こ
の実施例１では例えば、膜厚０．８〜１．０μｍ、開口
１５ａの系が０．３０〜０．３５μｍにしてあるもので
ある。なお、径を０．３０μｍ未満にすると、層間絶縁
層１３にコンタクトホール１３ａをあける際に、穴があ
かなかったり、大きな穴になってしまったり安定した開
孔が得られなくなるため、開口１５ａの径を０．３０μ
ｍ以上にしてあるものである。
ク系樹脂からなるレジストを層間絶縁層１３上に塗布
し、露光し、現像して写真製版することにより、ソース
／ドレイン領域４の位置に開口１５ａを有したレジスト
マスク１５を形成する。このレジストマスク１５は、こ
の実施例１では例えば、膜厚０．８〜１．０μｍ、開口
１５ａの系が０．３０〜０．３５μｍにしてあるもので
ある。なお、径を０．３０μｍ未満にすると、層間絶縁
層１３にコンタクトホール１３ａをあける際に、穴があ
かなかったり、大きな穴になってしまったり安定した開
孔が得られなくなるため、開口１５ａの径を０．３０μ
ｍ以上にしてあるものである。
【００７０】次に、図１０に示すように、開口１５ａが
形成されたレジストマスク１５（この図では、図示左側
に若干アライメントがずれた場合を示している）をマス
クとして、Ｃ4 Ｆ8 等のフロロカーボン系ガスのプラズ
マにより、シリコン酸化膜／シリコン窒化膜高選択ドラ
イエッチングを行い、層間絶縁層１３にコンタクトホー
ル１３ａを形成する。具体的には、例えば、ＥＣＲ装置
にて、０．５〜２０ｍTorrの圧力でＣ4 Ｆ8と酸素（Ｏ
2 ）の混合ガスを２０〜４０sccmの雰囲気にてマイクロ
波パワーが１０００〜２０００Ｗ、ＲＦパワーが４００
〜８００Ｗにてドライエッチング（スパッタエッチン
グ）を行う。
形成されたレジストマスク１５（この図では、図示左側
に若干アライメントがずれた場合を示している）をマス
クとして、Ｃ4 Ｆ8 等のフロロカーボン系ガスのプラズ
マにより、シリコン酸化膜／シリコン窒化膜高選択ドラ
イエッチングを行い、層間絶縁層１３にコンタクトホー
ル１３ａを形成する。具体的には、例えば、ＥＣＲ装置
にて、０．５〜２０ｍTorrの圧力でＣ4 Ｆ8と酸素（Ｏ
2 ）の混合ガスを２０〜４０sccmの雰囲気にてマイクロ
波パワーが１０００〜２０００Ｗ、ＲＦパワーが４００
〜８００Ｗにてドライエッチング（スパッタエッチン
グ）を行う。
【００７１】この時、平坦部のシリコン窒化膜に対する
シリコン酸化膜における選択比は３０〜５０倍であり、
鋭角部のシリコン窒化膜に対するシリコン酸化膜におけ
る選択比は８〜１０倍程度に低下しているものである。
このことは、図１４に示したイオンビームの入射角に対
するスパッタ率の関係から理解されるように、入射角が
０（つまり平坦部を意味する）に対して入射角が４５°
でスパッタ率が最大となる。したがって、鋭角部のシリ
コン窒化膜に対するシリコン酸化膜における選択比が平
坦部のシリコン窒化膜に対するシリコン酸化膜における
選択比より小さく、鋭角部のシリコン窒化膜が平坦部の
シリコン窒化膜よりより多くエッチングされることにな
る。
シリコン酸化膜における選択比は３０〜５０倍であり、
鋭角部のシリコン窒化膜に対するシリコン酸化膜におけ
る選択比は８〜１０倍程度に低下しているものである。
このことは、図１４に示したイオンビームの入射角に対
するスパッタ率の関係から理解されるように、入射角が
０（つまり平坦部を意味する）に対して入射角が４５°
でスパッタ率が最大となる。したがって、鋭角部のシリ
コン窒化膜に対するシリコン酸化膜における選択比が平
坦部のシリコン窒化膜に対するシリコン酸化膜における
選択比より小さく、鋭角部のシリコン窒化膜が平坦部の
シリコン窒化膜よりより多くエッチングされることにな
る。
【００７２】ゆえに、ゲート電極７上部に位置するエッ
チングストッパ層１２が露出後、さらに、層間絶縁層１
３をエッチングしても、ゲート電極７上部に位置するエ
ッチングストッパ層１２は高い選択比でしかエッチング
されないので、層間絶縁層１３のエッチングに比べて非
常に少ないエッチングでしかない。また、ゲート電極７
の上側肩部の斜め上方にあるエッチングストッパ１３は
平坦でなく角度を有しているので、選択比は平坦部に比
べ落ちるため、平坦部のエッチングより多いエッチング
（層間絶縁層１３のエッチングに対しては少ない）にな
る。
チングストッパ層１２が露出後、さらに、層間絶縁層１
３をエッチングしても、ゲート電極７上部に位置するエ
ッチングストッパ層１２は高い選択比でしかエッチング
されないので、層間絶縁層１３のエッチングに比べて非
常に少ないエッチングでしかない。また、ゲート電極７
の上側肩部の斜め上方にあるエッチングストッパ１３は
平坦でなく角度を有しているので、選択比は平坦部に比
べ落ちるため、平坦部のエッチングより多いエッチング
（層間絶縁層１３のエッチングに対しては少ない）にな
る。
【００７３】しかし、この実施例１においては、ゲート
電極７の上方にある厚さをソース／ドレイン領域４の上
方にある厚さに対して十分に厚くして、ゲート電極７の
上側肩部に斜め上方にある厚さを厚くなるように形成し
ているため、ソース／ドレイン領域４の上方に位置する
エッチングストッパ層１２が露出するまで、層間絶縁層
１３をエッチングしても、図１０に示したように、図示
左側に位置するゲート電極７の上側肩部の斜め上方のエ
ッチングストッパ層１２は薄くなって丸み（積層時逆テ
ーパ状（コンタクトホール１３ａの縦中心線、半導体基
板１の一主面に対して垂直な方向の線、に図示上部が近
く下部が遠くなる形状）であったものが順テーパ状にな
る）を帯びるものの、シリコン酸化膜からなる絶縁層１
１が露出する部分は全くなく、すべてエッチングストッ
パ層１２にて覆われているものである。
電極７の上方にある厚さをソース／ドレイン領域４の上
方にある厚さに対して十分に厚くして、ゲート電極７の
上側肩部に斜め上方にある厚さを厚くなるように形成し
ているため、ソース／ドレイン領域４の上方に位置する
エッチングストッパ層１２が露出するまで、層間絶縁層
１３をエッチングしても、図１０に示したように、図示
左側に位置するゲート電極７の上側肩部の斜め上方のエ
ッチングストッパ層１２は薄くなって丸み（積層時逆テ
ーパ状（コンタクトホール１３ａの縦中心線、半導体基
板１の一主面に対して垂直な方向の線、に図示上部が近
く下部が遠くなる形状）であったものが順テーパ状にな
る）を帯びるものの、シリコン酸化膜からなる絶縁層１
１が露出する部分は全くなく、すべてエッチングストッ
パ層１２にて覆われているものである。
【００７４】次に、図１１に示すように、塩素（Ｃ
ｌ2 ）ガスプラズマを用いて、シリコン酸化膜からなる
絶縁層１１に対して高選択のシリコン窒化膜からなるエ
ッチングストッパ層１２に異方性エッチングを行い、エ
ッチングストッパ層１２に開口部１２ａを設けて絶縁層
１１を露出させる。このエッチングストッパ層１２のエ
ッチングの具体的方法は次の２つの方法のいずれかで行
うものである。第１の方法は、例えば、ＥＣＲ装置に
て、１〜２ｍTorrの圧力でＣＨＦ3 と酸素（Ｏ2 ）の混
合ガス（ＣＨＦ3 ／Ｏ2 が４０／２０の割合）を用いて
マイクロ波パワーが１０００〜２０００Ｗ、ＲＦパワー
が５００〜８００Ｗにてドライエッチング（スパッタエ
ッチング）を行う。第２の方法は、例えば、平行平板型
ＲＩＥ装置（有磁場ＲＩＥ装置でも可）にて、１０〜３
０ｍTorrの圧力でＣＨＦ3 とＣＦ4 とアルゴン（Ａｒ）
の混合ガスを用いてＲＦパワーが略１０００Ｗにてドラ
イエッチング（スパッタエッチング）を行う。
ｌ2 ）ガスプラズマを用いて、シリコン酸化膜からなる
絶縁層１１に対して高選択のシリコン窒化膜からなるエ
ッチングストッパ層１２に異方性エッチングを行い、エ
ッチングストッパ層１２に開口部１２ａを設けて絶縁層
１１を露出させる。このエッチングストッパ層１２のエ
ッチングの具体的方法は次の２つの方法のいずれかで行
うものである。第１の方法は、例えば、ＥＣＲ装置に
て、１〜２ｍTorrの圧力でＣＨＦ3 と酸素（Ｏ2 ）の混
合ガス（ＣＨＦ3 ／Ｏ2 が４０／２０の割合）を用いて
マイクロ波パワーが１０００〜２０００Ｗ、ＲＦパワー
が５００〜８００Ｗにてドライエッチング（スパッタエ
ッチング）を行う。第２の方法は、例えば、平行平板型
ＲＩＥ装置（有磁場ＲＩＥ装置でも可）にて、１０〜３
０ｍTorrの圧力でＣＨＦ3 とＣＦ4 とアルゴン（Ａｒ）
の混合ガスを用いてＲＦパワーが略１０００Ｗにてドラ
イエッチング（スパッタエッチング）を行う。
【００７５】このようにして、絶縁層１１を露出させる
までエッチングストッパ層１２に異方性エッチングを行
うと、サイドウォール１０の側面上にある露出されたエ
ッチングストッパ層１２およびゲート電極７の上方にあ
る露出されたエッチングストッパ層１２もエッチングさ
れるものの、ゲート電極７の上側型部の斜め上方にある
厚さ及びゲート電極７の上方にある厚さがソース／ドレ
イン領域４の上方にある厚さに対して十分の厚さにある
ため、図１１に示すように、ソース／ドレイン領域４の
上方にある絶縁層１１のみが開口部１２ａにより露出さ
れ、サイドウォール１０の側面上及びゲート電極７の上
方にある絶縁層１１は全く露出されていないものであっ
た。
までエッチングストッパ層１２に異方性エッチングを行
うと、サイドウォール１０の側面上にある露出されたエ
ッチングストッパ層１２およびゲート電極７の上方にあ
る露出されたエッチングストッパ層１２もエッチングさ
れるものの、ゲート電極７の上側型部の斜め上方にある
厚さ及びゲート電極７の上方にある厚さがソース／ドレ
イン領域４の上方にある厚さに対して十分の厚さにある
ため、図１１に示すように、ソース／ドレイン領域４の
上方にある絶縁層１１のみが開口部１２ａにより露出さ
れ、サイドウォール１０の側面上及びゲート電極７の上
方にある絶縁層１１は全く露出されていないものであっ
た。
【００７６】次に、図１２に示すように、Ｃ4 Ｆ8 等の
フロロカーボン系ガスのプラズマにより、シリコン酸化
膜／シリコン窒化膜高選択ドライエッチングを行い、絶
縁層１１に開口部１１ａを形成する。具体的には、例え
ば、ＥＣＲ装置にて、０．５〜２０ｍTorrの圧力でＣ4
Ｆ8と酸素（Ｏ2 ）の混合ガスを２０〜４０sccmの雰囲
気にてマイクロ波パワーが１０００〜２０００Ｗ、ＲＦ
パワーが４００〜８００Ｗにてドライエッチング（スパ
ッタエッチング）を行なう。このときのシリコン窒化膜
に対するシリコン酸化膜の選択比は３０〜１００倍であ
るので、１００Åと薄いシリコン酸化膜からなる絶縁層
１１をエッチングしてソース／ドレイン領域４を露出さ
せる開口部１１ａを形成しても、層間絶縁層１３のコン
タクトホール１３ａにて露出されたエッチングストッパ
層１２はほとんどエッチングされないものである。
フロロカーボン系ガスのプラズマにより、シリコン酸化
膜／シリコン窒化膜高選択ドライエッチングを行い、絶
縁層１１に開口部１１ａを形成する。具体的には、例え
ば、ＥＣＲ装置にて、０．５〜２０ｍTorrの圧力でＣ4
Ｆ8と酸素（Ｏ2 ）の混合ガスを２０〜４０sccmの雰囲
気にてマイクロ波パワーが１０００〜２０００Ｗ、ＲＦ
パワーが４００〜８００Ｗにてドライエッチング（スパ
ッタエッチング）を行なう。このときのシリコン窒化膜
に対するシリコン酸化膜の選択比は３０〜１００倍であ
るので、１００Åと薄いシリコン酸化膜からなる絶縁層
１１をエッチングしてソース／ドレイン領域４を露出さ
せる開口部１１ａを形成しても、層間絶縁層１３のコン
タクトホール１３ａにて露出されたエッチングストッパ
層１２はほとんどエッチングされないものである。
【００７７】このときのエッチングストッパ層１２にお
ける、ゲート電極７の上方にある厚さ（図６図示Ｂにて
示す部分に相当）及びゲート電極７の上側肩部の斜め上
方にある厚さ（図６図示Ｄにて示す部分に相当）を調べ
たところ、ゲート電極７の上方にある厚さ（図６図示Ｂ
にて示す厚さ）を６００Å及びソース／ドレイン領域の
上方にある厚さ（図６図示Ｃにて示す厚さ）を２００Å
になるようにしてゲート電極７の上側肩部の斜め上方に
ある厚さ（図６図示Ｄにて示す厚さ）を９００Åにして
積層されたエッチングストッパ層１２は、層間絶縁層１
３のエッチング及びエッチングストッパ層１２の絶縁層
１１の露出するまでのエッチングにより、ゲート電極７
の上方にある厚さ及びゲート電極７の上側肩部の斜め上
方にある厚さがそれぞれ略１５０Å存在した。そして、
ゲート電極７上に位置するエッチングストッパ層１２の
最大膜厚は層間絶縁層１３のコンタクトホール１３ａに
て露出されていない部分にある６００Åとなっている。
ける、ゲート電極７の上方にある厚さ（図６図示Ｂにて
示す部分に相当）及びゲート電極７の上側肩部の斜め上
方にある厚さ（図６図示Ｄにて示す部分に相当）を調べ
たところ、ゲート電極７の上方にある厚さ（図６図示Ｂ
にて示す厚さ）を６００Å及びソース／ドレイン領域の
上方にある厚さ（図６図示Ｃにて示す厚さ）を２００Å
になるようにしてゲート電極７の上側肩部の斜め上方に
ある厚さ（図６図示Ｄにて示す厚さ）を９００Åにして
積層されたエッチングストッパ層１２は、層間絶縁層１
３のエッチング及びエッチングストッパ層１２の絶縁層
１１の露出するまでのエッチングにより、ゲート電極７
の上方にある厚さ及びゲート電極７の上側肩部の斜め上
方にある厚さがそれぞれ略１５０Å存在した。そして、
ゲート電極７上に位置するエッチングストッパ層１２の
最大膜厚は層間絶縁層１３のコンタクトホール１３ａに
て露出されていない部分にある６００Åとなっている。
【００７８】次に、図１３に示すように、レジストマス
ク１５を通常の方法にて除去し、通常のＣＶＤ法により
ポリシリコン層を全面に積層し、通常の写真製版技術を
用いて、ポリシリコン層をエッチングして、層間絶縁層
１３のコンタクトホール１３ａ、エッチングストッパ層
１２の開口部１２ａ及び絶縁層１１の開口部１１ａを介
してソース／ドレイン領域４に電気的に接続された配線
層となるビット線１４を形成する。
ク１５を通常の方法にて除去し、通常のＣＶＤ法により
ポリシリコン層を全面に積層し、通常の写真製版技術を
用いて、ポリシリコン層をエッチングして、層間絶縁層
１３のコンタクトホール１３ａ、エッチングストッパ層
１２の開口部１２ａ及び絶縁層１１の開口部１１ａを介
してソース／ドレイン領域４に電気的に接続された配線
層となるビット線１４を形成する。
【００７９】このようにして製造された半導体装置にあ
っては、エッチングストッパ層１２をゲート電極７上に
位置する最大膜厚が５００〜６００Åとしたものとし
た、言い換えれば、ゲート電極７の上方にある厚さ及び
ゲート電極７の上側肩部の斜め上方にある厚さが、ゲー
ト電極７の一側面間、つまり、ソース／ドレイン領域の
上方にある厚さよりも十分に厚く、つまり、３倍以上厚
くしたエッチングストッパ層１２を積層した後に、ビッ
ト線１４とソース／ドレイン領域４とを電気的に接続す
るための、層間絶縁層１３のコンタクトホール１３ａ、
エッチングストッパ層１２の開口部１２ａ及び絶縁層１
１の開口部１１ａをエッチングしたので、隣接した２つ
のＭＯＳ型トランジスタのゲート電極７の対向した一側
面の間隔を０．３６μｍ以下と微細化しても、ゲート電
極７の上側肩部が層間絶縁層１３のコンタクトホール１
３ａに露出することはなく、ビット線１４とゲート電極
７とが電気的に短絡されることがなく、しかも、ビット
線１４とゲート電極７との耐圧マージンも充分であっ
た。
っては、エッチングストッパ層１２をゲート電極７上に
位置する最大膜厚が５００〜６００Åとしたものとし
た、言い換えれば、ゲート電極７の上方にある厚さ及び
ゲート電極７の上側肩部の斜め上方にある厚さが、ゲー
ト電極７の一側面間、つまり、ソース／ドレイン領域の
上方にある厚さよりも十分に厚く、つまり、３倍以上厚
くしたエッチングストッパ層１２を積層した後に、ビッ
ト線１４とソース／ドレイン領域４とを電気的に接続す
るための、層間絶縁層１３のコンタクトホール１３ａ、
エッチングストッパ層１２の開口部１２ａ及び絶縁層１
１の開口部１１ａをエッチングしたので、隣接した２つ
のＭＯＳ型トランジスタのゲート電極７の対向した一側
面の間隔を０．３６μｍ以下と微細化しても、ゲート電
極７の上側肩部が層間絶縁層１３のコンタクトホール１
３ａに露出することはなく、ビット線１４とゲート電極
７とが電気的に短絡されることがなく、しかも、ビット
線１４とゲート電極７との耐圧マージンも充分であっ
た。
【００８０】また、隣接した２つのＭＯＳ型トランジス
タのゲート電極７の対向した一側面の間隔を０．３６μ
ｍ以下と微細化した場合でも、層間絶縁層１３のコンタ
クトホール１３ａ、エッチングストッパ層１２の開口部
１２ａ及び絶縁層１１の開口部１１ａをエッチングする
ための、レジストマスク１５の開口部１５ａの開口径を
０．３０〜０．３５μｍとすることができ、しかも、多
少のアライメントずれがあっても層間絶縁層１３のコン
タクトホール１３ａを安定にかつ精度よく形成できるも
のである。
タのゲート電極７の対向した一側面の間隔を０．３６μ
ｍ以下と微細化した場合でも、層間絶縁層１３のコンタ
クトホール１３ａ、エッチングストッパ層１２の開口部
１２ａ及び絶縁層１１の開口部１１ａをエッチングする
ための、レジストマスク１５の開口部１５ａの開口径を
０．３０〜０．３５μｍとすることができ、しかも、多
少のアライメントずれがあっても層間絶縁層１３のコン
タクトホール１３ａを安定にかつ精度よく形成できるも
のである。
【００８１】実施例２．以下にこの発明の実施例２につ
いて図１５ないし図１９に基づいて説明する。図１５は
この発明の実施例２を示すダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）におけるビット線が形成された時
点の要部断面図であり、図１にて示した実施例１とは、
実施例１が層間絶縁層１３を有しているものであるのに
対して、この実施例２は層間絶縁層１３を有しないもの
であり、その他の点については同様な構成になってい
る。
いて図１５ないし図１９に基づいて説明する。図１５は
この発明の実施例２を示すダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）におけるビット線が形成された時
点の要部断面図であり、図１にて示した実施例１とは、
実施例１が層間絶縁層１３を有しているものであるのに
対して、この実施例２は層間絶縁層１３を有しないもの
であり、その他の点については同様な構成になってい
る。
【００８２】次にこの様に構成された半導体装置の製造
方法について図１６ないし図１９に基づいて説明する。
図１６ないし図１８は、図１５に示されたソース／ドレ
イン領域４を共有化した２つのＭＯＳ型トランジスタの
部分を工程順に示す図である。この実施例２において
も、ＭＯＳ型トランジスタを形成し、絶縁層１１及びエ
ッチングストッパ層１２を形成するまでは、図１ないし
図６にて示した実施例１と同じである。その後、図１６
に示すように、例えばノボラック系樹脂からなるレジス
トをエッチングストッパ層１２の表面に塗布し、露光
し、現像して写真製版することにより、ソース／ドレイ
ン領域４の位置に開口１５ａを有したレジストマスク１
５を形成する。このレジストマスク１５は、この実施例
２でも、実施例１と同様に開口１５ａの径を０．３０〜
０．３５μｍにしてあるのである。
方法について図１６ないし図１９に基づいて説明する。
図１６ないし図１８は、図１５に示されたソース／ドレ
イン領域４を共有化した２つのＭＯＳ型トランジスタの
部分を工程順に示す図である。この実施例２において
も、ＭＯＳ型トランジスタを形成し、絶縁層１１及びエ
ッチングストッパ層１２を形成するまでは、図１ないし
図６にて示した実施例１と同じである。その後、図１６
に示すように、例えばノボラック系樹脂からなるレジス
トをエッチングストッパ層１２の表面に塗布し、露光
し、現像して写真製版することにより、ソース／ドレイ
ン領域４の位置に開口１５ａを有したレジストマスク１
５を形成する。このレジストマスク１５は、この実施例
２でも、実施例１と同様に開口１５ａの径を０．３０〜
０．３５μｍにしてあるのである。
【００８３】次に、図１７に示すように、開口１５ａが
形成されたレジストマスク１５（この図では、図示左側
に若干アライメントがずれた場合を示している）をマス
クとして、熱リン酸又はＳＦ6 のフッ素系ガスによる等
方性ドライエッチングを用いてシリコン酸化膜に対して
高選択なシリコン窒化膜のエッチングを行い、エッチン
グストッパ層１２に開口部１２ａを設けて絶縁層１１を
露出させる。
形成されたレジストマスク１５（この図では、図示左側
に若干アライメントがずれた場合を示している）をマス
クとして、熱リン酸又はＳＦ6 のフッ素系ガスによる等
方性ドライエッチングを用いてシリコン酸化膜に対して
高選択なシリコン窒化膜のエッチングを行い、エッチン
グストッパ層１２に開口部１２ａを設けて絶縁層１１を
露出させる。
【００８４】このエッチングストッパ層１２の開口部１
２ａを形成する際のエッチングは、等方性エッチングを
用いているため、実施例１に示したもののようにゲート
電極７の上側肩部の斜め上方にある厚さ（図６図示Ｄに
て示す厚さ）の部分が選択的に多くエッチングされるこ
とはなく、レジストマスク１５の開口１５に位置するエ
ッチング層１２の表面が略均一にエッチングされるもの
である。しかも、このエッチング層１２は、ゲート電極
７の上方にある厚さ（図６図示Ｂにて示す厚さ）及びゲ
ート電極７の上側肩部の斜め上方にある厚さ（図６図示
Ｄにて示す厚さ）が、ソース／ドレイン領域の上方にあ
る厚さ（図６図示Ｃにて示す厚さ）よりも十分厚く、つ
まり、３倍以上厚く、具体的には例えば、図６図示Ｂに
て示す厚さが５００〜６００Å、図６図示Ｃにて示す厚
さが１００〜２００Å、図６図示Ｄにて示す厚さが８０
０〜９００Åに形成されているので、エッチングの後の
ゲート電極７の上方に位置する露出された部分の厚さが
３００〜５００Å、図６図示Ｄにて示す厚さが６００〜
８００Å存在するため、図１７に示すように、ソース／
ドレイン領域４の上方にある絶縁層１１のみが開口部１
２ａにより露出され、サイドウォール１０の側面上及び
ゲート電極７の上方にある絶縁層１１は全く露出されて
いないものであった。
２ａを形成する際のエッチングは、等方性エッチングを
用いているため、実施例１に示したもののようにゲート
電極７の上側肩部の斜め上方にある厚さ（図６図示Ｄに
て示す厚さ）の部分が選択的に多くエッチングされるこ
とはなく、レジストマスク１５の開口１５に位置するエ
ッチング層１２の表面が略均一にエッチングされるもの
である。しかも、このエッチング層１２は、ゲート電極
７の上方にある厚さ（図６図示Ｂにて示す厚さ）及びゲ
ート電極７の上側肩部の斜め上方にある厚さ（図６図示
Ｄにて示す厚さ）が、ソース／ドレイン領域の上方にあ
る厚さ（図６図示Ｃにて示す厚さ）よりも十分厚く、つ
まり、３倍以上厚く、具体的には例えば、図６図示Ｂに
て示す厚さが５００〜６００Å、図６図示Ｃにて示す厚
さが１００〜２００Å、図６図示Ｄにて示す厚さが８０
０〜９００Åに形成されているので、エッチングの後の
ゲート電極７の上方に位置する露出された部分の厚さが
３００〜５００Å、図６図示Ｄにて示す厚さが６００〜
８００Å存在するため、図１７に示すように、ソース／
ドレイン領域４の上方にある絶縁層１１のみが開口部１
２ａにより露出され、サイドウォール１０の側面上及び
ゲート電極７の上方にある絶縁層１１は全く露出されて
いないものであった。
【００８５】このエッチングストッパ層１２のエッチン
グの具体的方法は次の２つの方法のいずれかで行うもの
である。第１の方法は、例えば、熱リン酸を用いた場合
で、薬液槽を１００℃以上にして行う。この時、シリコ
ン窒化膜のエッチング速度が略１００Å／min であり、
シリコン窒化膜に対するシリコン酸化膜の選択比は５０
〜１００倍であるので、エッチングストッパ層１２の厚
さに応じた時間のエッチングを行うことにより、ソース
／ドレイン領域４の上方にある絶縁層１１のみが露出す
る開口部１２ａを形成することができることになる。
グの具体的方法は次の２つの方法のいずれかで行うもの
である。第１の方法は、例えば、熱リン酸を用いた場合
で、薬液槽を１００℃以上にして行う。この時、シリコ
ン窒化膜のエッチング速度が略１００Å／min であり、
シリコン窒化膜に対するシリコン酸化膜の選択比は５０
〜１００倍であるので、エッチングストッパ層１２の厚
さに応じた時間のエッチングを行うことにより、ソース
／ドレイン領域４の上方にある絶縁層１１のみが露出す
る開口部１２ａを形成することができることになる。
【００８６】第２の方法は、例えば、ＳＦ6 （１５scc
m）と酸素（Ｏ2 、４５sccm）の混合ガスでマイクロ波
（１４００Ｗ）を用いたダウンフローエッチング装置に
て行う。この時、シリコン窒化膜のエッチング速度が略
１０００Å／min であり、シリコン窒化膜に対するシリ
コン酸化膜の選択比は略２０倍であるので、エッチング
ストッパ層１２の厚さに応じた時間のエッチングを行う
ことにより、ソース／ドレイン領域４の上方にある絶縁
層１１のみが露出する開口部１２ａを形成することがで
きることになる。なお、このエッチングは、エッチング
種がイオンではなく、ラジカル種であるので、等方性エ
ッチングである。
m）と酸素（Ｏ2 、４５sccm）の混合ガスでマイクロ波
（１４００Ｗ）を用いたダウンフローエッチング装置に
て行う。この時、シリコン窒化膜のエッチング速度が略
１０００Å／min であり、シリコン窒化膜に対するシリ
コン酸化膜の選択比は略２０倍であるので、エッチング
ストッパ層１２の厚さに応じた時間のエッチングを行う
ことにより、ソース／ドレイン領域４の上方にある絶縁
層１１のみが露出する開口部１２ａを形成することがで
きることになる。なお、このエッチングは、エッチング
種がイオンではなく、ラジカル種であるので、等方性エ
ッチングである。
【００８７】次に、図１８に示すように、Ｃ4 Ｆ8 等の
フロロカーボン系ガスのプラズマにより、シリコン酸化
膜／シリコン窒化膜高選択ドライエッチングを行い、絶
縁層１１に開口部１１ａを形成する。この時、レジスト
マスク１５の開口１５ａにて露出されたシリコン窒化膜
１２におけるゲート電極７の上側肩部の斜め上方にある
部分は、選択的にエッチングが他の部分より進行するた
め、丸みを帯びてその断面形状がテーパ状になる。した
がって、次工程でソース／ドレイン領域４と電気的に接
続されるビット線１４が断線等を生じることなくスムー
ズに行える。
フロロカーボン系ガスのプラズマにより、シリコン酸化
膜／シリコン窒化膜高選択ドライエッチングを行い、絶
縁層１１に開口部１１ａを形成する。この時、レジスト
マスク１５の開口１５ａにて露出されたシリコン窒化膜
１２におけるゲート電極７の上側肩部の斜め上方にある
部分は、選択的にエッチングが他の部分より進行するた
め、丸みを帯びてその断面形状がテーパ状になる。した
がって、次工程でソース／ドレイン領域４と電気的に接
続されるビット線１４が断線等を生じることなくスムー
ズに行える。
【００８８】このエッチングにおける具体的方法は、例
えば、ＥＣＲ装置にて、０．５〜２０ｍTorrの圧力でＣ
4 Ｆ8 と酸素（Ｏ2 ）の混合ガスを２０〜４０sccmの雰
囲気にてマイクロ波パワーが１０００〜２０００Ｗ、Ｒ
Ｆパワーが４００〜８００Ｗにてドライエッチング（ス
パッタエッチング）を行う。このときのシリコン窒化膜
に対するシリコン酸化膜の選択比は３０〜１００倍であ
るので、１００Åと薄いシリコン酸化膜からなる絶縁層
１１をエッチングしてソース／ドレイン領域４を露出さ
せる開口部１１ａを形成しても、層間絶縁層１３のコン
タクトホール１３ａにて露出されたエッチングストッパ
層１２は、ゲート電極７の上側肩部の斜め上方にある部
分が丸みを帯びる程度に多少エッチングされるものの、
ほとんどエッチングされないものである。
えば、ＥＣＲ装置にて、０．５〜２０ｍTorrの圧力でＣ
4 Ｆ8 と酸素（Ｏ2 ）の混合ガスを２０〜４０sccmの雰
囲気にてマイクロ波パワーが１０００〜２０００Ｗ、Ｒ
Ｆパワーが４００〜８００Ｗにてドライエッチング（ス
パッタエッチング）を行う。このときのシリコン窒化膜
に対するシリコン酸化膜の選択比は３０〜１００倍であ
るので、１００Åと薄いシリコン酸化膜からなる絶縁層
１１をエッチングしてソース／ドレイン領域４を露出さ
せる開口部１１ａを形成しても、層間絶縁層１３のコン
タクトホール１３ａにて露出されたエッチングストッパ
層１２は、ゲート電極７の上側肩部の斜め上方にある部
分が丸みを帯びる程度に多少エッチングされるものの、
ほとんどエッチングされないものである。
【００８９】次に、図１９に示すように、レジストマス
ク１５を通常の方法にて除去し、通常のＣＶＤ方法によ
りポリシリコン層を全面に積層し、通常の写真製版技術
を用いて、ポリシリコン層をエッチングして、エッチン
グストッパ層１２の開口部１２ａ及び絶縁層１１の開口
部１１ａを介してソース／ドレイン領域４に電気的に接
続された配線層となるビット線１４を形成する。
ク１５を通常の方法にて除去し、通常のＣＶＤ方法によ
りポリシリコン層を全面に積層し、通常の写真製版技術
を用いて、ポリシリコン層をエッチングして、エッチン
グストッパ層１２の開口部１２ａ及び絶縁層１１の開口
部１１ａを介してソース／ドレイン領域４に電気的に接
続された配線層となるビット線１４を形成する。
【００９０】このようにして製造された半導体装置にあ
っては、実施例１に対して層間絶縁層１３を形成してい
ないものとしているが、実施例１と同様に隣接した２つ
のＭＯＳ型トランジスタのゲート電極７の対向した一側
面の間隔を０．３６μｍ以下と微細化しても、ビット線
１４とゲート電極７とが電気的に短絡されることがない
ものである。また、隣接した２つのＭＯＳ型トランジス
タのゲート電極７の対向した一側面の間隔を０．３６μ
ｍ以下と微細化した場合でも、エッチングストッパ層１
２の開口部１２ａ及び絶縁層１１の開口部１１ａをエッ
チングするための、レジステマスク１５の開口部１５ａ
の開口径を０．３０〜０．３５μｍとすることができる
ため、エッチングストッパ層１２の開口部１２ａ及び絶
縁層１１の開口部１１ａを安定にかつ精度よく形成でき
るものである。
っては、実施例１に対して層間絶縁層１３を形成してい
ないものとしているが、実施例１と同様に隣接した２つ
のＭＯＳ型トランジスタのゲート電極７の対向した一側
面の間隔を０．３６μｍ以下と微細化しても、ビット線
１４とゲート電極７とが電気的に短絡されることがない
ものである。また、隣接した２つのＭＯＳ型トランジス
タのゲート電極７の対向した一側面の間隔を０．３６μ
ｍ以下と微細化した場合でも、エッチングストッパ層１
２の開口部１２ａ及び絶縁層１１の開口部１１ａをエッ
チングするための、レジステマスク１５の開口部１５ａ
の開口径を０．３０〜０．３５μｍとすることができる
ため、エッチングストッパ層１２の開口部１２ａ及び絶
縁層１１の開口部１１ａを安定にかつ精度よく形成でき
るものである。
【００９１】実施例３．以下に、この発明の実施例３に
ついて図２０ないし図３０に基づいて説明する。図２０
はこの発明の実施例３を示すダイナミックランダムアク
セスメモリ（ＤＲＡＭ）におけるビット線が形成された
時点の要部断面図であり、図１にて示した実施例１と
は、シリコン窒化膜１２におけるゲート電極７上に位置
する最大膜厚が薄いものとした点、つまり、実施例１が
シリコン窒化膜１２が層間絶縁層１３のコンタクトホー
ル１３ａ側に位置するサイドウォール１０側面上を完全
に覆っているものに対して、必ずしもすべてを覆ってい
ないもの、少なくともゲート電極７の上側肩部の斜め上
方にある部分を覆っているものとした点が相違するだけ
であり、その他の点については同様な構成になってい
る。
ついて図２０ないし図３０に基づいて説明する。図２０
はこの発明の実施例３を示すダイナミックランダムアク
セスメモリ（ＤＲＡＭ）におけるビット線が形成された
時点の要部断面図であり、図１にて示した実施例１と
は、シリコン窒化膜１２におけるゲート電極７上に位置
する最大膜厚が薄いものとした点、つまり、実施例１が
シリコン窒化膜１２が層間絶縁層１３のコンタクトホー
ル１３ａ側に位置するサイドウォール１０側面上を完全
に覆っているものに対して、必ずしもすべてを覆ってい
ないもの、少なくともゲート電極７の上側肩部の斜め上
方にある部分を覆っているものとした点が相違するだけ
であり、その他の点については同様な構成になってい
る。
【００９２】次に、この様に構成された半導体装置の製
造方法について図２１ないし図３０に基づいて説明す
る。図２１ないし図３０は、図２０に示されたソース／
ドレイン領域４を共有化した２つのＭＯＳ型トランジス
タの部分を工程順に示す図である。この実施例３におい
ても、ＭＯＳ型トランジスタを形成し、絶縁層１１を形
成するまでは、図１ないし図５にて示した実施例１と同
じである。その後、図２１に示すように、界面反応を利
用した高温ＣＶＤ法（雰囲気温度が８００℃以上）にて
絶縁層１１上にシリコン窒化膜からなるエッチングスト
ッパ層１２を成膜する。
造方法について図２１ないし図３０に基づいて説明す
る。図２１ないし図３０は、図２０に示されたソース／
ドレイン領域４を共有化した２つのＭＯＳ型トランジス
タの部分を工程順に示す図である。この実施例３におい
ても、ＭＯＳ型トランジスタを形成し、絶縁層１１を形
成するまでは、図１ないし図５にて示した実施例１と同
じである。その後、図２１に示すように、界面反応を利
用した高温ＣＶＤ法（雰囲気温度が８００℃以上）にて
絶縁層１１上にシリコン窒化膜からなるエッチングスト
ッパ層１２を成膜する。
【００９３】このエッチングストッパ層１２の膜厚は、
界面反応のため、絶縁層１１の表面上に略均一の厚さで
あり、次工程での層間絶縁層１３をエッチングする際
に、ゲート電極７の上側肩部の斜め上方にある部分絶縁
層１１が露出しない程度で良く、具体的には例えば、１
００〜２００Åである。このようにしてエッチングスト
ッパ層１２を成膜した後にこのエッチングストッパ層１
２上にシリコン酸化膜からなる層間絶縁層１３を形成す
る。この層間絶縁層１３は、図２２及び図２３に示すよ
うに、上記実施例１にて示した図７及び図８と同様に、
ＴＥＯＳ厚膜１３Ａ及びＳＯＧ膜１３Ｂを形成し、エッ
チバックを行ってシリコン酸化膜（ＴＥＯＳ）からなる
層間絶縁層１３を得る。
界面反応のため、絶縁層１１の表面上に略均一の厚さで
あり、次工程での層間絶縁層１３をエッチングする際
に、ゲート電極７の上側肩部の斜め上方にある部分絶縁
層１１が露出しない程度で良く、具体的には例えば、１
００〜２００Åである。このようにしてエッチングスト
ッパ層１２を成膜した後にこのエッチングストッパ層１
２上にシリコン酸化膜からなる層間絶縁層１３を形成す
る。この層間絶縁層１３は、図２２及び図２３に示すよ
うに、上記実施例１にて示した図７及び図８と同様に、
ＴＥＯＳ厚膜１３Ａ及びＳＯＧ膜１３Ｂを形成し、エッ
チバックを行ってシリコン酸化膜（ＴＥＯＳ）からなる
層間絶縁層１３を得る。
【００９４】次に、図２４に示すように、例えばノボラ
ック系樹脂からなるレジストを層間絶縁層１３上に塗布
し、露光し、現像して写真製版することにより、ソース
／ドレイン領域４の位置に開口１５ａを有したレジスト
マスク１５を形成する。このレジストマスク１５は、こ
の実施例１と同様に例えば、膜厚０．８〜１．０μｍ、
開口１５ａの径が０．３０〜０．３５μｍにしてあるも
のである。
ック系樹脂からなるレジストを層間絶縁層１３上に塗布
し、露光し、現像して写真製版することにより、ソース
／ドレイン領域４の位置に開口１５ａを有したレジスト
マスク１５を形成する。このレジストマスク１５は、こ
の実施例１と同様に例えば、膜厚０．８〜１．０μｍ、
開口１５ａの径が０．３０〜０．３５μｍにしてあるも
のである。
【００９５】次に、図２５に示すように、開口１５ａが
形成されたレジストマスク１５（この図では、図示左側
に若干アライメントがずれた場合を示している）をマス
クとして、Ｃ4 Ｆ8 等のフロロカーボン系ガスのプラズ
マにより、シリコン酸化膜／シリコン窒化膜高選択ドラ
イエッチングを、具体的には、図１０で示した上記実施
例１と同様にＥＣＲ装置を用いて行う。ただし、ゲート
電極７の上側肩部の斜め上方にある部分のエッチングス
トッパ層１２が、シリコン窒化膜に対するシリコン酸化
膜における選択比が局所的に悪化して、他の部分より多
くエッチングされるため、絶縁層１１が露出されない程
度で、この層間絶縁層１３のエッチングを止める。
形成されたレジストマスク１５（この図では、図示左側
に若干アライメントがずれた場合を示している）をマス
クとして、Ｃ4 Ｆ8 等のフロロカーボン系ガスのプラズ
マにより、シリコン酸化膜／シリコン窒化膜高選択ドラ
イエッチングを、具体的には、図１０で示した上記実施
例１と同様にＥＣＲ装置を用いて行う。ただし、ゲート
電極７の上側肩部の斜め上方にある部分のエッチングス
トッパ層１２が、シリコン窒化膜に対するシリコン酸化
膜における選択比が局所的に悪化して、他の部分より多
くエッチングされるため、絶縁層１１が露出されない程
度で、この層間絶縁層１３のエッチングを止める。
【００９６】このエッチングの止める具体的方法として
は、実験によってエッチング時間を求めて行うか、エッ
チングストッパ層１２がエッチングされることによりシ
リコン窒化膜の発光を検出して行う方法がある。しか
し、エッチングストッパ層１２が露出してから、絶縁層
１１が露出するまでの間にエッチングを止められるもの
であれば、どのような方法であっても良いものである。
は、実験によってエッチング時間を求めて行うか、エッ
チングストッパ層１２がエッチングされることによりシ
リコン窒化膜の発光を検出して行う方法がある。しか
し、エッチングストッパ層１２が露出してから、絶縁層
１１が露出するまでの間にエッチングを止められるもの
であれば、どのような方法であっても良いものである。
【００９７】次に、図２６に示すように、レジスト１６
を全面、つまり、レジストマスク１５の表面上と、層間
絶縁層１３のコンタクトホール形成のために露出された
エッチングストッパ層１２の表面上及び層間絶縁層１３
のエッチング残部１３ｃの表面上に塗布する。このレジ
スト１６の材質は、半導体プロセスで通常用いられるも
のであれば、基本的にはどのようなものでも良く、ま
た、その膜厚は、層間絶縁層１３のコンタクトホール部
での被覆度が良好で、層間絶縁層１３のコンタクトホー
ル部での開口がある程度大きく取れればよく、また、レ
ジストマスク１５の表面上の膜厚と層間絶縁層１３のコ
ンタクトホール部での膜厚とが略同じであれば良い。
を全面、つまり、レジストマスク１５の表面上と、層間
絶縁層１３のコンタクトホール形成のために露出された
エッチングストッパ層１２の表面上及び層間絶縁層１３
のエッチング残部１３ｃの表面上に塗布する。このレジ
スト１６の材質は、半導体プロセスで通常用いられるも
のであれば、基本的にはどのようなものでも良く、ま
た、その膜厚は、層間絶縁層１３のコンタクトホール部
での被覆度が良好で、層間絶縁層１３のコンタクトホー
ル部での開口がある程度大きく取れればよく、また、レ
ジストマスク１５の表面上の膜厚と層間絶縁層１３のコ
ンタクトホール部での膜厚とが略同じであれば良い。
【００９８】そして、図２７に示すように、レジスト１
６を異方性エッチングにより層間絶縁層１３のエッチン
グ残部１３ｃの表面が露出するまでのエッチングを行う
と、レジストマスク１５の開口１５ａ側面、層間絶縁層
１３のコンタクトホール部側面、コンタクトホール形成
のために露出されたエッチングストッパ層１２及び層間
絶縁層１３のエッチング残部１３ｃの一部に接したレジ
ストサイドウォール１７が形成される。
６を異方性エッチングにより層間絶縁層１３のエッチン
グ残部１３ｃの表面が露出するまでのエッチングを行う
と、レジストマスク１５の開口１５ａ側面、層間絶縁層
１３のコンタクトホール部側面、コンタクトホール形成
のために露出されたエッチングストッパ層１２及び層間
絶縁層１３のエッチング残部１３ｃの一部に接したレジ
ストサイドウォール１７が形成される。
【００９９】次に、図２８に示すように、レジストマス
ク１５及びレジストサイドウォール１７をマスクとし
て、エッチング溶液（ＨＦ溶液）を用いてシリコン酸化
膜／シリコン窒化膜高選択ウェットエッチングを行う。
この時、レジストサイドウォール１７が層間絶縁層１３
がエッチングされるのを防ぐ保護膜になっている。この
ように、ウェットエッチングを行うことより、シリコン
窒化膜に対するシリコン酸化膜における選択比を非常に
大きくとれるとともに、鋭角部のシリコン窒化膜におけ
る選択比が低下しないこと、及び、レジストサイドウォ
ール１７の下部にまで良くエッチング溶液がしみ込むこ
とにより、層間絶縁層１３のエッチング残部１３ｃを完
全に除去できるものである。
ク１５及びレジストサイドウォール１７をマスクとし
て、エッチング溶液（ＨＦ溶液）を用いてシリコン酸化
膜／シリコン窒化膜高選択ウェットエッチングを行う。
この時、レジストサイドウォール１７が層間絶縁層１３
がエッチングされるのを防ぐ保護膜になっている。この
ように、ウェットエッチングを行うことより、シリコン
窒化膜に対するシリコン酸化膜における選択比を非常に
大きくとれるとともに、鋭角部のシリコン窒化膜におけ
る選択比が低下しないこと、及び、レジストサイドウォ
ール１７の下部にまで良くエッチング溶液がしみ込むこ
とにより、層間絶縁層１３のエッチング残部１３ｃを完
全に除去できるものである。
【０１００】その後、図２９に示すように、レジストマ
スク１５及びレジストサイドウォール１７をマスクとし
て、熱リン酸又はＳＦ6 等のフッ素系ガスによる等方性
ドライエッチング、具体的には例えば、図１７に示した
実施例２のものと同様なエッチングを用いて、シリコン
酸化膜に対して高選択なシリコン窒化膜のエッチングを
行い、エッチングストッパ層１２に開口部１２ａを設け
て絶縁層１１を露出させる。このエッチングストッパ層
１２の開口部１２ａを形成する際のエッチングは、等方
性エッチングを用いているため、層間絶縁層１３のコン
タクトホール部に露出されたエッチングストッパ層１２
は略均一にエッチングされて、ソース／ドレイン領域４
上及びサイドウォール１０側面上の絶縁層１１の厚さに
略均一に残しているものである。
スク１５及びレジストサイドウォール１７をマスクとし
て、熱リン酸又はＳＦ6 等のフッ素系ガスによる等方性
ドライエッチング、具体的には例えば、図１７に示した
実施例２のものと同様なエッチングを用いて、シリコン
酸化膜に対して高選択なシリコン窒化膜のエッチングを
行い、エッチングストッパ層１２に開口部１２ａを設け
て絶縁層１１を露出させる。このエッチングストッパ層
１２の開口部１２ａを形成する際のエッチングは、等方
性エッチングを用いているため、層間絶縁層１３のコン
タクトホール部に露出されたエッチングストッパ層１２
は略均一にエッチングされて、ソース／ドレイン領域４
上及びサイドウォール１０側面上の絶縁層１１の厚さに
略均一に残しているものである。
【０１０１】次に、図３０に示すように、レジストマス
ク１５及びレジストサイドウォール１７をマスクとし
て、Ｃ4 Ｆ8 等のフロロカーボン系ガスのプラズマによ
り、シリコン酸化膜／シリコン窒化膜高選択ドライエッ
チング、具体的には例えば、図１１で示した実施例１及
び図１８で示した実施例２のものと同様なエッチングを
行い、絶縁層１１に開口部１１ａを形成する。
ク１５及びレジストサイドウォール１７をマスクとし
て、Ｃ4 Ｆ8 等のフロロカーボン系ガスのプラズマによ
り、シリコン酸化膜／シリコン窒化膜高選択ドライエッ
チング、具体的には例えば、図１１で示した実施例１及
び図１８で示した実施例２のものと同様なエッチングを
行い、絶縁層１１に開口部１１ａを形成する。
【０１０２】次に、図３１に示すように、レジストサイ
ドウォール１７及びレジストマスク１５それぞれを通常
の方法にて除去し、通常のＣＶＤ法によりポリシリコン
層を全面に積層し、通常の写真製版技術を用いて、ポリ
シリコン層をエッチングして、層間絶縁層１３のコンタ
クトホール１３ａ、エッチングストッパ層１２の開口部
１２ａ及び絶縁層１１の開口部１１ａを介してソース／
ドレイン領域４に電気的に接続された配線層となるビッ
ト線１４を形成する。
ドウォール１７及びレジストマスク１５それぞれを通常
の方法にて除去し、通常のＣＶＤ法によりポリシリコン
層を全面に積層し、通常の写真製版技術を用いて、ポリ
シリコン層をエッチングして、層間絶縁層１３のコンタ
クトホール１３ａ、エッチングストッパ層１２の開口部
１２ａ及び絶縁層１１の開口部１１ａを介してソース／
ドレイン領域４に電気的に接続された配線層となるビッ
ト線１４を形成する。
【０１０３】このようにして製造された半導体装置にあ
っては、上記実施例１及び２と同様に、隣接した２つの
ＭＯＳ型トランジスタのゲート電極７の対向した一側面
の間隔を０．３６μｍ以下と微細化しても、ゲート電極
７の上側肩部が層間絶縁層１３のコンタクトホール１３
ａに露出することはなく、ビット線１４とゲート電極７
とが電気的に短絡されることがないものである。
っては、上記実施例１及び２と同様に、隣接した２つの
ＭＯＳ型トランジスタのゲート電極７の対向した一側面
の間隔を０．３６μｍ以下と微細化しても、ゲート電極
７の上側肩部が層間絶縁層１３のコンタクトホール１３
ａに露出することはなく、ビット線１４とゲート電極７
とが電気的に短絡されることがないものである。
【０１０４】また、隣接した２つのＭＯＳ型トランジス
タのゲート電極７の対向した一側面の間隔を０．３６μ
ｍ以下と微細化した場合でも、層間絶縁層１３のコンタ
クトホール１３ａ、エッチングストッパ層１２の開口部
１２ａ及び絶縁層１１の開口部１１ａをエッチングする
ための、レジストマスク１５の開口部１５ａの開口径を
０．３０〜０．３５μｍとすることができるため、層間
絶縁層１３のコンタクトホール１３ａを安定にかつ精度
よく形成できるものである。
タのゲート電極７の対向した一側面の間隔を０．３６μ
ｍ以下と微細化した場合でも、層間絶縁層１３のコンタ
クトホール１３ａ、エッチングストッパ層１２の開口部
１２ａ及び絶縁層１１の開口部１１ａをエッチングする
ための、レジストマスク１５の開口部１５ａの開口径を
０．３０〜０．３５μｍとすることができるため、層間
絶縁層１３のコンタクトホール１３ａを安定にかつ精度
よく形成できるものである。
【０１０５】
【発明の効果】この発明の第１の発明は、一方のソース
／ドレイン領域を共有化した２つのＭＯＳ型トランジス
タを有するものにおいて、これら２つのＭＯＳ型トラン
ジスタを覆う第１の絶縁層の上に形成され、ゲート電極
上に位置する最大膜厚５００〜６００Åの範囲にあると
ともに、一方のソース／ドレイン領域の位置に開口部を
有する、第１の絶縁層とは異なる絶縁体からなる第２の
絶縁層を設けたものとしたので、微細化されても、第２
の絶縁層が、確実に、ＭＯＳ型トランジスタのゲート電
極の側面に形成されたサイドウォールを覆い、一方のソ
ース／ドレイン領域に電気的に接続された配線層とゲー
ト電極の上側肩部との電気的短絡を防止するという効果
を有する。
／ドレイン領域を共有化した２つのＭＯＳ型トランジス
タを有するものにおいて、これら２つのＭＯＳ型トラン
ジスタを覆う第１の絶縁層の上に形成され、ゲート電極
上に位置する最大膜厚５００〜６００Åの範囲にあると
ともに、一方のソース／ドレイン領域の位置に開口部を
有する、第１の絶縁層とは異なる絶縁体からなる第２の
絶縁層を設けたものとしたので、微細化されても、第２
の絶縁層が、確実に、ＭＯＳ型トランジスタのゲート電
極の側面に形成されたサイドウォールを覆い、一方のソ
ース／ドレイン領域に電気的に接続された配線層とゲー
ト電極の上側肩部との電気的短絡を防止するという効果
を有する。
【０１０６】この発明の第２の発明は、一方のソース／
ドレイン領域を共有化した２つのＭＯＳ型トランジスタ
を有するものにおいて、２つのＭＯＳ型トランジスタの
ゲート電極の対向した一側面間の間隔が０．３６μｍ以
下に配置するとともに、第１及び第２の絶縁層の開口部
を介して一方のソース／ドレイン領域に電気的に接続さ
れる配線層を、第１の絶縁層の開口部の両側に位置する
２つのＭＯＳ型トランジスタのサイドウォール上に位置
する第２の絶縁層と接触して形成したものとしたので、
２つのＭＯＳ型トランジスタのゲート電極の対向した一
側面間の間隔が０．３６μｍ以下と微細化されても、第
２の絶縁層が、確実に、ゲート電極の側面に形成された
サイドウォールを覆い、一方のソース／ドレイン領域に
電気的に接続された配線層とゲート電極の上側肩部との
電気的短絡を防止するという効果を有する。
ドレイン領域を共有化した２つのＭＯＳ型トランジスタ
を有するものにおいて、２つのＭＯＳ型トランジスタの
ゲート電極の対向した一側面間の間隔が０．３６μｍ以
下に配置するとともに、第１及び第２の絶縁層の開口部
を介して一方のソース／ドレイン領域に電気的に接続さ
れる配線層を、第１の絶縁層の開口部の両側に位置する
２つのＭＯＳ型トランジスタのサイドウォール上に位置
する第２の絶縁層と接触して形成したものとしたので、
２つのＭＯＳ型トランジスタのゲート電極の対向した一
側面間の間隔が０．３６μｍ以下と微細化されても、第
２の絶縁層が、確実に、ゲート電極の側面に形成された
サイドウォールを覆い、一方のソース／ドレイン領域に
電気的に接続された配線層とゲート電極の上側肩部との
電気的短絡を防止するという効果を有する。
【０１０７】この発明の第３の発明は、一方のソース／
ドレイン領域を共有化した２つのＭＯＳ型トランジスタ
を有するものにおいて、これら２つのＭＯＳ型トランジ
スタを覆う第１の絶縁層の上に形成され、ゲート電極上
に位置する最大膜が５００〜６００Åの範囲にあるとと
もに、一方のソース／ドレイン領域の位置に開口部を有
する、第１の絶縁層とは異なる絶縁体からなる第２の絶
縁層を設けたものとしたので、微細化されても、層間絶
縁層のコンタクトホールを容易かつ安定に得ることがで
き、第２の絶縁層が、確実に、ＭＯＳ型トランジスタの
ゲート電極の側面に形成されたサイドウォールを覆い、
一方のソース／ドレイン領域に電気的に接続された配線
層とゲート電極の上側肩部との電気的短絡を防止すると
いう効果を有する。
ドレイン領域を共有化した２つのＭＯＳ型トランジスタ
を有するものにおいて、これら２つのＭＯＳ型トランジ
スタを覆う第１の絶縁層の上に形成され、ゲート電極上
に位置する最大膜が５００〜６００Åの範囲にあるとと
もに、一方のソース／ドレイン領域の位置に開口部を有
する、第１の絶縁層とは異なる絶縁体からなる第２の絶
縁層を設けたものとしたので、微細化されても、層間絶
縁層のコンタクトホールを容易かつ安定に得ることがで
き、第２の絶縁層が、確実に、ＭＯＳ型トランジスタの
ゲート電極の側面に形成されたサイドウォールを覆い、
一方のソース／ドレイン領域に電気的に接続された配線
層とゲート電極の上側肩部との電気的短絡を防止すると
いう効果を有する。
【０１０８】この発明の第４の発明は、一方のソース／
ドレイン領域を共有化した２つのＭＯＳ型トランジスタ
を有するものにおいて、２つのＭＯＳ型トランジスタの
ゲート電極の対向した一側面間の間隔が０．３６μｍ以
下に配置するとともに、第１及び第２の絶縁層の開口部
を介して一方のソース／ドレイン領域に電気的に接続さ
れる配線層を、第１の絶縁層の開口部の両側に位置する
２つのＭＯＳ型トランジスタのサイドウォール上に位置
する第２の絶縁層と接触して形成したものとしたので、
２つのＭＯＳ型トランジスタのゲート電極の対向した一
側面間の間隔が０．３６μｍ以下と微細化されても、層
間絶縁層のコンタクトホールを容易かつ安定に得ること
ができ、第２の絶縁層が、確実に、ゲート電極の側面に
形成されたサイドウォールを覆い、一方のソース／ドレ
イン領域に電気的に接続された配線層とゲート電極の上
側肩部との電気的短絡を防止するという効果を有する。
ドレイン領域を共有化した２つのＭＯＳ型トランジスタ
を有するものにおいて、２つのＭＯＳ型トランジスタの
ゲート電極の対向した一側面間の間隔が０．３６μｍ以
下に配置するとともに、第１及び第２の絶縁層の開口部
を介して一方のソース／ドレイン領域に電気的に接続さ
れる配線層を、第１の絶縁層の開口部の両側に位置する
２つのＭＯＳ型トランジスタのサイドウォール上に位置
する第２の絶縁層と接触して形成したものとしたので、
２つのＭＯＳ型トランジスタのゲート電極の対向した一
側面間の間隔が０．３６μｍ以下と微細化されても、層
間絶縁層のコンタクトホールを容易かつ安定に得ること
ができ、第２の絶縁層が、確実に、ゲート電極の側面に
形成されたサイドウォールを覆い、一方のソース／ドレ
イン領域に電気的に接続された配線層とゲート電極の上
側肩部との電気的短絡を防止するという効果を有する。
【０１０９】この発明の第５の発明は、配線層が、第１
及び第２の絶縁層の開口部内及び２つのＭＯＳ型トラン
ジスタの対向するサイドウォール間に位置し、一対のソ
ース／ドレイン領域の一方のソース／ドレイン領域と電
気的に接続するコンタクト部と、このコンタクト部から
第２の絶縁層に直接接して延在している配線部とを有し
たものとしたので、さらに、配線層の配線部が第２の絶
縁層に直接接したものであっても、確実にゲート電極の
上側肩部の斜め上方に位置する第２の絶縁層を残させ、
一方のソース／ドレイン領域に電気的に接続された配線
層とゲート電極の上側肩部との電気的短絡を防止すると
いう効果を有する。
及び第２の絶縁層の開口部内及び２つのＭＯＳ型トラン
ジスタの対向するサイドウォール間に位置し、一対のソ
ース／ドレイン領域の一方のソース／ドレイン領域と電
気的に接続するコンタクト部と、このコンタクト部から
第２の絶縁層に直接接して延在している配線部とを有し
たものとしたので、さらに、配線層の配線部が第２の絶
縁層に直接接したものであっても、確実にゲート電極の
上側肩部の斜め上方に位置する第２の絶縁層を残させ、
一方のソース／ドレイン領域に電気的に接続された配線
層とゲート電極の上側肩部との電気的短絡を防止すると
いう効果を有する。
【０１１０】この発明の第６の発明は、一方のソース／
ドレイン領域を共有化した２つのＭＯＳ型トランジスタ
を有するものにおいて、２つのＭＯＳ型トランジスタを
覆う第１の絶縁層上に、ゲート電極の上方にある厚さ及
びゲート電極の上側肩部の斜め上方にある厚さが、一方
のソース／ドレイン領域の上方にある厚さよりも厚い、
第１の絶縁層とは異なる絶縁体からなる第２の絶縁層を
形成するものとしたので、第２の絶縁層の開口部の形成
及び第１の絶縁層の開口部の形成に際して、確実にゲー
ト電極の上側肩部の斜め上方に位置する第２の絶縁層を
残させ、一方のソース／ドレイン領域に電気的に接続さ
れた配線層とゲート電極の上側肩部との電気的短絡を防
止するという効果を有する。
ドレイン領域を共有化した２つのＭＯＳ型トランジスタ
を有するものにおいて、２つのＭＯＳ型トランジスタを
覆う第１の絶縁層上に、ゲート電極の上方にある厚さ及
びゲート電極の上側肩部の斜め上方にある厚さが、一方
のソース／ドレイン領域の上方にある厚さよりも厚い、
第１の絶縁層とは異なる絶縁体からなる第２の絶縁層を
形成するものとしたので、第２の絶縁層の開口部の形成
及び第１の絶縁層の開口部の形成に際して、確実にゲー
ト電極の上側肩部の斜め上方に位置する第２の絶縁層を
残させ、一方のソース／ドレイン領域に電気的に接続さ
れた配線層とゲート電極の上側肩部との電気的短絡を防
止するという効果を有する。
【０１１１】この発明の第７の発明は、一方のソース／
ドレイン領域を共有化した２つのＭＯＳ型トランジスタ
を有するものにおいて、２つのＭＯＳ型トランジスタを
覆う第１の絶縁層上に、ゲート電極の上方にある厚さ及
びゲート電極の上側肩部の斜め上方にある厚さが、一方
のソース／ドレイン領域の上方にある厚さよりも厚い、
第１の絶縁層とは異なる絶縁体からなる第２の絶縁層を
形成するものとしたので、層間絶縁層のコンタクトホー
ルの形成、第２の絶縁層の開口部の形成及び第１の絶縁
層の開口部の形成に際して、確実にゲート電極の上側肩
部の斜め上方に位置する第２の絶縁層を残させ、一方の
ソース／ドレイン領域に電気的に接続された配線層とゲ
ート電極の上側肩部との電気的短絡を防止するという効
果を有する。
ドレイン領域を共有化した２つのＭＯＳ型トランジスタ
を有するものにおいて、２つのＭＯＳ型トランジスタを
覆う第１の絶縁層上に、ゲート電極の上方にある厚さ及
びゲート電極の上側肩部の斜め上方にある厚さが、一方
のソース／ドレイン領域の上方にある厚さよりも厚い、
第１の絶縁層とは異なる絶縁体からなる第２の絶縁層を
形成するものとしたので、層間絶縁層のコンタクトホー
ルの形成、第２の絶縁層の開口部の形成及び第１の絶縁
層の開口部の形成に際して、確実にゲート電極の上側肩
部の斜め上方に位置する第２の絶縁層を残させ、一方の
ソース／ドレイン領域に電気的に接続された配線層とゲ
ート電極の上側肩部との電気的短絡を防止するという効
果を有する。
【０１１２】この発明の第８の発明は、さらに、層間絶
縁層のコンタクトホールを、上面に位置する開口の大き
さが第１の絶縁層の開口部の大きさより大きく、一部が
片方のＭＯＳ型トランジスタのゲート電極上に位置して
いるものとしたので、さらに、層間絶縁層のコンタクト
ホールの形成を容易にかつ安定にするという効果を併せ
持つ。
縁層のコンタクトホールを、上面に位置する開口の大き
さが第１の絶縁層の開口部の大きさより大きく、一部が
片方のＭＯＳ型トランジスタのゲート電極上に位置して
いるものとしたので、さらに、層間絶縁層のコンタクト
ホールの形成を容易にかつ安定にするという効果を併せ
持つ。
【０１１３】この発明の第９の発明は、さらに、第２の
絶縁層に開口部を形成するためのエッチングを異方性ド
ライエッチングとしたので、さらに、容易かつ確実にゲ
ート電極の上側肩部の斜め上方に位置する第２の絶縁層
を残させるという効果を併せ持つ。
絶縁層に開口部を形成するためのエッチングを異方性ド
ライエッチングとしたので、さらに、容易かつ確実にゲ
ート電極の上側肩部の斜め上方に位置する第２の絶縁層
を残させるという効果を併せ持つ。
【０１１４】この発明の第１０の発明は、さらに、第２
の絶縁層をゲート電極の上方にある厚さ及びゲート電極
の上側肩部の斜め上方にある厚さが、一方のソース／ド
レイン領域の上方にある厚さの３倍以上としたので、さ
らに、第２の絶縁層のゲート電極の上側肩部の斜め上方
に位置する部分を確実に残させるという効果も併せ持
つ。
の絶縁層をゲート電極の上方にある厚さ及びゲート電極
の上側肩部の斜め上方にある厚さが、一方のソース／ド
レイン領域の上方にある厚さの３倍以上としたので、さ
らに、第２の絶縁層のゲート電極の上側肩部の斜め上方
に位置する部分を確実に残させるという効果も併せ持
つ。
【０１１５】この発明の第１１の発明は、さらに、２つ
のＭＯＳ型トランジスタの対向したゲート電極の一側面
間の間隔を０．３６μｍ以下としたので、このように微
細化されたものであっても、確実にゲート電極の上側肩
部の斜め上方に位置する第２の絶縁層を残させるという
効果も併せ持つ。
のＭＯＳ型トランジスタの対向したゲート電極の一側面
間の間隔を０．３６μｍ以下としたので、このように微
細化されたものであっても、確実にゲート電極の上側肩
部の斜め上方に位置する第２の絶縁層を残させるという
効果も併せ持つ。
【０１１６】この発明の第１２の発明は、さらに、第２
の絶縁層を低温気相成長法によって積層したので、さら
に、ゲート電極の上方にある厚さ及びゲート電極の上側
肩部の斜め上方にある厚さが一方のソース／ドレイン領
域の上方にある厚さよりも厚い第２の絶縁層の形成を容
易にできるという効果も併せ持つ。
の絶縁層を低温気相成長法によって積層したので、さら
に、ゲート電極の上方にある厚さ及びゲート電極の上側
肩部の斜め上方にある厚さが一方のソース／ドレイン領
域の上方にある厚さよりも厚い第２の絶縁層の形成を容
易にできるという効果も併せ持つ。
【０１１７】この発明の第１３の発明は、さらに、第２
の絶縁層をスパッタ法によって積層したので、さらに、
ゲート電極の上方にある厚さ及びゲート電極の上側肩部
の斜め上方にある厚さが一方のソース／ドレイン領域の
上方にある厚さよりも厚い第２の絶縁層の形成を容易に
できるという効果も併せ持つ。
の絶縁層をスパッタ法によって積層したので、さらに、
ゲート電極の上方にある厚さ及びゲート電極の上側肩部
の斜め上方にある厚さが一方のソース／ドレイン領域の
上方にある厚さよりも厚い第２の絶縁層の形成を容易に
できるという効果も併せ持つ。
【０１１８】この発明の第１４の発明は、さらに、配線
層が第２の絶縁層の表面に接した導電層を形成し、この
導電層をパターニングすることによって形成されたもの
としたので、さらに、配線層を第２の絶縁層の表面に接
した導電層を用いて形成したものであっても、確実にゲ
ート電極の上側肩部の斜め上方に位置する第２の絶縁層
を残させるという効果を有する。
層が第２の絶縁層の表面に接した導電層を形成し、この
導電層をパターニングすることによって形成されたもの
としたので、さらに、配線層を第２の絶縁層の表面に接
した導電層を用いて形成したものであっても、確実にゲ
ート電極の上側肩部の斜め上方に位置する第２の絶縁層
を残させるという効果を有する。
【０１１９】この発明の第１５の発明は、さらに、第２
の絶縁層の開口部をウェットエッチングにて形成したの
で、さらに、第１の絶縁層に対する第２の絶縁層の選択
比が高くして第２の絶縁層の開口部をエッチングでき、
かつ、確実に、ゲート電極の上側肩部の斜め上方に位置
する第２の絶縁層を残させる効果も併せ持つ。
の絶縁層の開口部をウェットエッチングにて形成したの
で、さらに、第１の絶縁層に対する第２の絶縁層の選択
比が高くして第２の絶縁層の開口部をエッチングでき、
かつ、確実に、ゲート電極の上側肩部の斜め上方に位置
する第２の絶縁層を残させる効果も併せ持つ。
【０１２０】この発明の第１６の発明は、さらに、第２
の絶縁層の開口部を等方性ドライエッチングにて形成し
たので、さらに、第１の絶縁層に対する第２の絶縁層の
選択比が高くして第２の絶縁層の開口部をエッチングで
き、かつ、確実に、ゲート電極の上側肩部の斜め上方に
位置する第２の絶縁層を残させるという効果も併せ持
つ。
の絶縁層の開口部を等方性ドライエッチングにて形成し
たので、さらに、第１の絶縁層に対する第２の絶縁層の
選択比が高くして第２の絶縁層の開口部をエッチングで
き、かつ、確実に、ゲート電極の上側肩部の斜め上方に
位置する第２の絶縁層を残させるという効果も併せ持
つ。
【０１２１】この発明の第１７の発明は、一方のソース
／ドレイン領域を共有化した２つのＭＯＳ型トランジス
タを有したものにおいて、レジストマスクの一方のソー
ス／ドレイン領域上に位置する開口側面にレジストサイ
ドウォールを形成するものとしたので、層間絶縁層のコ
ンタクトホールの形成、第２の絶縁層の開口部の形成及
び第１の絶縁層の開口部の形成に際して、レジストサイ
ドウォールが第２の絶縁層にエッチングを防ぎ、確実に
ゲート電極の上側肩部の斜め上方に位置する第２の絶縁
層を残させ、一方のソース／ドレイン領域に電気的に接
続された配線層とゲート電極の上側肩部との電気的短絡
を防止するという効果を有する。
／ドレイン領域を共有化した２つのＭＯＳ型トランジス
タを有したものにおいて、レジストマスクの一方のソー
ス／ドレイン領域上に位置する開口側面にレジストサイ
ドウォールを形成するものとしたので、層間絶縁層のコ
ンタクトホールの形成、第２の絶縁層の開口部の形成及
び第１の絶縁層の開口部の形成に際して、レジストサイ
ドウォールが第２の絶縁層にエッチングを防ぎ、確実に
ゲート電極の上側肩部の斜め上方に位置する第２の絶縁
層を残させ、一方のソース／ドレイン領域に電気的に接
続された配線層とゲート電極の上側肩部との電気的短絡
を防止するという効果を有する。
【０１２２】この発明の第１８の発明は、さらに、第２
の絶縁層の開口部を等方性ドライエッチングにて形成し
たので、第１の絶縁層に対する第２の絶縁層の選択比が
高くして第２の絶縁層の開口部をエッチングできるとい
う効果も併せ持つ。
の絶縁層の開口部を等方性ドライエッチングにて形成し
たので、第１の絶縁層に対する第２の絶縁層の選択比が
高くして第２の絶縁層の開口部をエッチングできるとい
う効果も併せ持つ。
【０１２３】この発明の第１９の発明は、さらに、２つ
のＭＯＳ型トランジスタの対向したゲート電極の一側面
間の間隔を０．３６μｍ以下にしたので、このように微
細化されたものであっても、確実にゲート電極の上側肩
部の斜め上方に位置する第２の絶縁層を残させるという
効果を有する。
のＭＯＳ型トランジスタの対向したゲート電極の一側面
間の間隔を０．３６μｍ以下にしたので、このように微
細化されたものであっても、確実にゲート電極の上側肩
部の斜め上方に位置する第２の絶縁層を残させるという
効果を有する。
【０１２４】この発明の第２０の発明は、さらに、層間
絶縁層の残部をウェットエッチングにて除去したので、
層間絶縁層の残部を確実にすべて除去できるという効果
を併せ持つ。
絶縁層の残部をウェットエッチングにて除去したので、
層間絶縁層の残部を確実にすべて除去できるという効果
を併せ持つ。
【図１】 この発明の実施例１を示すＤＲＡＭにおける
ビット線が形成された時点の要部断面図。
ビット線が形成された時点の要部断面図。
【図２】 この発明の実施例１を工程順に示す要部断面
図。
図。
【図３】 この発明の実施例１を工程順に示す要部断面
図。
図。
【図４】 この発明の実施例１を工程順に示す要部断面
図。
図。
【図５】 この発明の実施例１を工程順に示す要部断面
図。
図。
【図６】 この発明の実施例１を工程順に示す要部断面
図。
図。
【図７】 この発明の実施例１を工程順に示す要部断面
図。
図。
【図８】 この発明の実施例１を工程順に示す要部断面
図。
図。
【図９】 この発明の実施例１を工程順に示す要部断面
図。
図。
【図１０】 この発明の実施例１を工程順に示す要部断
面図。
面図。
【図１１】 この発明の実施例１を工程順に示す要部断
面図。
面図。
【図１２】 この発明の実施例１を工程順に示す要部断
面図。
面図。
【図１３】 この発明の実施例１を工程順に示す要部断
面図。
面図。
【図１４】 イオンビームの入射角に対するスパッタ率
の関係を示す図。
の関係を示す図。
【図１５】 この発明の実施例２を示すＤＲＡＭにおけ
るビット線が形成された時点の要部断面図。
るビット線が形成された時点の要部断面図。
【図１６】 この発明の実施例２を工程順に示す要部断
面図。
面図。
【図１７】 この発明の実施例２を工程順に示す要部断
面図。
面図。
【図１８】 この発明の実施例２を工程順に示す要部断
面図。
面図。
【図１９】 この発明の実施例２を工程順に示す要部断
面図。
面図。
【図２０】 この発明の実施例３を示すＤＲＡＭにおけ
るビット線が形成された時点の要部断面図。
るビット線が形成された時点の要部断面図。
【図２１】 この発明の実施例３を工程順に示す要部断
面図。
面図。
【図２２】 この発明の実施例３を工程順に示す要部断
面図。
面図。
【図２３】 この発明の実施例３を工程順に示す要部断
面図。
面図。
【図２４】 この発明の実施例３を工程順に示す要部断
面図。
面図。
【図２５】 この発明の実施例３を工程順に示す要部断
面図。
面図。
【図２６】 この発明の実施例３を工程順に示す要部断
面図。
面図。
【図２７】 この発明の実施例３を工程順に示す要部断
面図。
面図。
【図２８】 この発明の実施例３を工程順に示す要部断
面図。
面図。
【図２９】 この発明の実施例３を工程順に示す要部断
面図。
面図。
【図３０】 この発明の実施例３を工程順に示す要部断
面図。
面図。
【図３１】 この発明の実施例３を工程順に示す要部断
面図。
面図。
【図３２】 従来のＤＲＡＭの製造方法を工程順に示す
要部断面図。
要部断面図。
【図３３】 従来のＤＲＡＭの製造方法を工程順に示す
要部断面図。
要部断面図。
【図３４】 従来のＤＲＡＭの製造方法を工程順に示す
要部断面図。
要部断面図。
１ 半導体基板、 ３、４ ソース／ドレイン領域、
７ ゲート電極、９ 上敷絶縁膜、 １０ サイドウォ
ール、 １１ 絶縁層（第１の絶縁層） １２ エッチングストッパ（第２の絶縁層）、 １３
層間絶縁層、１４ ビット線（配線層）。
７ ゲート電極、９ 上敷絶縁膜、 １０ サイドウォ
ール、 １１ 絶縁層（第１の絶縁層） １２ エッチングストッパ（第２の絶縁層）、 １３
層間絶縁層、１４ ビット線（配線層）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 21/8242 29/78 21/336 7735−4Ｍ Ｈ０１Ｌ 27/10 ６８１ Ｂ 29/78 ３０１ Ｐ
Claims (20)
- 【請求項１】 それぞれが、半導体基板の一主面に形成
された一対のソース／ドレイン領域と、この一対のソー
ス／ドレイン領域の間に位置する半導体基板の一主面上
にゲート絶縁膜を介して形成されたゲート電極と、この
ゲート電極上に形成された上敷絶縁膜と、これらゲート
電極及び上敷絶縁膜の両側面に形成された絶縁体からな
る一対のサイドウォールとを有し、上記一対のソース／
ドレイン領域の一方のソース／ドレイン領域が同じ不純
物拡散領域にて形成されているとともに、ゲート電極の
一側面が対向して配置された２つのＭＯＳ型トランジス
タ、 これら２つのＭＯＳ型トランジスタの上敷絶縁膜上及び
一対のサイドウォール上に形成されるとともに、上記一
対のソース／ドレイン領域の一方のソース／ドレイン領
域の位置に開口部を有し、上記上敷絶縁膜より薄い第１
の絶縁層、 この第１の絶縁層の上に形成され、上記ゲート電極上に
位置する最大膜厚が５００〜６００Åの範囲にあるとと
もに、上記一対のソース／ドレイン領域の一方のソース
／ドレイン領域の位置に開口部を有する、上記第１の絶
縁層とは異なる絶縁体からなる第２の絶縁層、 これら第１及び第２の絶縁層の開口部を介して上記一対
のソース／ドレイン領域の一方のソース／ドレイン領域
に電気的に接続された配線層を備えた半導体装置。 - 【請求項２】 それぞれが、半導体基板の一主面に形成
された一対のソース／ドレイン領域と、この一対のソー
ス／ドレイン領域の間に位置する半導体基板の一主面上
にゲート絶縁膜を介して形成されたゲート電極と、この
ゲート電極上に形成された上敷絶縁膜と、これらゲート
電極及び上敷絶縁膜の両側面に形成された絶縁体からな
る一対のサイドウォールとを有し、上記一対のソース／
ドレイン領域の一方のソース／ドレイン領域が同じ不純
物拡散領域にて形成されるとともに、上記ゲート電極の
一側面が対向し、かつ対向した一側面間の間隔が０．３
６μｍ以下に配置された２つのＭＯＳ型トランジスタ、 これら２つのＭＯＳ型トランジスタの上敷絶縁膜上及び
一対のサイドウォール上に形成されるとともに、上記一
対のソース／ドレイン領域の一方のソース／ドレイン領
域の位置に開口部を有し、上記上敷絶縁膜より薄い第１
の絶縁層、 この第１の絶縁層の上に形成され、上記第１のソース／
ドレイン領域の一方のソース／ドレイン領域の位置に開
口部を有する、上記第１の絶縁層とは異なる絶縁体から
なる第２の絶縁層、 これら第１及び第２の絶縁層の開口部を介して上記一対
のソース／ドレイン領域の一方のソース／ドレイン領域
に電気的に接続されるとともに、上記第１の絶縁層の開
口部の両側に位置する２つのＭＯＳ型トランジスタのサ
イドウォール上に位置する第２の絶縁層と接触して形成
された配線層を備えた半導体装置。 - 【請求項３】 それぞれが、半導体基板の一主面に形成
された一対のソース／ドレイン領域と、この一対のソー
ス／ドレイン領域の間に位置する半導体基板の一主面上
にゲート絶縁膜を介して形成されたゲート電極と、この
ゲート電極上に形成された上敷絶縁膜と、これらゲート
電極及び上敷絶縁膜の両側面に形成された絶縁体からな
る一対のサイドウォールとを有し、上記一対のソース／
ドレイン領域の一方のソース／ドレイン領域が同じ不純
物拡散領域にて形成されているとともに、ゲート電極の
一側面が対向して配置された２つのＭＯＳ型トランジス
タ、 これら２つのＭＯＳ型トランジスタの上敷絶縁膜上及び
一対のサイドウォール上に形成されるとともに、上記一
対のソース／ドレイン領域の一方のソース／ドレイン領
域の位置に開口部を有し、上記上敷絶縁膜より薄い第１
の絶縁層、 この第１の絶縁層の上に形成され、上記ゲート電極上に
位置する最大膜厚が５００〜６００Åの範囲にあるとと
もに、上記一対のソース／ドレイン領域の一方のソース
／ドレイン領域の位置に開口部を有する、上記第１の絶
縁層とは異なる絶縁体からなる第２の絶縁層、 この第２の絶縁層上に形成され、上記一対のソース／ド
レイン領域の一方のソース／ドレイン領域の位置に、上
面に位置する開口の大きさが上記第１の絶縁層の開口部
の大きさより大きいコンタクトホールが形成された層間
絶縁層、 この層間絶縁層のコンタクトホール、上記第１及び第２
の絶縁層の開口部を介して上記一対のソース／ドレイン
領域の一方のソース／ドレイン領域に電気的に接続され
た配線層を備えた半導体装置。 - 【請求項４】 それぞれが、半導体基板の一主面に形成
された一対のソース／ドレイン領域と、この一対のソー
ス／ドレイン領域の間に位置する半導体基板の一主面上
にゲート絶縁膜を介して形成されたゲート電極と、この
ゲート電極上に形成された上敷絶縁膜と、これらゲート
電極及び上敷絶縁膜の両側面に形成された絶縁体からな
る一対のサイドウォールとを有し、上記一対のソース／
ドレイン領域の一方のソース／ドレイン領域が同じ不純
物拡散領域にて形成されるとともに、上記ゲート電極の
一側面が対向し、かつ対向した一側面間の間隔が０．３
６μｍ以下に配置された２つのＭＯＳ型トランジスタ、 これら２つのＭＯＳ型トランジスタの上敷絶縁膜上及び
一対のサイドウォール上に形成されるとともに、上記一
対のソース／ドレイン領域の一方のソース／ドレイン領
域の位置に開口部を有し、上記上敷絶縁膜より薄い第１
の絶縁層、 この第１の絶縁層の上に形成され、上記一対のソース／
ドレイン領域の一方のソース／ドレイン領域の位置に開
口部を有する、上記第１の絶縁層とは異なる絶縁体から
なる第２の絶縁層、 この第２の絶縁層上に形成され、上位一対のソース／ド
レイン領域の一方のソース／ドレイン領域の位置に、上
面に位置する開口の大きさが上記第１の絶縁層の開口部
の大きさより大きく、一部が上記２つのＭＯＳ型トラン
ジスタの一方のＭＯＳ型トランジスタのゲート電極上に
位置するコンタクトホールが形成された層間絶縁層、 この層間絶縁層のコンタクトホール、上記第１及び第２
の絶縁層の開口部を介して上記一対のソース／ドレイン
領域の一方のソース／ドレイン領域に電気的に接続され
るとともに、上記層間絶縁層のコンタクトホールの両側
に位置する２つのＭＯＳ型トランジスタのサイドウォー
ル上に位置する第２の絶縁層と接触して形成されている
とともに、上記２つのＭＯＳ型トランジスタの一方のＭ
ＯＳ型トランジスタのゲート電極上方に位置する第２の
絶縁層と接触して形成された配線層を備えた半導体装
置。 - 【請求項５】 配線層は、上記第１及び第２の絶縁層の
開口部内及び２つのＭＯＳ型トランジスタの対向するサ
イドウォール間に位置し、一対のソース／ドレイン領域
の一方のソース／ドレイン領域と電気的に接続するコン
タクト部と、このコンタクト部から第２の絶縁層に直接
接して延在している配線部とを有していることを特徴と
する請求項１または請求項２記載の半導体装置。 - 【請求項６】 それぞれが、半導体基板の一主面に形成
された一対のソース／ドレイン領域と、この一対のソー
ス／ドレイン領域の間に位置する半導体基板の一主面上
にゲート絶縁膜を介して形成されたゲート電極と、この
ゲート電極上に形成された上敷絶縁膜と、これらゲート
電極及び上敷絶縁膜の両側面に形成された絶縁体からな
る一対のサイドウォールとを有し、上記一対のソース／
ドレイン領域の一方のソース／ドレイン領域が同じ不純
物拡散領域にて形成されているとともに、ゲート電極の
一側面が対向して配置された２つのＭＯＳ型トランジス
タを形成するステップ、 これら２つのＭＯＳ型トランジスタの上敷絶縁膜上及び
一対のサイドウォール上に第１の絶縁層を形成するステ
ップ、 この第１の絶縁層上に、上記ゲート電極の上方にある厚
さ及び上記ゲート電極の上側肩部の斜め上方にある厚さ
が、上記一対のソース／ドレイン領域の一方のソース／
ドレイン領域の上方にある厚さよりも厚い、上記第１の
絶縁層とは異なる絶縁体からなる第２の絶縁層を形成す
るステップ、 上記一対のソース／ドレイン領域の一方のソース／ドレ
イン領域上に位置する上記第２の絶縁層をエッチングし
て上記第２の絶縁層に開口部を、上記一対のソース／ド
レイン領域の一方のソース／ドレイン領域上に位置する
上記第１の絶縁層をエッチングして上記第１の絶縁層に
開口部をそれぞれ形成するステップ、 上記第１及び第２の絶縁層の開口部を介して上記一対の
ソース／ドレイン領域の一方のソース／ドレイン領域に
電気的に接続される配線層を形成するステップを備えた
半導体装置の製造方法。 - 【請求項７】 それぞれが、半導体基板の一主面に形成
された一対のソース／ドレイン領域と、この一対のソー
ス／ドレイン領域の間に位置する半導体基板の一主面上
にゲート絶縁膜を介して形成されたゲート電極と、この
ゲート電極上に形成された上敷絶縁膜と、これらゲート
電極及び上敷絶縁膜の両側面に形成された絶縁体からな
る一対のサイドウォールとを有し、上記一対のソース／
ドレイン領域の一方のソース／ドレイン領域が同じ不純
物拡散領域にて形成されているとともに、ゲート電極の
一側面が対向して配置された２つのＭＯＳ型トランジス
タを形成するステップ、 これら２つのＭＯＳ型トランジスタの上敷絶縁膜上及び
一対のサイドウォール上に第１の絶縁層を形成するステ
ップ、 この第１の絶縁層上に、上記ゲート電極の上方にある厚
さ及び上記ゲート電極の上側肩部の斜め上方にある厚さ
が、上記一対のソース／ドレイン領域の一方のソース／
ドレイン領域の上方にある厚さよりも厚い、上記第１の
絶縁層とは異なる絶縁体からなる第２の絶縁層を形成す
るステップ、 この第２の絶縁層上に層間絶縁層を形成するステップ、 上記一対のソース／ドレイン領域の一方のソース／ドレ
イン領域上に位置する上記層間絶縁層をエッチングして
上記層間絶縁層にコンタクトホールを、上記一対のソー
ス／ドレイン領域の一方のソース／ドレイン領域上に位
置する上記第２の絶縁層をエッチングして、上記第２の
絶縁層に開口部を、上記一対のソース／ドレイン領域の
一方のソース／ドレイン領域上に位置する上記第１の絶
縁層をエッチングして上記第１の絶縁層に開口部をそれ
ぞれ形成するステップ、 上記層間絶縁層のコンタクトホール、上記第１及び第２
の絶縁層の開口部を介して上記一対のソース／ドレイン
領域の一方のソース／ドレイン領域に電気的に接続され
る配線層を形成するステップを備えた半導体装置の製造
方法。 - 【請求項８】 層間絶縁層のコンタクトホールは、上面
に位置する開口の大きさが第１の絶縁層の開口部の大き
さより大きく、一部が２つのＭＯＳ型トランジスタの一
方のＭＯＳ型トランジスタのゲート電極上に位置してい
ることを特徴とする請求項７記載の半導体装置の製造方
法。 - 【請求項９】 第２の絶縁層に開口部を形成するための
エッチングは、異方性ドライエッチングにて行うことを
特徴とする請求項８記載の半導体装置の製造方法。 - 【請求項１０】 第１の絶縁層上に第２の絶縁層を形成
するステップにおいて、第２の絶縁層は、上記ゲート電
極の上方にある厚さ及び上記ゲート電極の上側肩部の斜
め上方にある厚さが、上記一対のソース／ドレイン領域
の一方のソース／ドレイン領域の上方にある厚さよりも
３倍以上厚く形成されることを特徴とする請求項６ない
し請求項９のいずれかに記載の半導体装置の製造方法。 - 【請求項１１】 ２つのＭＯＳ型トランジスタの対向し
たゲート電極の一側面間の間隔が、０．３６μｍ以下で
あることを特徴とする請求項６ないし請求項１０のいず
れかに記載の半導体装置の製造方法。 - 【請求項１２】 第２の絶縁層は低温気相成長法によっ
て積層されたことを特徴とする請求項６ないし請求項１
１のいずれかに記載の半導体装置の製造方法。 - 【請求項１３】 第２の絶縁層はスパッタ法によって積
層されたことを特徴とする請求項６ないし請求項１１の
いずれかに記載の半導体装置の製造方法。 - 【請求項１４】 配線層を形成するステップは、第２の
絶縁層の表面に接した導電層を形成し、この導電層をパ
ターニングすることによって形成されたことを特徴とす
る請求項６記載の半導体装置の製造方法。 - 【請求項１５】 第２の絶縁層に開口部を形成するため
のエッチングは、ウェットエッチングにて行うことを特
徴とする請求項１４記載の半導体装置の製造方法。 - 【請求項１６】 第２の絶縁層に開口部を形成するため
のエッチングは、等方性ドライエッチングにて行うこと
を特徴とする請求項１４記載の半導体装置の製造方法。 - 【請求項１７】 それぞれが、半導体基板の一主面に形
成された一対のソース／ドレイン領域と、この一対のソ
ース／ドレイン領域の間に位置する半導体基板の一主面
上にゲート絶縁膜を介して形成されたゲート電極と、こ
のゲート電極上に形成された上敷絶縁膜と、これらゲー
ト電極及び上敷絶縁膜の両側面に形成された絶縁体から
なる一対のサイドウォールとを有し、上記一対のソース
／ドレイン領域の一方のソース／ドレイン領域が同じ不
純物拡散領域にて形成されているとともに、ゲート電極
の一側面が対向して配置された２つのＭＯＳ型トランジ
スタを形成するステップ、 これら２つのＭＯＳ型トランジスタの上敷絶縁膜上及び
一対のサイドウォール上に第１の絶縁層を形成するステ
ップ、 この第１の絶縁層上に上記第１の絶縁層とは異なる絶縁
体からなる第２の絶縁層を形成するステップ、 この第２の絶縁層上に上記第２の絶縁層と異なる絶縁体
からなる層間絶縁層を形成するステップ、 上記層間絶縁層上に形成されたレジストマスクをマスク
として、上記一対のソース／ドレイン領域の一方のソー
ス／ドレイン領域上に位置する上記層間絶縁層を、上記
第２の絶縁層が露出しかつ上記第１の絶縁層が露出しな
い範囲までエッチングするステップ、 上記レジストマスクの上記一対のソース／ドレイン領域
の一方のソース／ドレイン領域上に位置する開口側面に
レジストサイドウォールを形成するステップ、 上記レジストマスク及びレジストサイドウォールをマス
クとして、上記一対のソース／ドレイン領域の一方のソ
ース／ドレイン領域上に位置する上記層間絶縁層の残部
をエッチングして上記層間絶縁層にコンタクトホール
を、上記一対のソース／ドレイン領域の一方のソース／
ドレイン領域上に位置する上記第２の絶縁層をエッチン
グして、上記第２の絶縁層に開口部を、上記一対のソー
ス／ドレイン領域の一方のソース／ドレイン領域上に位
置する上記第１の絶縁層をエッチングして上記第１の絶
縁層に開口部をそれぞれ形成するステップ、 上記レジストマスク及びレジストサイドウォールを除去
するステップ、 上記層間絶縁層のコンタクトホール、上記第１及び第２
の絶縁層の開口部を介して上記一対のソース／ドレイン
領域の一方のソース／ドレイン領域に電気的に接続され
る配線層を形成するステップを備えた半導体装置の製造
方法。 - 【請求項１８】 第２の絶縁層に開口部を形成するため
のエッチングは、等方性ドライエッチングにて行うこと
を特徴とする請求項１７記載の半導体装置の製造方法。 - 【請求項１９】 ２つのＭＯＳ型トランジスタの対向し
たゲート電極の一側面間の間隔が０．３６μｍ以下であ
ることを特徴とする請求項１７または請求項１８記載の
半導体装置の製造方法。 - 【請求項２０】 層間絶縁層の残部を除去するためのエ
ッチングは、ウェットエッチングにて行うことを特徴と
する請求項１７ないし請求項１９のいずれかに記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6174459A JPH0846173A (ja) | 1994-07-26 | 1994-07-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6174459A JPH0846173A (ja) | 1994-07-26 | 1994-07-26 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0846173A true JPH0846173A (ja) | 1996-02-16 |
Family
ID=15978865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6174459A Pending JPH0846173A (ja) | 1994-07-26 | 1994-07-26 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0846173A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920124A (en) * | 1997-01-22 | 1999-07-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having misalignment resistive interconnect layers |
| US6100134A (en) * | 1996-12-26 | 2000-08-08 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating semiconductor device |
| JP2002305302A (ja) * | 2001-04-06 | 2002-10-18 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2005244251A (ja) * | 1996-07-10 | 2005-09-08 | Fujitsu Ltd | 半導体装置とその製造方法 |
| US7151025B2 (en) | 1996-07-10 | 2006-12-19 | Fujitsu Limited | Method of manufacturing a semiconductor device with self-aligned contacts |
| JP2008166682A (ja) * | 2006-12-28 | 2008-07-17 | Hynix Semiconductor Inc | 半導体素子のコンタクトプラグ形成方法 |
| US7541288B2 (en) | 2007-03-08 | 2009-06-02 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit structures using insulator deposition and insulator gap filling techniques |
| JP2017005013A (ja) * | 2015-06-05 | 2017-01-05 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
-
1994
- 1994-07-26 JP JP6174459A patent/JPH0846173A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005244251A (ja) * | 1996-07-10 | 2005-09-08 | Fujitsu Ltd | 半導体装置とその製造方法 |
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| US7541288B2 (en) | 2007-03-08 | 2009-06-02 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit structures using insulator deposition and insulator gap filling techniques |
| JP2017005013A (ja) * | 2015-06-05 | 2017-01-05 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
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