JPH06209085A - スタック形ｄｒａｍコンデンサ構造体とその製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 大きな静電容量値と優れた形状を有し、か
つ、マスク処理工程段階の回数が少ない、高集積度半導
体構造体のための積層形コンデンサ構造体を有するマイ
クロ型電子装置の製造法。 【構成】 基板の上に導電体領域を作成する段階と、前
記導電体領域と前記基板との上に絶縁体層を作成する段
階とを有し、前記絶縁体層の上にスペーサ層を作成する
段階と、前記導電体領域の選定された領域を露出して蓄
積接続点接触体用窓を作成するために前記スペーサ層と
前記絶縁体層との選定された部分を除去する段階と、前
記導電体領域に電気的に接続されるようにスペーサ層の
上でかつ前記蓄積接続点接触体用窓の中に第１導電体層
を作成する段階と、をさらに有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、全体的には、半導体メ
モリ装置のコンデンサに関する。さらに詳細にいえば、
本発明はスタック形コンデンサとその製造法に関する。

【０００２】

【従来の技術およびその問題点】本発明の背景が、ダイ
ナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）に
関連して説明される。ＤＲＡＭは本発明が応用される１
つの例であって、前記説明は、本発明の範囲がそれに限
定されることを意味するものではない。

【０００３】従来、この分野において、製造上の簡便さ
のために、ＤＲＡＭメモリ・セルは平面状コンデンサを
用いている。これらのセルを用いた装置の容量が増大し
てきたので、これらのメモリ・セルの寸法が次第に小さ
くなり、信頼性をもってこのような平面構造体を使用す
るのが困難になってきている。メモリ・セルの寸法が小
さくなっているので、コンデンサの寸法と蓄積静電容量
も小さくなってきている。蓄積静電容量が小さくなる
と、信号対雑音比が低下し、そして、アルファ粒子の衝
突により生ずるエラーが増加する。

【０００４】先行技術の場合、これらの問題点を解決す
る方法は、トレンチ（溝）形コンデンサ・セルを備える
ことである。溝形コンデンサは、半導体基板の中に形成
された溝の側壁に作成される。この構造体はまた、深く
て小さな溝を作成しなければならないので、その処理工
程に対して困難性が付随して生ずる。

【０００５】また別の先行技術によるコンデンサ・セル
が、キムラ等の米国特許第４，７４２，０１８号に開示
されている。この発明によれば、スタック形コンデンサ
を有するＤＲＡＭセルを製造する処理工程が開示され
る。この開示された処理工程により、半導体基板の中
に、ゲート電極と、ドレイン領域と、ソース領域とを有
するＭＯＳＦＥＴが作成される。この処理工程は、基板
の上に、ドレイン領域に電気的に接続された第１導電体
層を作成する段階と、および必要な部分以外の第１導電
体層の上に、第１絶縁体層をデポジットする段階とを有
する。この第１絶縁体層の上に第２導電体層をデポジッ
トする段階も、さらに開示される。この第２導電体層
は、第１導電体層に電気的に接続される。その後、第２
導電体層の必要な部分以外の部分が除去される。次に、
第１絶縁体層が除去され、そして、第１導電体層と第２
導電体層との上に、第２絶縁体層が作成される。最後
に、前記第２絶縁体層の上に、第３導電体層が作成され
る。この方法の問題点は、第１導電体層と第２導電体層
とに対し、別々のマスクを備えることであり、そのため
に、整合の問題点が生じ、および、付加的な処理工程段
階が必要になる。

【０００６】さらに別の先行技術によるコンデンサ・セ
ルが、エマ等の論文、インタナショナル・エレクトロニ
ック・デバイス・ミーティング（１９８８年）、５９２
頁〜５９５頁、に開示されている。この論文において、
エマ等は、コンデンサ・セルが３次元である積層形メモ
リを開示している。この先行技術によるスタック形コン
デンサは、多結晶Ｓｉ−Ｓｉ₃ Ｎ₄ −多結晶Ｓｉ構造体
で構成される。この先行技術によるコンデンサ・セルの
問題点、および、キムラ等の実施例の問題点は、コンデ
ンサ・セルの間の最小間隔距離に関して生ずる。これら
の先行技術による実施例では、コンデンサ・セルの間の
最小間隔距離は、用いられるリソグラフイ処理工程の最
小特性寸法以下であることはできない。

【０００７】

【問題点を解決するための手段】本発明により得られる
スタック形コンデンサ構造体は、大きな静電容量値を有
し、かつ、高集積度の半導体構造体を得ることができ
る。この高集積度半導体構造体は、トレンチ形コンデン
サ構造体に付随する困難性を有しないで製造することが
でき、一方、従来のスタック形コンデンサ構造体および
その製造法に比べて、最小リソグラフイ特性寸法に比べ
てより優れた静電容量値を有し、かつ、より優れた形状
と、より少数個のマスク処理工程段階とを有する。

【０００８】前記構造体は、基板を備える段階と、前記
基板の上に導電体領域を作成する段階と、前記導電体領
域と前記基板との上に絶縁体層を作成する段階とを有す
る、マイクロ形電子装置コンデンサを作成する方法によ
り製造される。この方法は、前記絶縁体層の上にスペー
サ層を作成する段階と、前記導電体領域の選定された領
域を露出して蓄積接続点接触体用窓を作成するために前
記スペーサ層と前記絶縁体層との選定された部分を除去
する段階と、前記導電体領域に電気的に接続されるよう
に前記スペーサ層の上でかつ前記蓄積接続点接触体用窓
の中に第１導電体層を作成する段階と、をさらに有す
る。蓄積電極は、前記第１導電体層の残った部分をまわ
りの回路素子から分離するためにおよび相互に分離する
ために前記第１導電体層の選定された部分を除去する段
階と、前記第１導電体層の底表面領域を露出するため
に、前記スペーサ層を除去する段階と、前記第１導電体
層を取り囲みかつ電気的に接続さた第２導電体層を前記
絶縁体層の上に整合して沈着する段階と、前記第２導電
体層の残った部分をまわりの回路素子から分離するため
に前記第２導電体層の一部分をエッチングする段階と、
により作成される。好ましい実施例では、前記第１導電
体層は、前記第２導電体層をパターンに作成するために
用いられる。さらに、好ましい実施例では、前記第１導
電体層の残った部分は、集積回路の上に配置することが
できる装置の総数を最大にするために、相互におよびま
わりの回路素子から最小特性距離にあるけれども、蓄積
電極間の間隔距離は最小特性寸法以下であることができ
る。それは、前記第２導電体層の沈着の厚さが蓄積電極
間の間隔距離から減算されるからである。したがって、
与えられた最小特性寸法に対し、より大きな蓄積電極を
実施することができ、したがって、より大きな静電容量
値を得ることができる。コンデンサは、第１導電体層と
第２導電体層とで構成される蓄積電極の上に誘電体層を
作成する段階と、前記誘電体層を通して前記蓄積電極に
静電容量的に結合するプレート電極として動作する第３
導電体層を前記誘電体層の上に作成する段階と、を実行
することにより完成する。

【０００９】

【実施例】添付図面において、図面は異なっても対応す
る番号および対応する記号は、特に断らない限り、対応
する部分を表す。

【００１０】添付図面において、特に図１において、先
行技術の装置１０を製造する方法が説明される。図１
は、先行技術により作成されたマイクロ形電子回路のコ
ンデンサの部分断面図である。先行技術では、基板１６
がまず提供される。次に、接触体パッド１８が作成され
る。この接触体パッド１８は、基板１６の上にデポジッ
トされたポリシリコンであり、または、基板１６の中に
注入を行うことにより作成することができる。これらの
いずれの方法も、またはその他の方法も、半導体製造の
分野においてよく知られた方法である。次に、基板の上
および接触体パッド１８の上に、絶縁体層２０が作成さ
れる。その後、典型的には、絶縁体層２０がパターン化
され、接触体パッド１８の上の絶縁体層２０を除去す
る。次に、露出した接触体パッド１８の上に、第１電極
２２が作成される。第１電極２２は、典型的には、不純
物が多量に添加されたポリシリコンである。次に、第１
電極２２の表面の上に、非常に薄い誘電体層２４がデポ
ジットされる。この誘電体層２４は、静電容量をできる
だけ大きくするために、できるだけ薄く作成される。誘
電体層２４の厚さの下限は、製造の可能性と信頼性とに
関連して定められるであろう。誘電体層２４は、典型的
には、酸化物／窒化物／酸化物（ＯＮＯ）サンドイッチ
体であることができる。次に、誘電体層２４の上に、第
２電極２６が作成される。第２電極２６は、典型的に
は、不純物が多量に添加されたポリシリコンである。第
２電極２６は、典型的には、すべてのコンデンサ素子に
共通である電極板であり、同じ電位に接続される。

【００１１】図２ａ〜図２ｋにおいて、本発明の好まし
い実施例の製造法が説明される。図２ａは、マイクロ形
電子装置１２の好ましい第１実施例において、製造の第
１段階が行われた後の構造体の図面である。マイクロ形
電子装置１２は基板３０を有し、基板３０の上にパッド
電極３２が作成される。典型的には、この基板３０は単
結晶シリコンである。しかし、基板材料として他の材料
を用いることもできる。例えば、基板３０は、結晶性シ
リコン、非晶質シリコン、ガリウムヒ素、アルミガリウ
ムヒ素、ＳＯＳ（シリコン−オン−サファイア）、イン
ジウムリンを包含する材料群から選定された材料で作成
することができる。ただし、基板材料はこの材料群に限
定されるわけではない。パッド電極３２は、多結晶シリ
コン層が基板３０の上にデポジットされ、パターン化さ
れ、そしてエッチングされることが好ましい。パッド電
極３２の他の可能な組成および製造法は、例えば、基板
３０の中に選択的に不純物注入を行い、アルミニウム、
チタン、金、またはタングステンのような半導体製造業
者によく知られている多くの金属のいずれかの金属のデ
ポジット、または、当業者によく知られている多数の合
金のデポジットを行うことである。

【００１２】図２ａで作成されたマイクロ形電子装置１
２の構造体の上に、図２ｂに示されているように、絶縁
体層または中間レベル酸化物（ＩＬＯ）層３６が作成さ
れる。このＩＬＯ層３６は、後で作成される半導体素子
に対し、基板３０およびパッド電極３２が不必要な電気
的接触を行わないように電気的に絶縁する役割を果た
す。ＩＬＯ層３６の厚さは、典型的には、約２０００オ
ングストローム〜８０００オングストロームである。け
れども、この厚さは決定的なものではなく、誘電体の完
全性や表面の平坦性、および、基板３０またはパッド電
極３２に対する接触体をエッチングで作成するのに要す
る時間のような、製造上の条件により決定される。酸化
物絶縁体層すなわちＩＬＯ層３６に代わるものとして、
この縁体層は窒化物で作成してもよい。例えば、それに
限定されるわけではないが、絶縁体層３６は、二酸化シ
リコンおよび窒化シリコンであることができる。

【００１３】図２ｃに示されたマイクロ形電子装置１２
の部分横断面図は、第３処理工程段階が行われた後の装
置１２の構造体の図面である。図２ｂの処理工程の後、
この段階において、マイクロ形電子装置１２の全体の上
に、エッチング停止層３８が作成される。このエッチン
グ停止層３８は、後の段階で作成される半導体層のエッ
チングに対して障壁としての役割を果たす。したがっ
て、このエッチング停止層３８の組成は、後の段階で作
成される層の組成と、後の段階で作成される層のパター
ン作成／エッチングに用いられる処理工程に応じて、変
えられる。例えば、エッチング停止層３８の上に酸化物
層が作成されるならば、その場合には、エッチング停止
層３８は窒化物材料で作成することができる。窒化物の
上の酸化物を選択的にエッチングする処理工程、すなわ
ち、窒化物よりも酸化物をはるかに大きな速さでエッチ
ングする処理工程は、半導体製造業者にはよく知られて
いる。それとは逆に、エッチング停止層３８の上に窒化
物層が作成されるならば、その場合には、エッチング停
止層３８として酸化物層を用い、この酸化物層の上の窒
化物層を選択的にエッチングする処理工程がまた知られ
ている。エッチング停止層３８の厚さは、それ程重要で
はないであろう。

【００１４】図２ｄは、第４処理工程段階が行われた後
のマイクロ形電子装置１２の好ましい第１実施例の図面
である。図２ｄに示されているように、エッチング停止
層３８の上に、スペーサ層４０が沈着される。このスペ
ーサ層４０の厚さは重要である。それは、スペーサ層４
０の厚さは、最終的なマイクロ形電子装置１２の形状と
静電容量値とを決定する重要な因子であるからである。
この厚さを「Ｓ」とする。スペーサ層４０の厚さは約２
０００オングストロームであることが好ましい。スペー
サ層４０のこの厚さは、要求されるマイクロ形電子装置
１２の静電容量値と製造上の制約に応じて、変更するこ
とができる。スペーサ層４０は、エッチング停止層３８
の上のスペーサ層４０に選択的に作用するエッチング剤
により、除去することができる材料でなければならな
い。スペーサ層４０は、基板３０の表面に対し垂直方向
に、または、水平方向に、エッチングすることが可能で
なければならない。

【００１５】図２ｅに示されているように、スペーサ層
４０とエッチング停止層３８と絶縁体層３６との選定さ
れた領域、すなわち窓領域が、エッチングにより除去さ
れ、それにより、パッド電極３２が露出する。典型的な
場合には、前記素子の選定されない領域が、集積回路製
造の分野でよく知られている技術を用いて、エッチング
用マスクにより保護される。これらの層の除去は、スペ
ーサ層４０とエッチング停止層３８と絶縁体層３６とに
対し許容可能なエッチング速度を有し、一方、エッチン
グ用マスクに対しては非常に小さなエッチング速度しか
有しない、エッチング処理工程を１回行うことにより達
成することができる。その上部層の下の材料に対しアン
ダーカットが行われることを最小限に押さえるために、
それぞれの層に対し特有のエッチング剤を用い、順次に
エッチングを行ってもよい。その際、エッチングされた
それぞれの層は、次のエッチングに対してマスクとして
作用する。それぞれのエッチングは、要求された層に対
しては有効な速度でエッチングを行うが、その他のすべ
ての層に対してはエッチング速度が非常に小さいことが
理想的である。典型的には、窓の寸法は、最小特性寸法
の正方形（Ｆ×Ｆ）である。ただし、円または他の形状
を用いることもでき、それにより、特性領域を小さくす
るできるという利点を得ることができる場合がある。

【００１６】図２ｆに示されているように、スペーサ層
４０とエッチング停止層３８と絶縁体層３６との選定さ
れおよび除去が行われた領域の中の露出したパッド電極
３２の上に、導電体材料の層がデポジットされ、それに
より、第１導電体層４２が作成される。次に、この第１
導電体層４２がパターン化され、パッド電極３２の上の
部分以外が除去される。第１導電体層４２が層３６、３
８、４０の中の窓領域の内部に残り、パッド電極３２と
の接触が保持される。スペーサ層４０の上にある第１導
電体層４２の残っている部分のパターンは、典型的に
は、長方形の立体であり、その寸法は、幅（Ｗ）、高さ
（Ｈ）、および、長さ（Ｌ）（Ｌは示されていない）で
ある。これらの寸法は、コンデンサの最終的な面積領域
の基本となる。このコンデンサの面積領域は、もちろ
ん、実際の装置の静電容量値を決定する１つの因子であ
る。スペーサ層４０の上にある第１導電体層４２の残り
の部分は、明らかに、長方形の立体以外の形状を有する
ことができる。

【００１７】図２ｇに示されているように、スペーサ層
４０ｇが除去されると、その後に残る典型的な第１導電
体層４２は、正方形の支柱の上部に冠が取り付けられ
た、一種の茸（マッシュルーム）の形状を有する。典型
的には、スペーサ４０は酸化物であり、この酸化物は、
フッ化水素（ＨＦ）による等方性湿式エッチングにより
除去される。このエッチングは、ポリ層４２を越えかつ
エッチング停止層３８の上にある、酸化物スペーサ４０
に選択的に作用する。エッチング停止層３８は、典型的
には、窒化物であることができる。

【００１８】図２ｈに示されているように、第１導電体
層４２の茸の部分とエッチング停止層３８の上とに、同
じような形状の導電体４４、（以下整合導電体４４とい
う）がデポジットされる。それにより、第１導電体層４
２と整合導電体４４とを備えた蓄積電極が作成される。
整合導電体４４は、典型的には、整合した多結晶シリコ
ンである。この整合導電体４４の厚さＴは、典型的に
は、５００オングストロームである。この整合導電体４
４は、第１導電体層４２の表面積を実効的に増大させ
る。具体的には、整合導電体４４は、第１導電体層４２
の幅を２Ｔだけ拡張し、深さ（図示されていない）を２
Ｔだけ拡張し、および、長さを２Ｔだけ拡張する。この
整合導電体４４を用いることにより、先行技術による蓄
積電極に比べて、蓄積電極の面積領域の増大が得られ、
したがって、静電容量値の増大が得られる。先行技術の
蓄積電極の場合のように、第１導電体層４２は、相互に
および隣接する回路素子から、最小リソグラフイ特性寸
法Ｆだけの距離に限定されるから、与えられた面積領域
の中でのこれらの素子の静電容量値と量は制限される。
しかしながら、この整合導電体４４を第１導電体層４２
の上に作成することにより、隣接する素子の間の距離
は、Ｆ−２Ｔのように小さくすることができる。このよ
うに実施することにより、与えられたリソグラフイ特性
寸法に対し、さらに多くの素子を与えられた面積領域の
中に配置することができる、または、さらに大きい静電
容量値を有するという特徴を利用することができる。

【００１９】図２ｉに示されているように、整合導電体
４４がパターンに作成され、そしてエッチングが行われ
ることにより、蓄積電極のおのおのをまわりの素子から
分離することが得られる。図２ｉに示されているよう
に、整合導電体４４をパターン化するのに、典型的に
は、異方的エッチングが用いられる。この異方的エッチ
ングは、典型的には、反応性イオン・エッチングであ
る。この反応性イオン・エッチングでは、垂直方向に運
動するイオンが装置１２の上側表面を照射する。その結
果、整合導電体４４が蓄積電極４２と他の電極との間か
ら除去され、また、蓄積電極４２の上からも除去される
（このエッチングの不必要な副次効果）。さらに、整合
導電体４４は蓄積電極４２の冠部の下側には残留し、そ
れに電気的に接続される。層３８の上に残留するこの整
合導電体４４は、実効的に、蓄積電極の表面面積領域を
増大させる。

【００２０】図２ｊは、また別の製造段階の後のマイク
ロ形電子装置１２の好ましい実施例の図面である。図２
ｊは図２ｉに示され装置１２と同じであるが、ウエハの
表面上に沈着された整合誘電体層４６ブランケットを有
する。誘電体層４６はその誘電率が大きいものが選定さ
れ、理想的には、その厚さは非常に薄いことが好まし
い。その理由は、そうすることにより、下にある蓄積電
極４２、４４と後でデポジットされるプレート電極４８
（図示されていない。図２ｋを見よ。）との間に作成さ
れるコンデンサの静電容量値が、大きくなるからであ
る。誘電体層４６は、典型的には、１つの窒化物層が２
つの酸化物層ではさまれたサンドイッチ体であり、それ
により、ＯＮＯ誘電体層４６と呼ばれる３層誘電体層が
作成される。

【００２１】図２ｋに示されているように、ウエハの表
面全体の上にプレート電極４８がデポジットされ、それ
がパターン化され、蓄積電極４２と静電容量的に結合す
ることにより、コンデンサ１２が完成する。この装置の
静電容量値は、蓄積電極／整合導電体４２、４４とプレ
ート電極４８との間に配置された、ＯＮＯ誘電体層４６
の面積領域により決定される。

【００２２】図３は、本発明のマイクロ形電子装置を作
成するためのまた別の構造体の図面である。図３に示さ
れているように、基板３０の中に、導電体領域３２ａを
また作成することができる。この導電体領域３２ａは、
拡散により、またはイオン注入により、または半導体製
造の分野でよく知られている半導体材料の中に不純物を
添加する他の技術により、作成することができる。

【００２３】基板３０は、単結晶シリコンであることが
好ましいが、しかし、他の材料であることもできる。例
えば、基板３０は、それに限られるわけではないが、結
晶シリコン、非晶質シリコン、ガリウムヒ素、アルミニ
ウムガリウムヒ素、ＳＯＳ、および、インジウムリンを
包含する材料群から選定された材料で作成することがで
きる。パッド電極３２は、基板３０の上に、デポジッ
ト、パターン化、およびエッチングにより作成された、
多結晶シリコンの層であることが好ましい。パッド電極
３２を作成するための他の可能な組成および他の可能な
方法は、基板３０の中に不純物を選択的に注入する方
法、または、アルミニウム、チタン、金またはタングス
テンのような半導体製造業者によく知られた多くの金属
のいずれかをデポジットする方法、または、当業者によ
く知られた多数の金属合金をデポジットする方法があ
る。

【００２４】ＩＬＯ３６は酸化物であることが好ましい
が、他の材料を用いることもできる。例えば、ＩＬＯ３
６は、それに限られるわけではないが、リン・ケイ酸ガ
ラス（ＰＳＧ）、ホウ・リン酸ガラス（ＢＰＳＧ）、窒
化シリコン、および、二酸化シリコンを包含する材料群
から選定された材料で作成することができる。酸化物絶
縁体層が用いられる場合、エッチング停止層３８は窒化
物であることが好ましい。しかし、エッチング停止層３
８の組成は、後で作成される層の組成と、これらの後で
作成される層のパターン作成／エッチングに用いられる
処理工程とに応じて変更することができる。例えば、も
しエッチング停止層３８の上に作成されるのが窒化物層
であるならば、エッチング停止層３８に対して酸化物を
用いることができる。それは、酸化物の上の窒化物に対
して選択的な処理工程がよく知られているからである。
エッチング停止層３８の厚さは、それ程重要ではないで
あろう。

【００２５】スペーサ層４０は酸化物であることが好ま
しい。しかし、酸化物層４０は、ポリイミド、または、
ＩＬＯ３６として用いられるような材料群の中から選定
された任意の材料であることもできる。第１導電体層４
２は、理想的には、不純物が多量に添加された多結晶シ
リコンである。しかし、当業者によく知られた多数の他
の導電体材料を用いることもできる。整合層４４は、典
型的には、多結晶シリコンである。しかし、多数の他の
材料をまた用いることができる。例えば、導電体層４２
または整合層４４のいずれも、タングステン・シリサイ
ド、モリブデン・シリサイド、チタン・タングステン・
シリサイドのようなシリサイド化された多結晶シリコ
ン、または、多数の他の材料、で作成することができ
る。

【００２６】誘電体層４６は、酸化物／窒化物／酸化物
の３重層であることが好ましい。しかし、誘電体層４６
は、二酸化シリコンのような他の酸化物、または、窒化
シリコンのような他の窒化物であることができる。また
別の誘電体層としては、五酸化タンタルがある。

【００２７】プレート電極４８は、典型的には、不純物
が多量に添加された多結晶シリコンである。しかし、他
の可能な材料としては、ただしそれに限定されるわけで
はないが、シリサイド化された多結晶シリコン、タング
ステン・シリサイド、モリブデン・シリサイド、チタン
・タングステン・シリサイドのようなシリサイド、およ
び、アルミニウム、アルミニウム・タングステン２重
層、タングステンまたは金のような金属、であることが
できる。

【００２８】可能なエッチング処理工程は、湿式化学的
エッチング、電気化学的エッチング、純粋プラズマ・エ
ッチング、反応性イオン・エッチング（ＲＩＥ）、イオ
ン・ビーム加工エッチング、スパッタリング、および、
高温気相エッチングなどがある。可能なデポジット工程
は、スパッタリング工程、ＣＶＤ工程、プラズマ強化Ｃ
ＶＤ工程、および、スピン・オン・ガラスデポジッショ
ン工程などがある。

【００２９】本発明の好ましい実施例により、先行技術
よりは優れたいくつかの利点が得られる。先行技術によ
る装置より優れた長所の１つは、好ましい実施例の装置
および製造法において、パターン化／エッチングの各段
階で用いられるフォトマスクの回数を非常に少なくでき
ることである。好ましい実施例の製造法では、必要なフ
ォトマスクの回数はただの２回である。絶縁体層３６と
エッチング停止層３８とスペーサ層４０とを通して接触
体用窓を作成するのに用いられるエッチング工程によっ
ては、好ましい実施例のコンデンサを製造するのに、た
だの２回のパターン化／エッチング／除去の段階（接触
体用窓のパターン作成／エッチング／除去の１つの段階
と、蓄積電極を作成するための第１導電体層のパターン
作成／エッチング／除去の１つの段階）を用いることが
可能である。キムラ等により開示されているような先行
技術のスタック形コンデンサでは、蓄積電極は、導電体
／絶縁体が対になった層を順次にデポジットすることに
より作成される。新しくデポジットされる導電体／絶縁
体の対のおのおのでは、絶縁体がデポジットされ、この
絶縁体の中に接触体用ホールがパターン化／エッチング
により作成され、この接触体用ホールの中に導電体がデ
ポジットされ、そして、この導電体に対しパターン作成
／エッチングが行われなければならない。先行技術によ
る構造体とその製造法を用いて、この好ましい実施例と
同様な構造体を作成するためには、導電体／絶縁体の層
の１つの対に対する前記処理工程に加えて、前記の導電
体のデポジットとパターン化／エッチングを行うことが
必要である。全体的には、これらの３個の層は少なくと
も３個のフォトマスク（導電体用フォトマスクと、接触
体ホール用フォトマスクと、また別の導電体用フォトマ
スク）が必要であり、一方、この好ましい実施例では２
個のフォトマスクが用いられるだけである。

【００３０】好ましい実施例のまた別の利点は、スタッ
ク形コンデンサの１つの層として、整合導電体４４が用
いられることである。整合導電体４４は、非常に薄い層
としてデポジットすることができる。整合導電体４４の
典型的な厚さは、５００オングストロームである。一
方、先行技術による装置は、スタック形コンデンサのす
べての層に対し、もっと厚い導電体層を使用する。スタ
ック形コンデンサの１つの層に対し非常に薄い導電体層
を使用することにより、この好ましい実施例の装置の形
状を先行技術による装置に比べて小さくすることができ
る。

【００３１】好ましい実施例のさらに別の利点は、整合
導電体４４を用いることにより、半導体基板の上におけ
る装置間の間隔を小さくすることができることである。
整合導電体４４を用いることにより、蓄積電極４２の実
効的表面面積領域が増大する。これらの蓄積電極４２
は、リソグラフイの許容公差に応じて変わるが、相互に
は最小の間隔距離で、配置することができる。これらの
電極４２が最小の許容公差で配置されるならば、整合導
電体４４は、それが沈着される時、蓄積電極の表面面積
領域は増大し、一方、リソグラフイに関してなんら問題
点を生ずることなく、蓄積電極の間の間隔距離を最小リ
ソグラフイ特性寸法以下にまで小さくすることができ
る。このために、前記キムラおよび前記エマにより開示
されたのと同じ面積領域を有する先行技術による装置に
比べて、本発明の装置の静電容量値はさらに大きいこと
が可能である。

【００３２】前記において、少数個の好ましい実施例が
詳細に説明された。本発明の範囲には、前記で説明され
た実施例とは異なるが本発明の請求項に含まれる実施例
はすべて包含されるものと理解しなければならない。前
記の包含という用語は、本発明の範囲を考察する際、非
網羅的であると解釈すべきである。

【００３３】本発明の装置は、シリコン、ガリウムヒ
素、または、他の材料群による個別部品または完全に集
積化された回路において、および光技術または他の技術
に基づく方式および実施例で、実施することができる。
本発明の種々の実施例は、ハードウエア、ソフトウエ
ア、または、マイクロコード化されたファームウエアに
用いることができる、または実施することができる。

【００３４】本発明は例示された実施例について説明さ
れたけれども、前記説明は、本発明の範囲がそれらに限
定されることを意味するものではない。本発明の例示さ
れた実施例およびその他の実施例を種々に変更するこ
と、および種々に組み合わせることの可能であること
は、当業者にはすぐに分かるであろう。したがって、本
発明は、このような変更実施例をすべて包含するものと
理解しなければならない。

【００３５】以上の説明に関してさらに以下の項を開示
する。 （１） （イ） 基板を備える段階と、（ロ） 前記基
板の上に導電体領域を作成する段階と、（ハ） 前記導
電体領域と前記基板との上に絶縁体層を作成する段階
と、（ニ） 前記絶縁体層の上にスペーサ層を作成する
段階と、（ホ） 前記導電体領域の選定された領域を露
出して蓄積接続点接触体用窓を作成するために、前記ス
ペーサ層と前記絶縁体層との選定された部分を除去する
段階と、（ヘ） 前記導電体領域に電気的に接続される
ように、前記スペーサ層の上でかつ前記蓄積接続点接触
体用窓の中に第１導電体層を作成する段階と、（ト）
前記第１導電体層の選定された部分を除去する段階と、
（チ） 前記第１導電体層の底表面領域を露出するため
に、前記スペーサ層を除去する段階と、（リ） 前記第
１導電体層を取り囲みかつ電気的に接続されおよび前記
絶縁体層の上にある、第２導電体層を整合して沈着する
段階と、（ヌ） 前記第２導電体層の残った部分をまわ
りの回路素子から分離しかつ蓄積電極を作成するため
に、前記第２導電体層の一部分をエッチングする段階
と、（ル） 前記蓄積電極の上に誘電体層を作成する段
階と、（ヲ） 前記誘電体層を通して前記蓄積電極と静
電容量的に結合するプレート電極を形成する第３導電体
層を前記誘電体層の上に作成する段階と、を有する、マ
イクロ形電子装置の製造法。

【００３６】（２） 第１項記載の製造法において、前
記絶縁体層を沈着する段階の後でかつ前記スペーサ層を
沈着する段階の前に、エッチング停止層を沈着する段階
をさらに有する、前記製造法。

【００３７】（３） 第１項記載の製造法において、前
記導電体領域が前記基板に不純物を添加することにより
作成される、前記製造法。

【００３８】（４） 第１項記載の製造法において、不
純物が多量に添加された多結晶シリコンを沈着すること
により前記導電体領域が作成される、前記製造法。

【００３９】（５） 第１項記載の製造法において、前
記誘電体層が窒化物である、前記製造法。

【００４０】（６） 第１項記載の製造法において、前
記誘電体層が酸化物／窒化物／酸化物の３重層である、
前記製造法。

【００４１】（７） 第１項記載の製造法において、前
記誘電体層が五酸化タンタルである、前記製造法。

【００４２】（８） 第１項記載の製造法において、前
記スペーサ層の前記選定された部分と前記絶縁体層の前
記選定された部分とが２段階の処理工程で除去される、
前記製造法。

【００４３】（９） （イ） 導電体領域を有する基板
と、（ロ） 前記基板の上に配置され、かつ、前記導電
体領域の選定された領域の上に蓄積接触体用窓を有す
る、絶縁体層と、（ハ） 支柱形状の部分と冠形状の部
分とを有し、かつ、前記支柱形状の部分が前記蓄積接触
体用窓の中に配置されかつ前記基板の前記導電体領域と
電気的に接続されかつ前記絶縁体層の上に選定された距
離だけ延長され、かつ、前記冠形状の部分が前記支柱形
状の部分の上に配置されかつそれに電気的に接続され
た、蓄積電極と、（ニ） 前記蓄積電極の前記冠形状の
部分の選定された部分と前記蓄積電極の前記支柱形状の
部分の前記絶縁体層の上へ選定された距離だけ延長され
部分とを整合して被覆しかつそれらと電気的に接続さ
れ、かつ、前記蓄積電極の前記冠形状の部分の下の前記
絶縁体層部分の上に整合して配置された、蓄積電極拡張
層と、（ホ） 前記蓄積電極と前記蓄積電極拡張層とを
整合して被覆する誘電体層と、（ヘ） 前記誘電体層を
被覆し、かつ、前記蓄積電極と前記蓄積電極拡張層とに
静電容量的に結合されたプレート電極を形成する、導電
体層と、を有する、マイクロ形電子装置。

【００４４】（１０） 第９項記載のマイクロ形電子装
置において、前記絶縁体層と前記蓄積電極拡張層との間
に配置されたエッチング停止層をさらに有する、前記マ
イクロ形電子装置。

【００４５】（１１） 第９項記載のマイクロ形電子装
置において、前記誘電体層が酸化物／窒化物／酸化物の
３重層である、前記マイクロ形電子装置。

【００４６】（１２） 第９項記載のマイクロ形電子装
置において、前記誘電体層が五酸化タンタルである、前
記マイクロ形電子装置。

【００４７】（１３） 第９項記載のマイクロ形電子装
置において、前記導電体層が前記誘電体層を整合して被
覆する、前記マイクロ形電子装置。

【００４８】（１４） 基板３０を備える段階と、前記
基板の上に導電体領域３２を作成する段階と、前記導電
体領域３２と前記基板３０との上に絶縁体層３０作成す
る段階とを有する、マイクロ形電子装置の製造法が開示
される。前記製造法は、前記絶縁体層３６の上にスペー
サ層４０を作成する段階と、前記導電体領域の選定され
た領域を露出して蓄積接続点接触体用窓を作成するため
に前記スペーサ層と前記絶縁体層との選定された部分を
除去する段階と、前記導電体領域３２に電気的に接続さ
れるように前記スペーサ層４０の上でかつ前記蓄積接続
点接触体用窓の中に第１導電体層４２を作成する段階
と、をさらに有する。前記第１導電体層４２の選定され
た部分を除去する段階と、前記第１導電体層４２の底表
面領域を露出するために前記スペーサ層４０を除去する
段階と、前記第１導電体層４２を取り囲みかつ電気的に
接続された第２導電体層４４を前記絶縁体層３６の上に
整合して沈着する段階と、前記第２導電体層をまわりの
回路素子から分離するために前記第２導電体層４４の一
部分をエッチングする段階とを有し、それにより、蓄積
電極が作成される。前記蓄積電極の上に誘電体層４６を
作成する段階と、前記誘電体層４６を通して前記蓄積電
極に静電容量的に結合するプレート電極として作用する
第３導電体層４８を作成する段階とにより、コンデンサ
が完成する。他の装置および他の製造法がまた開示され
る。

【図面の簡単な説明】

【図１】先行技術により作成されたマイクロ形電子装置
の部分横断面図。

【図２】本発明の好ましい実施例によるマイクロ形電子
装置の好ましい第１実施例の作成の処理工程を示した部
分横断面図であって、ａ図〜ｋ図は順次の処理工程段階
を示した図。

【図３】本発明のマイクロ形電子装置を作成するための
また別の構造体の部分横断面図。

【符号の説明】

３０ 基板 ３２ 導電体領域 ３６ 絶縁体層 ４０ スペーサ層 ４２ 第１導電体層 ４４ 第２導電体層 ４６ 誘電体層 ４８ 第３導電体層

Claims (2)

【特許請求の範囲】
1. 【請求項１】 （イ） 基板を提供する段階と、（ロ）
   前記基板の上に導電体領域を作成する段階と、（ハ）
   前記導電体領域と前記基板との上に絶縁体層を作成す
   る段階と、（ニ） 前記絶縁体層の上にスペーサ層を作
   成する段階と、（ホ） 前記導電体領域の選定された領
   域を露出して蓄積接続点接触体用窓を作成するために、
   前記スペーサ層と前記絶縁体層との選定された部分を除
   去する段階と、（ヘ） 前記導電体領域に電気的に接続
   されるように、前記スペーサ層の上でかつ前記蓄積接続
   点接触体用窓の中に第１導電体層を作成する段階と、
   （ト） 前記第１導電体層の選定された部分を除去する
   段階と、（チ） 前記第１導電体層の底表面領域を露出
   するために、前記スペーサ層を除去する段階と、（リ）
   前記第１導電体層を取り囲みかつそれに電気的に接続
   されおよび前記絶縁体層の上にある、第２導電体層を整
   合的にデポジットする段階と、（ヌ） 前記第２導電体
   層の残った部分をまわりの回路素子から分離しかつ蓄積
   電極を作成するために、前記第２導電体層の一部分をエ
   ッチングする段階と、（ル） 前記蓄積電極の上に誘電
   体層を作成する段階と、（ヲ） 前記誘電体層を通して
   前記蓄積電極と静電容量的に結合するプレート電極を形
   成する第３導電体層を前記誘電体層の上に作成する段階
   と、を有する、マイクロ形電子装置の製造方法。
2. 【請求項２】 （イ） 導電体領域を有する基板と、
   （ロ） 前記基板の上に配置され、前記導電体領域の選
   定された領域の上に蓄積接触体用窓を有する絶縁体層
   と、（ハ） 支柱形状の部分と冠形状の部分とを有し、
   前記支柱形状の部分は、前記蓄積接触体用窓の中に配置
   されて前記基板の前記導電体領域と電気的に接続され、
   前記絶縁体層より上方に選定された距離だけ延長され、
   前記冠形状の部分が前記支柱形状の部分の上に配置され
   それに電気的に接続された蓄積電極と、（ニ） 前記蓄
   積電極の前記冠形状の部分の選定された部分と前記蓄積
   電極の前記支柱形状の部分の前記絶縁体層より上方へ選
   定された距離だけ延長され部分とを整合的に被覆してそ
   れらと電気的に接続され、前記蓄積電極の前記冠形状の
   部分の下の前記絶縁体層部分の上に整合して配置された
   蓄積電極拡張層と、（ホ） 前記蓄積電極と前記蓄積電
   極拡張層とを整合的に被覆する誘電体層と、（ヘ） 前
   記誘電体層を被覆し、前記蓄積電極と前記蓄積電極拡張
   層とに静電容量的に結合されたプレート電極を形成する
   導電体層と、を有するマイクロ形電子装置。