JPS62286269A - Ｄｒａｍセル及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔概　要〕 メモリセル領域を画定するフィールド絶縁膜上に配設さ
れた横向きのトレンチを有する対向電極と、該トレンチ
の内面を含む該対向電極の表面に形成された誘電体膜と
、該誘電体膜を介して該対向電極の表面上を覆い、且つ
一部がセルのソース領域に接する蓄積電極とから構成さ
れる蓄積キャパシタを有するＤＲＡＭセルとその製造方
法。

〔産業上の利用分野〕

本発明はＤＲＡＭセルとその製造方法に係り、特にＤ　
ＲＡ　Ｍセルに具備せしめられる蓄積キャパシタの改良
構造及びその製造方法に関するＤ　Ｒ，Ａ　Ｍセルアレ
ーの高集積化に伴い、メモリセルが具備する蓄積キャパ
シタは種度に微細化されてきている。

かかる状況において当初のブレーナ構造のキャパシタを
用いた際には、その蓄積容量が小さいために情報の反転
や続出しミス等を生じて該ＤＲＡＭの信頼度が損なわれ
るという問題を生ずる。

そこで微少専有面積で比較的大きな蓄積容量が得られる
スタック形成いはトレンチ形の蓄積キャパシタが提供さ
れている。

この蓄積キャパシタにおいて要望されるのは、専有面積
の割合に大きな蓄積容量が得られ、且つ蓄積容量のばら
つきが少なくてキャパシタ耐圧が高く、しかも製造が容
易であることである。

〔従来の技術〕

第４図は従来のスタック形キャパシタを具備するＤＲＡ
Ｍセルの模式側断面図である。

図において、５１はｐ型シリコン（ｐ−５ｉ）基板、５
２はフィールド酸化膜、５３はｐ型チャネルストッパ、
５４はゲート酸化膜、５５はゲート電極、５６はｎ゛型
ソース領域、５７はｎ°型ドレイン領域、５８は絶縁膜
、５９は蓄積電極、６０は誘電体膜、６１は対向電極、
Ｔｃはセルトランジスタ、Ｃｓは蓄積キャパシタ、ＷＬ
は隣接セルのワード線を示す。

この構造は隣接セルのワード線孔の上部を含むフィール
ド酸化膜５２の上部領域が蓄積キャパシタＣｓに用いら
れるので、当初のプレーナ構造に比べ蓄積容量は増大す
る。

しかし更に高密度高集積化される段階において蓄積容量
が不充分であり、第５図に側断面を示すようなトレンチ
キャパシタ構造のＤＲＡＭセルが提供された。

第５図において、６２はトレンチ、６３は反転電子によ
るによる蓄積電極、その他の符号は第４図と同一対象物
を示す。

このトレンチキャパシタは、トレンチ６２の深さを大き
くとれば専有面積の割に非常に大きな蓄積容量が得られ
るという利点を持っている。

しかし大きな蓄積容量を得るためにトレンチを深くした
際には、トレンチの形状とトレンチの深さかばらつき蓄
積容量が変動するという問題を生じ、またトレンチ内の
汚染除去が困難になってキャパシタの耐圧が低下すると
いう問題を生ずる。

更にまた、基板側に蓄積電極６Ｚが構成される図示のよ
うな通常のトレンチキャパシタにおいては、隣接セルの
トレンチキャパシタとの間の相互干渉やα線ソフトエラ
ーによる、情報の反転等の問題があった。

〔発明が解決しようとする問題点〕

本発明が解決しようとする問題点は、上記スタックドキ
ャパシタにおける容量不足の問題、及びトレンチキャパ
シタにおける蓄積容量のばらつき、キャパシタ耐圧の劣
化、情報の反転等の問題である。

〔問題点を解決するための手段〕

上記問題点は、セル領域を画定するフィールド絶縁膜上
に配設され、且つ側面に横向きのトレンチを存する対向
電極と、該トレンチの内面を含む対向電極の表面に形成
された誘電体膜と、該誘電体膜を介して該対向電極を包
むように形成され、且つ一部が該セルのソース領域に接
する蓄積電極とを有する蓄積キャパシタを具備する本発
明によるＤ　ＲＡ　Ｍセル、及び 絶縁膜の上部に、エツチングの選択性を存するマスク膜
を上面のみに有する第１導電体基体を形成し、該第１導
電体基体の側面を、サイドエ・ノチングし、該サイドエ
ツチングにより表出された該マスク膜の下面と該第１導
電体基体の側面及び絶縁膜の上面に、選択的に気相成長
による第１導電体層を形成せしめ、該マスク膜を除去し
て該第１導電体基体と気相成長第１導電体層とよりなる
対向電、極を形成する工程と、該対向電極の全表出面上
に誘電体膜を形成する工程と、該誘電体膜を介し該対向
電極を覆い、且つ一部がセルトランジスタのソース領域
に接する気相成長第２導電体蓄積電極を形成する工程と
を含む本発明によるＤＲＡＭセルの製造方法によって解
決される。

〔作　用〕

即ち本発明に係るＤＲＡＭセルにおいては、蓄積キャパ
シタがフィールド絶縁膜の上部に形成され、半導体基板
から遊離している、従って隣接するセルの蓄積キャパシ
タ相互の電気的結合即ち干渉がなくなり、且つα線によ
るソフトエラーも減少する。

またフィールド絶縁膜上に形成されることにより、蓄積
キャパシタの専有面積を大幅に拡大させることが可能に
なり蓄積容量の増大が図れる。

更にまた、蓄積キャパシタの対向電極に横向きに形成さ
れるトレンチは、その深さが対向電極基体側面のサイド
エツチング深さによって正確に規定され、且つ形状はフ
ィールド絶縁膜の上面とマスク膜との間隔及び対向電極
材料層の気相成長厚さによって略一様な形状に抑えられ
る。

従って蓄積容量のばらつきは従来に比べ大幅に縮小され
る。

そして更に前述のように蓄積キャパシタの専有面積を拡
大し得ることから、従来量等の蓄積容量を得るためのト
レンチの深さは浅くて済むので、トレンチ内の汚染物質
が完全に除去でき、キャパシタ耐圧も向上する。

〔実施例〕

以下本発明を、図示実施例により具体的に説明する。

第１図は本発明に係る蓄積キャパシタを有するＤ　ＲＡ
、　Ｍセルの一実施例を示す模式側断面図、第２図（ａ
ｌ〜（ｇ）は本発明に係る蓄積キャパシタを有するＤ　
ＲＡ　Ｍセルの製造方法の一実施例を示す工程断面図。

第３図は本発明に係り蓄積キャパシタの他の実施例を示
す模式側断面図である。

全図を通じ同一対象物は同一符合で示す。

第１図において、 １は例えばｐ型シリコン（ｐ−５ｉ）基板、２はセル領
域を画定するフィールド酸化膜、３はｐ型チャネルスト
ッパ、 ４はゲート酸化膜、 ５は例えば多結晶シリコン（ポリＳｉ）よりるゲート電
極、 ６はｎ゛型ソース領域、 ７はｎ°型ドレイン領域、 ８は二酸化シリコン（ＳｉＯ□）等よりなる絶縁膜、９
はフィールド酸化膜上に第１の導電体例えばポリＳｉを
用いて突出形成され図示しない場所で接地される対向電
極、 １０は対向電極の全側面に連通して形成された横向きの
トレンチ（凹部）、 １１は窒化シリコン（ＳｉＪ４）膜或いはＳｉ３Ｎ４膜
十ＳｉＯ□膜等よりなる誘電体膜、 １２は誘電体膜を介し対向電極を包むように形成された
第２の導電体層例えばボ’ＪＳｉ層が２分割された一方
よりなり端部がｎ゛型ソース領域６に接する自己セルの
蓄積電極、 １１２は２分割された他方よりなりｎ゛型ソース領域１
０６に接する隣接セルの蓄積電極、１３は燐珪酸ガラス
（ＰＳＧ）等の層間絶縁膜、１４はコンタクト窓を介し
ｎ゛型ドレイン領域７に接するアルミニウム（Ａ１）等
のビット線、Ｔｃ＋　は自己セルのセルトランジスタ、
Ｔｃｚは隣接セルのセルトランジスタ、Ｃｓ＋　は自己
セルの蓄積キャバ′シタ、Ｃｓｚは隣接セルの蓄積キャ
パシタ を示す。

なおこの実施例は、対向電極９が自己セルと隣接セルの
蓄積キャパシタＣａｔ　％　Ｃ３２に共用される例であ
る。

上記実施例に示すように、本発明に係る蓄積キャパシタ
においては、集積度を低下させずに従来のトレンチ形成
領域よりも大幅に広い平面積を確保することが可能なフ
ィールド酸化膜２上に、広い平面積を確保して形成した
台状の対向電極９の側面に横向きのトレンチ１０が形成
される。

そのためトレンチの平面積を従来より大幅に拡大できる
ので、従来のトレンチ（深さ３〜４μｍ程度）より浅い
深さ１．５〜２μｍ程度のトレンチ１０で、従来のトレ
ンチキャパシタ同様の大きな蓄積容量が得られる。

次ぎに本発明に係るＤＲＡＭセルの製造方法を、第２図
ｔａ＞〜（ｇ）及び第１図を参照し、上記実施例につい
て説明する。

第２図ｆａ）参照 先ず通常のＭＯＳＩＣの製造方法に従って、ｐ−３ｉｉ
板１の主面にｎ゛゛チャネルストッパ３を下部に有する
フィールド酸化膜２を選択的に形成し、次いでフィール
ド酸化膜２で画定された領域に、ゲート酸化膜４、ゲー
ト電極５、ｎ゛゛ソース領域６，１０６、及びｎ゛型ト
ドレイン領域有するｎチャネル型のセルトランジスタＴ
Ｃ＋　＋　Ｔｃ　２を形成する。

次いでゲート電極５の表面を絶縁膜８で覆い、ソース、
ドレイン領域６．７．１０６上にエツチングストッパ用
の膜例えばＳｉｎｇ膜１５膜形５した後、ＣＶＯ法によ
る膜形成手段及びガス拡散による不純物導入手段を用い
該主面上に厚さ１〜２μｍ程度の第１のｎ゛型ポリＳｉ
層１０９を形成する。

第２図（ｂｌ参照 次いで上記第１のｎ“型ポリＳｉ層１０９上に、対向電
極パターンに対応する形状を有するＳｉ３Ｎ４或いはＳ
ｉＯ□等よりなるエツチングマスク膜パターン１６を形
成し、リアクティブ・イオンエツチング（Ｒ［Ｅ）処理
を行って、第１のｎ１型ポリＳ１よりなる台状の突起パ
ターン１０９＾を形成する。

第２図（Ｃ）参照 次いでＣＦ４等のエツチングガスを用いる等方性のドラ
イエツチング手段により、表出しているボ’ＪＳｉ突起
パターン１０９Ａの側面を例えば１〜２μｍ程度の深さ
ｄだけサイドエツチングして、エツチングマスク膜パタ
ーン１６を支持する支柱状の第１のポリＳｉパターン１
０９Ｂを形成する。

ここで支柱状ポリＳｉパターン１０９Ｂの幅は０．２μ
ｍ程度まで形成可能である。

第２図（ｄｉ参照 次いでＣＶＤ法及びガス拡散法により該主面の全表面上
に０．２〜０．３μｍ程度の厚さの第１のｎ゛型ポリＳ
ｉ層２０９を形成する。

そして基板に垂直方向に優勢な異方性のエツチング手段
例えばＲＩＢ処理により上面に向かって表出している第
２のｎ゛型ポリＳｔ層２０９を選択的に除去し、エツチ
ングマスク膜パターンＬ６の下面、支柱状ポリＳｉパタ
ーン１０９Ｂの側面、及びエツチングマスク膜パターン
１６の影になっているフィールド酸化膜２上のみに、連
続した第１のｎ゛型ポリＳｉ層２０９Ａを残留形成せし
める。

第２図（ｅｌ参照 次いでエツチングマスク膜パターン１６を除去して、支
柱状ポリＳｉパターン１０９Ｂと第１のｎ゛型ポリＳｉ
層２０９Ａとよりなり側面に横方向のトレンチ（四部）
　１０を有する対向電極９が形成される。

第２図ｉｆ）参照 次いで例えばＣＶＤ法によりトレンチ１０の内面を含む
対向電極９の表面にＳｉ３Ｎ４よりなる誘電体膜１１を
形成する。（この誘電体膜には、熱５ｉ０２膜十Ｓｉ３
Ｎ４膜も多く用いられる。） 第２図（ｇ）参照 次いで上記主面の全表出面上に、ＣＶＤ法及びガス拡散
法を用いて例えば０．２〜０．３μｍ程度の第３のｎ゛
型ポリＳｉ層を形成し、通常通りパターンニングを行っ
て誘電体膜１１を有する対向電極９の略１／２の表面上
を覆い一端部が自己セルのソース領域６に接する自己セ
ルのポリＳｉ蓄積電極１２、及び前記自己セルのポリＳ
ｉ蓄積電極１２と分離し前記対向電極９の残る領域の表
面上を覆い、その一端部が隣接セルのソース領域１０６
に接する隣接セルのポリＳ　ｔ　７ｉ　ｌｉ電極１１２
とを形成する。

第１図参照 次いで上記主面上にＣＶＤ法によりＰＳＧ層間絶縁膜１
３を形成し、通常のりソグラフィ手段によりドレイン領
域７のコンタクト窓を形成し、通常の配線形成手段によ
り該層間絶縁膜１３上に前記コンタクト窓においてドレ
イン領域７に接するＡＩ等よりなるビット線１４を形成
し、本発明に係るＤ　ＲＡ　Ｍセルが完成する。

なお、上記対向電極９及び蓄積電極１２．１１２の材料
には、上記ポ’ＪＳｉ以外に高融点金属、メタルシリサ
イド等も勿論適用される。

第３図は、対向電極９？ｌ：の中央部から蓄積電極１２
及び１１２の上面に折り返し形成して蓄積電極の両面を
キャパシタとして機能せしめ、これによって蓄積容量の
一層の増大を図った他の一実施例を示したものである。

図中、４４は蓄積電極１２．１１２′の表面に形成され
た誘電体膜、９９は対向電極９の中央部に接し、蓄積電
極１２．１１２上に誘電体膜４４を介して被着形成され
た対向電極延在部を示す。

その他の符号は第１図と同一対象物を示している。

以上実施例の説明から明らかなように本発明に係るＤＲ
ＡＭにおいては、蓄積キャパシタがフィールド絶縁膜の
上部に形成される。

従って、半導体基板から′１！ｉ離しているので隣接す
るセルの蓄積キャパシタ相互の電気的結合即ち干渉がな
くなり、且つα線によるソフトエラーも減少し、更には
蓄積キャパシタの専有面積を大幅に拡大させるψとが可
能になり蓄積容量の増大が図れる。

また製造方法の実施例に示したように、本発明に係るＤ
ＲＡＭにおいて、対向電極の側面に形成される横向きの
凹部（トレンチ）は、その深さが対向電極基体側面のサ
イドエツチング深さによって決まるので正確に規定され
、且つ形状はフィールド絶縁膜の上面とマスク膜との間
隔及び対向電極材料層の気相成長厚さによって略一様な
形状に抑えられる。そのため蓄積容量のばらつきは従来
に比べ大幅に縮小される。

そして前述のように蓄積キャパシタの専を面積を拡大し
得ることから、従来量等の蓄積容量を得るためのトレン
チの深さは浅くて済むので、トレンチ内の汚染物質が完
全に除去でき、キャパシタ耐圧も向上する。

また蓄積電極としてこの横型トレンチを用いることも可
能であり、この場合も上記と同様の利点を有している。

〔発明の効果〕

以上説明のように本発明によれば、蓄積容量が大きく、
隣接セルの蓄積キャパシタ相互間の干渉がなく、α線に
よるソフトエラーが少なく、蓄積容量のばらつきが少な
く、且つキャパシタ耐圧の高い蓄積キャパシタを有する
ＤＲＡＭセルが提供される。

従って本発明はＤＲＡＭセルの信頼度及び製造歩留りの
向上に有効である。

【図面の簡単な説明】

第１図は本発明に係るＤＲＡＭセルの第１の実施例の模
式側断面図、 第２図（ａｌ〜（ｇｌは本発明の方法の一実施例の工程
断面図、 第３図は本発明に係るＤＲＡＭセルの第２の実施例の模
式側断面図、 第４図はスタックドキャパシタを具備する従来のＤＲＡ
Ｍセルの模式側断面図、 第５図はトレンチキャパシタを具備する従来のＤＲＡＭ
セルの模式側断面図である。 図において、 ２はフィールド酸化膜、 ６．１０６　はソース領域、 ９は対向電極、 １０は横向きのトレンチ（凹部） １１は誘電体膜、 エ２．１１２は蓄積電極、 Ｔｃ、は自己セルのセルトランジスタ、Ｔｃ２は隣接セ
ルのセルトランジスタ、Ｃｓ、は自己セルの蓄積キャパ
シタ、 Ｃｓ２は隣接セルの蓄積キャパシタ を示す。

Claims (1)

1. 【特許請求の範囲】 １、セル領域を画定するフィールド絶縁膜上に配設され
   、且つ側面に横向きのトレンチを有する対向電極と、 該トレンチの内面を含む対向電極の表面に形成された誘
   電体膜と、 該誘電体膜を介して該対向電極を包むように形成され、
   且つ一部が該セルのソース領域に接する蓄積電極とを有
   する蓄積キャパシタを具備することを特徴とするＤＲＡ
   Ｍセル。 ２、前記蓄積電極が２分割され、各々の蓄積電極が異な
   るセルのソース領域にそれぞれ接することを特徴とする
   特許請求の範囲第１項記載のＤＲＡＭセル。 ３、前記対向電極が第２の誘電体膜を介して前記蓄積電
   極上にも延在することを特徴とする特許請求の範囲第１
   項記載のＤＲＡＭセル。 ４、絶縁膜の上部に、エッチングの選択性を有するマス
   ク膜を上面のみに有する第１導電体基体を形成し、 該第１導電体基体の側面を、サイドエッチングし、 該サイドエッチングにより表出された該マスク膜の下面
   と該第１導電体基体の側面及び絶縁膜の上面に、選択的
   に気相成長による第１導電体層を形成せしめ、 該マスク膜を除去して該第１導電体基体と該気相成長第
   １導電体層とよりなる対向電極を形成する工程と、 該対向電極の全表出面上に誘電体膜を形成する工程と、 該誘電体膜を介し該対向電極を覆い、且つ一部がセルト
   ランジスタのソース領域に接する気相成長第２導電体蓄
   積電極を形成する工程とを含むことを特徴とするＤＲＡ
   Ｍセルの製造方法。