JP2841057B2 - Ｄｒａｍセルのキャパシタ製造方法 - Google Patents
Ｄｒａｍセルのキャパシタ製造方法Info
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ（Ｄ
ＲＡＭ）セルのキャパシタ製造方法に係るもので、詳し
くは、”Ｕ”状ＤＲＡＭ（dynamic random access memo
ry）セルキャパシタよりも一層静電容量を増加し得る”
Ｈ”状ＤＲＡＭセルのキャパシタ製造方法に関する。
ＲＡＭ）セルのキャパシタ製造方法に係るもので、詳し
くは、”Ｕ”状ＤＲＡＭ（dynamic random access memo
ry）セルキャパシタよりも一層静電容量を増加し得る”
Ｈ”状ＤＲＡＭセルのキャパシタ製造方法に関する。
【０００２】
【従来の技術】一般に、半導体メモリの技術分野におい
ては、一つのチップ上に複数のメモリセルを配置するよ
うになっており、ＤＲＡＭの場合は夫々一つのトランジ
スタ及び一つのキャパシタを備えているが、該キャパシ
タの占有面積がトランジスタの占有面積よりも非常に大
きい。そこで、近来、半導体素子の高集積化に従い、Ｄ
ＲＡＭのキャパシタ占有面積を最小化しながらも、該キ
ャパシタの情報活用容量は大きくさせる研究が行われ、
最近、ＣＯＢ(capacitor on bit line) 構造のシリンダ
型”Ｕ”状のＤＲＡＭキャパシタ製造方法が提示されて
いる。
ては、一つのチップ上に複数のメモリセルを配置するよ
うになっており、ＤＲＡＭの場合は夫々一つのトランジ
スタ及び一つのキャパシタを備えているが、該キャパシ
タの占有面積がトランジスタの占有面積よりも非常に大
きい。そこで、近来、半導体素子の高集積化に従い、Ｄ
ＲＡＭのキャパシタ占有面積を最小化しながらも、該キ
ャパシタの情報活用容量は大きくさせる研究が行われ、
最近、ＣＯＢ(capacitor on bit line) 構造のシリンダ
型”Ｕ”状のＤＲＡＭキャパシタ製造方法が提示されて
いる。
【０００３】即ち、従来”Ｕ”状ＤＲＡＭセルのキャパ
シタ製造方法においては、図３（Ａ）に示すように、Ｐ
型シリコン基板Ｓの素子隔離領域に隔離膜１を成長さ
せ、各ゲート絶縁膜２上にゲート電極３を夫々形成した
後、ゲート電極３の側方のシリコン基板Ｓ内に夫々セル
キャパシタの拡散領域のソース／ドレイン領域４を形成
してスイッチングトランジスタを形成する。
シタ製造方法においては、図３（Ａ）に示すように、Ｐ
型シリコン基板Ｓの素子隔離領域に隔離膜１を成長さ
せ、各ゲート絶縁膜２上にゲート電極３を夫々形成した
後、ゲート電極３の側方のシリコン基板Ｓ内に夫々セル
キャパシタの拡散領域のソース／ドレイン領域４を形成
してスイッチングトランジスタを形成する。
【０００４】次いで、ゲート電極３を含むシリコン基板
Ｓ上に絶縁膜の第１ＣＶＤ酸化膜５を形成し、前記ゲー
ト電極３間のシリコン基板Ｓ表面の所定部位が露出する
ようにビット接合(contact) マスクを用いて前記第１Ｃ
ＶＤ酸化膜５の所定部位を食刻し、前記スイッチングト
ランジスタの各ドレイン領域に接続されるように導電性
膜のビットライン６を形成する。
Ｓ上に絶縁膜の第１ＣＶＤ酸化膜５を形成し、前記ゲー
ト電極３間のシリコン基板Ｓ表面の所定部位が露出する
ようにビット接合(contact) マスクを用いて前記第１Ｃ
ＶＤ酸化膜５の所定部位を食刻し、前記スイッチングト
ランジスタの各ドレイン領域に接続されるように導電性
膜のビットライン６を形成する。
【０００５】その後、該ビットライン６が形成された前
記第１ＣＶＤ酸化膜５上に絶縁膜の第２ＣＶＤ酸化膜
５’を形成して酸化膜７を形成し、該第２ＣＶＤ酸化膜
５’上にＣＶＤ酸化膜の食刻阻止膜８を蒸着した後、セ
ル（cell）接合マスクを用いてシリコン基板Ｓ表面所定
部位が露出するように、食刻阻止膜８及び第１、第２Ｃ
ＶＤ酸化膜５、５’を食刻し、コンタクトホールを形成
する。以下、前記第１、第２ＣＶＤ酸化膜５、５’を便
宜上酸化膜７として表示する。
記第１ＣＶＤ酸化膜５上に絶縁膜の第２ＣＶＤ酸化膜
５’を形成して酸化膜７を形成し、該第２ＣＶＤ酸化膜
５’上にＣＶＤ酸化膜の食刻阻止膜８を蒸着した後、セ
ル（cell）接合マスクを用いてシリコン基板Ｓ表面所定
部位が露出するように、食刻阻止膜８及び第１、第２Ｃ
ＶＤ酸化膜５、５’を食刻し、コンタクトホールを形成
する。以下、前記第１、第２ＣＶＤ酸化膜５、５’を便
宜上酸化膜７として表示する。
【０００６】次いで、図３（Ｂ）に示すように、前記コ
ンタクトホールが形成された前記食刻阻止膜８上に多結
晶シリコンの第１導電性膜１０を蒸着し、該第１導電性
膜１０上にＣＶＤ酸化膜の第２絶縁膜１１を蒸着した
後、該第２絶縁膜１１上に所定間隔を置いて感光膜１２
を形成し、該感光膜をマスクとして第２絶縁膜１１及び
第１導電性膜１０を食刻し、水平ノード電極を形成す
る。
ンタクトホールが形成された前記食刻阻止膜８上に多結
晶シリコンの第１導電性膜１０を蒸着し、該第１導電性
膜１０上にＣＶＤ酸化膜の第２絶縁膜１１を蒸着した
後、該第２絶縁膜１１上に所定間隔を置いて感光膜１２
を形成し、該感光膜をマスクとして第２絶縁膜１１及び
第１導電性膜１０を食刻し、水平ノード電極を形成す
る。
【０００７】次いで、図４（Ｃ）に示すように、前記感
光膜１２を除去し、前記水平ノード電極及び第２絶縁膜
１１が形成された食刻阻止膜８上に多結晶シリコンの第
２導電性膜１３を蒸着し、乾式食刻して垂直ノード電極
を形成する。このとき、垂直ノード電極間のビットライ
ン６上方側の食刻阻止膜８表面が露出しないようにな
る。
光膜１２を除去し、前記水平ノード電極及び第２絶縁膜
１１が形成された食刻阻止膜８上に多結晶シリコンの第
２導電性膜１３を蒸着し、乾式食刻して垂直ノード電極
を形成する。このとき、垂直ノード電極間のビットライ
ン６上方側の食刻阻止膜８表面が露出しないようにな
る。
【０００８】その後、図４（Ｄ）に示すように、前記水
平ノード電極上の第２絶縁膜１１を湿式食刻法により除
去し、水平ノード電極、垂直ノード電極、及び食刻阻止
膜８上に高誘電率を有する誘電体膜１４として窒化膜、
Ta2O5 、及びBaSrTiO3中何れか一つを蒸着した後、該誘
電体膜１４上に多結晶シリコンの第３導電性膜１５を蒸
着してプレート電極を形成し、該第３導電性膜１５上に
第３絶縁膜１６を蒸着し、これにより”Ｕ”状のＤＲＡ
Ｍセルの製造が完了する。
平ノード電極上の第２絶縁膜１１を湿式食刻法により除
去し、水平ノード電極、垂直ノード電極、及び食刻阻止
膜８上に高誘電率を有する誘電体膜１４として窒化膜、
Ta2O5 、及びBaSrTiO3中何れか一つを蒸着した後、該誘
電体膜１４上に多結晶シリコンの第３導電性膜１５を蒸
着してプレート電極を形成し、該第３導電性膜１５上に
第３絶縁膜１６を蒸着し、これにより”Ｕ”状のＤＲＡ
Ｍセルの製造が完了する。
【０００９】そして、このようなセルキャパシタの容量
Ｃ1 と、前記高誘電率を有した誘電体膜１４の厚さｄ1
と、水平ノード電極１０及び垂直ノード電極１３とプレ
ート電極１５とが接する部分のキャパシタ表面積Ａ
1 と、の間には次式が成立する。 Ｃ1 ＝（∈1 ／ｄ1 ）Ａ1 ここで、ｄ1 はセルキャパシタの誘電体膜の厚さ、∈1
はセルキャパシタの誘電体膜の誘電率を示す。
Ｃ1 と、前記高誘電率を有した誘電体膜１４の厚さｄ1
と、水平ノード電極１０及び垂直ノード電極１３とプレ
ート電極１５とが接する部分のキャパシタ表面積Ａ
1 と、の間には次式が成立する。 Ｃ1 ＝（∈1 ／ｄ1 ）Ａ1 ここで、ｄ1 はセルキャパシタの誘電体膜の厚さ、∈1
はセルキャパシタの誘電体膜の誘電率を示す。
【００１０】従って、誘電率∈1 及びキャパシタ表面積
Ａ1 が大きく、誘電体膜の厚さｄ1が薄いほど前記キャ
パシタの容量Ｃ1 は増加し、前記垂直ノード電極を形成
する理由は、キャパシタの表面積Ａ1 を増加させるため
であり、この時、垂直ノード電極の高さが高いほど、同
一の占有面積に対するキャパシタの容量Ｃ1 は増加す
る。
Ａ1 が大きく、誘電体膜の厚さｄ1が薄いほど前記キャ
パシタの容量Ｃ1 は増加し、前記垂直ノード電極を形成
する理由は、キャパシタの表面積Ａ1 を増加させるため
であり、この時、垂直ノード電極の高さが高いほど、同
一の占有面積に対するキャパシタの容量Ｃ1 は増加す
る。
【００１１】
【発明が解決しようとする課題】然るに、このような従
来の”Ｕ”状のＤＲＡＭセルのキャパシタ製造方法にお
いては、垂直ノード電極の高さを増加させてキャパシタ
の静電容量を確保する場合、その高さだけを増加させる
には限界があり、静電容量の増加を図り得ないという不
都合な点があった。
来の”Ｕ”状のＤＲＡＭセルのキャパシタ製造方法にお
いては、垂直ノード電極の高さを増加させてキャパシタ
の静電容量を確保する場合、その高さだけを増加させる
には限界があり、静電容量の増加を図り得ないという不
都合な点があった。
【００１２】本発明はこのような従来の課題に鑑みてな
されたもので、”Ｈ”状ＤＲＡＭセルキャパシタを製造
して、従来の”Ｕ”状ＤＲＡＭセルのキャパシタよりも
静電容量の増加を図り得るＤＲＡＭセルのキャパシタ製
造方法を提供することを目的とする。
されたもので、”Ｈ”状ＤＲＡＭセルキャパシタを製造
して、従来の”Ｕ”状ＤＲＡＭセルのキャパシタよりも
静電容量の増加を図り得るＤＲＡＭセルのキャパシタ製
造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】このため、請求項１の発
明にかかる製造方法では、ＤＲＡＭセルのキャパシタ製
造方法であって、拡散領域を有するトランジスタ、及び
ビットラインを備えた半導体基板上に第１絶縁膜を形成
する第１絶縁膜形成工程と、前記第１絶縁膜上に食刻阻
止膜を、トランジスタの拡散領域上には形成されないよ
うに所定間隔を置いて形成する食刻阻止膜形成工程と、
該食刻阻止膜を含む第１絶縁膜上に該食刻阻止膜と選択
的食刻性を有する第２絶縁膜を形成する第２絶縁膜形成
工程と、半導体基板表面の拡散領域が露出するように、
前記第２絶縁膜と第１絶縁膜とを食刻し、コンタクトホ
ールを形成するコンタクトホール形成工程と、該コンタ
クトホール内の拡散領域と第１、第２絶縁膜の側壁及び
第２絶縁膜上に延長され、該コンタクトホール内を完全
に埋めないように第１ノード電極を形成する第１ノード
電極形成工程と、該第１ノード電極上に第３絶縁膜を形
成する第３絶縁膜形成工程と、該第３絶縁膜をマスクに
し、前記食刻阻止膜上の第２絶縁膜を食刻する第２絶縁
膜食刻工程と、前記第３絶縁膜、第１ノード電極、及び
第２絶縁膜の側面に第２ノード電極を形成する第２ノー
ド電極形成工程と、前記第３絶縁膜を除去する第３絶縁
膜除去工程と、前記第１ノード電極及び第２ノード電極
上に誘電体膜を形成する誘電体形成工程と、該誘電体膜
上にプレート電極を形成するプレート電極形成工程と、
を順次行う。
明にかかる製造方法では、ＤＲＡＭセルのキャパシタ製
造方法であって、拡散領域を有するトランジスタ、及び
ビットラインを備えた半導体基板上に第１絶縁膜を形成
する第１絶縁膜形成工程と、前記第１絶縁膜上に食刻阻
止膜を、トランジスタの拡散領域上には形成されないよ
うに所定間隔を置いて形成する食刻阻止膜形成工程と、
該食刻阻止膜を含む第１絶縁膜上に該食刻阻止膜と選択
的食刻性を有する第２絶縁膜を形成する第２絶縁膜形成
工程と、半導体基板表面の拡散領域が露出するように、
前記第２絶縁膜と第１絶縁膜とを食刻し、コンタクトホ
ールを形成するコンタクトホール形成工程と、該コンタ
クトホール内の拡散領域と第１、第２絶縁膜の側壁及び
第２絶縁膜上に延長され、該コンタクトホール内を完全
に埋めないように第１ノード電極を形成する第１ノード
電極形成工程と、該第１ノード電極上に第３絶縁膜を形
成する第３絶縁膜形成工程と、該第３絶縁膜をマスクに
し、前記食刻阻止膜上の第２絶縁膜を食刻する第２絶縁
膜食刻工程と、前記第３絶縁膜、第１ノード電極、及び
第２絶縁膜の側面に第２ノード電極を形成する第２ノー
ド電極形成工程と、前記第３絶縁膜を除去する第３絶縁
膜除去工程と、前記第１ノード電極及び第２ノード電極
上に誘電体膜を形成する誘電体形成工程と、該誘電体膜
上にプレート電極を形成するプレート電極形成工程と、
を順次行う。
【００１４】かかる構成によれば、第１絶縁膜形成工程
において、第１絶縁膜が形成され、食刻阻止膜形成工程
において、第１絶縁膜上に、食刻阻止膜が所定間隔を置
いて形成される。この食刻阻止膜はコンタクトホールを
形成するために形成されるものであり、拡散領域上には
形成されないようにしておく。第２絶縁膜形成工程で
は、第２絶縁膜が形成される。コンタクトホール形成工
程では、第２絶縁膜と第１絶縁膜とが食刻される。拡散
領域上には食刻阻止膜が形成されていないので、食刻に
より、半導体基板表面の拡散領域が露出し、拡散領域上
にコンタクトホールが形成される。第１ノード電極形成
工程では、第１ノード電極が、コンタクトホール内の拡
散領域と第１、第２絶縁膜の側壁及び第２絶縁膜上に延
長され、コンタクトホール内を完全に埋めないように形
成され、第３絶縁膜形成工程では、第１ノード電極上
に、第３絶縁膜が形成される。この第３絶縁膜は第２ノ
ード電極を形成するために形成されるものである。第２
絶縁膜食刻工程では、第３絶縁膜をマスクにして、食刻
阻止膜上の第２絶縁膜が食刻され、この食刻は、食刻阻
止膜で停止する。第２ノード電極形成工程では、第３絶
縁膜、第１ノード電極及び第２絶縁膜の側面に第２ノー
ド電極が形成される。そして、第２ノード電極が形成さ
れた後、第３絶縁膜は、第３絶縁膜除去工程において除
去される。誘電体膜は、誘電体形成工程において、第１
ノード電極及び第２ノード電極上に形成され、プレート
電極形成工程では、誘電体膜上にプレート電極が形成さ
れる。このようにしてキャパシタの製造が行われ、第１
ノード電極が第２絶縁膜上に延長形成される。
において、第１絶縁膜が形成され、食刻阻止膜形成工程
において、第１絶縁膜上に、食刻阻止膜が所定間隔を置
いて形成される。この食刻阻止膜はコンタクトホールを
形成するために形成されるものであり、拡散領域上には
形成されないようにしておく。第２絶縁膜形成工程で
は、第２絶縁膜が形成される。コンタクトホール形成工
程では、第２絶縁膜と第１絶縁膜とが食刻される。拡散
領域上には食刻阻止膜が形成されていないので、食刻に
より、半導体基板表面の拡散領域が露出し、拡散領域上
にコンタクトホールが形成される。第１ノード電極形成
工程では、第１ノード電極が、コンタクトホール内の拡
散領域と第１、第２絶縁膜の側壁及び第２絶縁膜上に延
長され、コンタクトホール内を完全に埋めないように形
成され、第３絶縁膜形成工程では、第１ノード電極上
に、第３絶縁膜が形成される。この第３絶縁膜は第２ノ
ード電極を形成するために形成されるものである。第２
絶縁膜食刻工程では、第３絶縁膜をマスクにして、食刻
阻止膜上の第２絶縁膜が食刻され、この食刻は、食刻阻
止膜で停止する。第２ノード電極形成工程では、第３絶
縁膜、第１ノード電極及び第２絶縁膜の側面に第２ノー
ド電極が形成される。そして、第２ノード電極が形成さ
れた後、第３絶縁膜は、第３絶縁膜除去工程において除
去される。誘電体膜は、誘電体形成工程において、第１
ノード電極及び第２ノード電極上に形成され、プレート
電極形成工程では、誘電体膜上にプレート電極が形成さ
れる。このようにしてキャパシタの製造が行われ、第１
ノード電極が第２絶縁膜上に延長形成される。
【００１５】
【００１６】請求項２の発明にかかる製造方法では、前
記食刻阻止膜は窒化膜、前記第２絶縁膜は酸化膜である
かかる構成によれば、第２絶縁膜である酸化膜を食刻し
たときに、食刻阻止膜である窒化膜により食刻が阻止さ
れる。
記食刻阻止膜は窒化膜、前記第２絶縁膜は酸化膜である
かかる構成によれば、第２絶縁膜である酸化膜を食刻し
たときに、食刻阻止膜である窒化膜により食刻が阻止さ
れる。
【００１７】請求項３の発明にかかる製造方法では、前
記第２絶縁膜形成工程において、第２絶縁膜は、５００
Å〜１００００Åの厚さに形成される。かかる構成によ
れば、食刻阻止膜と第１ノード電極との間隔が５００Å
〜１００００Åだけ開くようになる。請求項４の発明に
かかる製造方法では、前記第１ノード電極、第２ノード
電極、及びプレート電極は、導電性膜からなる。
記第２絶縁膜形成工程において、第２絶縁膜は、５００
Å〜１００００Åの厚さに形成される。かかる構成によ
れば、食刻阻止膜と第１ノード電極との間隔が５００Å
〜１００００Åだけ開くようになる。請求項４の発明に
かかる製造方法では、前記第１ノード電極、第２ノード
電極、及びプレート電極は、導電性膜からなる。
【００１８】かかる構成によれば、キャパシタの静電容
量は、第１ノード電極、第２ノード電極、及びプレート
電極を介して取り出される。請求項５の発明にかかる製
造方法では、前記第２ノード電極形成工程は、前記第３
絶縁膜、第１ノード電極、及び第２絶縁膜を含む食刻阻
止膜の表面に導電性膜を蒸着し、乾式食刻して第２ノー
ド電極を形成する工程である。
量は、第１ノード電極、第２ノード電極、及びプレート
電極を介して取り出される。請求項５の発明にかかる製
造方法では、前記第２ノード電極形成工程は、前記第３
絶縁膜、第１ノード電極、及び第２絶縁膜を含む食刻阻
止膜の表面に導電性膜を蒸着し、乾式食刻して第２ノー
ド電極を形成する工程である。
【００１９】かかる構成によれば、第３絶縁膜、第１ノ
ード電極、及び食刻阻止膜の表面に導電性膜が蒸着さ
れ、乾式食刻されて第２ノード電極が形成される。
ード電極、及び食刻阻止膜の表面に導電性膜が蒸着さ
れ、乾式食刻されて第２ノード電極が形成される。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を図１
及び図２に基づいて説明する。本発明に係るＤＲＡＭセ
ルのキャパシタ製造方法においては、図１に示すよう
に、スイッチングトランジスタ及びビットラインの備え
られたシリコン基板Ｓ上に第１絶縁膜１０７を形成する
工程と、該第１絶縁膜１０７上に所定間隔を置いて食刻
阻止膜１０８を形成する工程と、該食刻阻止膜１０８を
含めて第１絶縁膜１０７上に第２絶縁膜１０９を形成す
る工程と、シリコン基板Ｓ表面の所定部位が露出される
ようにそれら第２絶縁膜１０９及び第１絶縁膜１０７を
食刻してコンタクトホールを形成する工程と、該コンタ
クトホールを含めて第２絶縁膜１０９上所定部位に第１
ノード電極（以下「水平ノード電極」という）を形成
し、該水平ノード電極上に第３絶縁膜１１１を形成する
工程と、該第３絶縁膜１１１及び水平ノード電極をマス
クとし、第２絶縁膜１０９を食刻する工程と、それら第
３絶縁膜１１１、水平ノード電極、及び第２絶縁膜１０
９の側面に第２ノード電極（以下「垂直ノード電極」と
いう）を形成する工程と、前記第３絶縁膜１１１を除去
する工程と、前記水平及び垂直ノード電極が形成された
食刻阻止膜１０８上に誘電体膜１１４を形成し、該誘電
体膜１１４上にプレート電極を形成する工程と、を順次
行うようにした。
及び図２に基づいて説明する。本発明に係るＤＲＡＭセ
ルのキャパシタ製造方法においては、図１に示すよう
に、スイッチングトランジスタ及びビットラインの備え
られたシリコン基板Ｓ上に第１絶縁膜１０７を形成する
工程と、該第１絶縁膜１０７上に所定間隔を置いて食刻
阻止膜１０８を形成する工程と、該食刻阻止膜１０８を
含めて第１絶縁膜１０７上に第２絶縁膜１０９を形成す
る工程と、シリコン基板Ｓ表面の所定部位が露出される
ようにそれら第２絶縁膜１０９及び第１絶縁膜１０７を
食刻してコンタクトホールを形成する工程と、該コンタ
クトホールを含めて第２絶縁膜１０９上所定部位に第１
ノード電極（以下「水平ノード電極」という）を形成
し、該水平ノード電極上に第３絶縁膜１１１を形成する
工程と、該第３絶縁膜１１１及び水平ノード電極をマス
クとし、第２絶縁膜１０９を食刻する工程と、それら第
３絶縁膜１１１、水平ノード電極、及び第２絶縁膜１０
９の側面に第２ノード電極（以下「垂直ノード電極」と
いう）を形成する工程と、前記第３絶縁膜１１１を除去
する工程と、前記水平及び垂直ノード電極が形成された
食刻阻止膜１０８上に誘電体膜１１４を形成し、該誘電
体膜１１４上にプレート電極を形成する工程と、を順次
行うようにした。
【００２１】即ち、本実施の形態では、まず、図１
（Ａ）に示すように、ｐ型シリコン基板Ｓの素子隔離領
域に隔離膜１０１を成長させ、各ゲート絶縁膜１０２上
に夫々ゲート電極１０３を形成した後、ゲート電極１０
３の側方シリコン基板Ｓ内にセルキャパシタの拡散領域
１０４のソース／ドレイン領域を夫々形成してスイッチ
ングトランジスタを製造する。
（Ａ）に示すように、ｐ型シリコン基板Ｓの素子隔離領
域に隔離膜１０１を成長させ、各ゲート絶縁膜１０２上
に夫々ゲート電極１０３を形成した後、ゲート電極１０
３の側方シリコン基板Ｓ内にセルキャパシタの拡散領域
１０４のソース／ドレイン領域を夫々形成してスイッチ
ングトランジスタを製造する。
【００２２】次いで、ゲート電極１０３が形成されたシ
リコン基板Ｓ上に絶縁膜の第１ＣＶＤ酸化膜１０５を形
成し、ビット接合マスクを用いてゲート電極１０３間の
シリコン基板Ｓ表面所定部位が露出するように第１ＣＶ
Ｄ酸化膜１０５の所定部位を食刻した後、前記スイッチ
ングトランジスタの各ドレイン領域に接続されるように
導電性膜のビットライン１０６を形成する。
リコン基板Ｓ上に絶縁膜の第１ＣＶＤ酸化膜１０５を形
成し、ビット接合マスクを用いてゲート電極１０３間の
シリコン基板Ｓ表面所定部位が露出するように第１ＣＶ
Ｄ酸化膜１０５の所定部位を食刻した後、前記スイッチ
ングトランジスタの各ドレイン領域に接続されるように
導電性膜のビットライン１０６を形成する。
【００２３】その後、該ビットライン１０６を含めて１
ＣＶＤ酸化膜１０５上に第２ＣＶＤ酸化膜１０５’を形
成して第１絶縁膜１０７を形成し、該第２ＣＶＤ酸化膜
１０５’上に１００Å〜３０００Åの厚さを有するＣＶ
Ｄ窒化膜の食刻阻止膜１０８を所定間隔を置いて形成す
る。以後、第１及び第２ＣＶＤ酸化膜１０５、１０５’
を便宜上第１絶縁膜１０７と称する。
ＣＶＤ酸化膜１０５上に第２ＣＶＤ酸化膜１０５’を形
成して第１絶縁膜１０７を形成し、該第２ＣＶＤ酸化膜
１０５’上に１００Å〜３０００Åの厚さを有するＣＶ
Ｄ窒化膜の食刻阻止膜１０８を所定間隔を置いて形成す
る。以後、第１及び第２ＣＶＤ酸化膜１０５、１０５’
を便宜上第１絶縁膜１０７と称する。
【００２４】次いで、前記食刻阻止膜１０８を含めて第
１絶縁膜１０７上にＣＶＤ酸化膜の第２絶縁膜１０９を
５００Å〜１００００Åの厚さに形成し、セル接合マス
クを用いてシリコン基板Ｓの表面の所定部位が露出する
ように前記第２絶縁膜１０９及び第１絶縁膜１０７を食
刻してコンタクトホールを形成する。尚、前記食刻阻止
膜１０８には、ＣＶＤ窒化膜に限らず、前記第２絶縁膜
１０９に対して選択的食刻性を有するものであれば、他
の任意の薄膜を用いることもできるし、また、第２絶縁
膜１０９には、ＣＶＤ酸化膜の代わりにＣＶＤ窒化膜の
食刻阻止膜１０８に対し、選択的食刻性を有する任意の
薄膜を用いることもできる。
１絶縁膜１０７上にＣＶＤ酸化膜の第２絶縁膜１０９を
５００Å〜１００００Åの厚さに形成し、セル接合マス
クを用いてシリコン基板Ｓの表面の所定部位が露出する
ように前記第２絶縁膜１０９及び第１絶縁膜１０７を食
刻してコンタクトホールを形成する。尚、前記食刻阻止
膜１０８には、ＣＶＤ窒化膜に限らず、前記第２絶縁膜
１０９に対して選択的食刻性を有するものであれば、他
の任意の薄膜を用いることもできるし、また、第２絶縁
膜１０９には、ＣＶＤ酸化膜の代わりにＣＶＤ窒化膜の
食刻阻止膜１０８に対し、選択的食刻性を有する任意の
薄膜を用いることもできる。
【００２５】次いで、図１（Ｂ）に示すように、前記コ
ンタクトホールが形成された第２絶縁膜１０９上に多結
晶シリコンの第１導電性膜１１０を５００Å〜３０００
Åの厚さに蒸着し、該第１導電性膜１１０上にＣＶＤ酸
化膜の第３絶縁膜１１１を蒸着した後、該第３絶縁膜１
１１上に所定間隔を置いて感光膜１１２を形成し、該感
光膜１１２をノードマスクとして前記第３絶縁膜１１１
及び第１導電性膜１１０を食刻し、第１導電性膜１１０
からなる水平ノード電極を形成する。
ンタクトホールが形成された第２絶縁膜１０９上に多結
晶シリコンの第１導電性膜１１０を５００Å〜３０００
Åの厚さに蒸着し、該第１導電性膜１１０上にＣＶＤ酸
化膜の第３絶縁膜１１１を蒸着した後、該第３絶縁膜１
１１上に所定間隔を置いて感光膜１１２を形成し、該感
光膜１１２をノードマスクとして前記第３絶縁膜１１１
及び第１導電性膜１１０を食刻し、第１導電性膜１１０
からなる水平ノード電極を形成する。
【００２６】次いで、前記感光膜１１２及び水平ノード
電極をマスクとして食刻阻止膜１０８の表面が露出する
ように第２絶縁膜１０９を乾式食刻した後、感光膜１１
２を除去する。その後、図２（Ｃ）に示すように、前記
第２絶縁膜１０９、水平ノード電極、及び第３絶縁膜１
１１を含めて食刻阻止膜１０８上に多結晶シリコンの第
２導電性膜１１３を５００Å〜３０００Åの厚さに蒸着
し、乾式食刻する。
電極をマスクとして食刻阻止膜１０８の表面が露出する
ように第２絶縁膜１０９を乾式食刻した後、感光膜１１
２を除去する。その後、図２（Ｃ）に示すように、前記
第２絶縁膜１０９、水平ノード電極、及び第３絶縁膜１
１１を含めて食刻阻止膜１０８上に多結晶シリコンの第
２導電性膜１１３を５００Å〜３０００Åの厚さに蒸着
し、乾式食刻する。
【００２７】その結果、前記第２絶縁膜１０９、水平ノ
ード電極、及び第３絶縁膜１１１の側面に第２導電性膜
からなる垂直ノード電極が形成される。次いで、図２
（Ｄ）に示すように、湿式食刻法により、水平ノード電
極上の第３絶縁膜１１１を除去し、水平ノード電極、垂
直ノード電極、及び食刻阻止膜１０８上に高誘電率を有
する誘電体膜１１４として窒化膜、Ta2O5 、及びBaSrTi
O3中の何れか一つを蒸着した後、前記誘電体膜１１４上
に多結晶シリコンの第３導電性膜１１５を蒸着してプレ
ート電極を形成し、該第３導電性膜１１５上に第４絶縁
膜１１６を蒸着して”Ｈ”状のＤＲＡＭセルの製造を完
了する。
ード電極、及び第３絶縁膜１１１の側面に第２導電性膜
からなる垂直ノード電極が形成される。次いで、図２
（Ｄ）に示すように、湿式食刻法により、水平ノード電
極上の第３絶縁膜１１１を除去し、水平ノード電極、垂
直ノード電極、及び食刻阻止膜１０８上に高誘電率を有
する誘電体膜１１４として窒化膜、Ta2O5 、及びBaSrTi
O3中の何れか一つを蒸着した後、前記誘電体膜１１４上
に多結晶シリコンの第３導電性膜１１５を蒸着してプレ
ート電極を形成し、該第３導電性膜１１５上に第４絶縁
膜１１６を蒸着して”Ｈ”状のＤＲＡＭセルの製造を完
了する。
【００２８】この場合、このように形成されたセルキャ
パシタの容量Ｃ2 と、高誘電率∈2を有する誘電体膜１
１４の厚さｄ2 と、水平ノード電極及び垂直ノード電極
とプレート電極とが接する部分のキャパシタ表面積Ａ2
と、の間には下式が成立する。 Ｃ2 ＝（∈2 ／ｄ2 ）Ａ2 ここで、ｄ2 はセルキャパシタの誘電体膜の厚さ、∈2
はセルキャパシタの誘電体膜の誘電率を示す。
パシタの容量Ｃ2 と、高誘電率∈2を有する誘電体膜１
１４の厚さｄ2 と、水平ノード電極及び垂直ノード電極
とプレート電極とが接する部分のキャパシタ表面積Ａ2
と、の間には下式が成立する。 Ｃ2 ＝（∈2 ／ｄ2 ）Ａ2 ここで、ｄ2 はセルキャパシタの誘電体膜の厚さ、∈2
はセルキャパシタの誘電体膜の誘電率を示す。
【００２９】キャパシタの表面積Ａ2 は垂直ノード電極
の高さが増加するほど、また、水平ノード電極の深さが
深くなるほど増加する。従って、本発明に係る”Ｈ”状
ＤＲＡＭセルキャパシタは、従来”Ｕ”状ＤＲＡＭに比
べ、水平ノード電極が第２絶縁膜の厚さにより、深く延
長して形成されるため、垂直ノード電極が上下方向に延
長して増大し、キャパシタ全体の表面積Ａ2 が増大する
利点がある。
の高さが増加するほど、また、水平ノード電極の深さが
深くなるほど増加する。従って、本発明に係る”Ｈ”状
ＤＲＡＭセルキャパシタは、従来”Ｕ”状ＤＲＡＭに比
べ、水平ノード電極が第２絶縁膜の厚さにより、深く延
長して形成されるため、垂直ノード電極が上下方向に延
長して増大し、キャパシタ全体の表面積Ａ2 が増大する
利点がある。
【００３０】且つ、大きな静電容量を有するＤＲＡＭセ
ルの製造が可能であるため、一層多量の情報を維持し、
再生し得るという効果がある。
ルの製造が可能であるため、一層多量の情報を維持し、
再生し得るという効果がある。
【００３１】
【発明の効果】以上説明したように、請求項１の発明に
係る製造方法によれば、第２絶縁膜の厚さを調節して、
従来の”Ｕ”状セルキャパシタに比べ、占有面積当りの
キャパシタ表面積が増大し、セルキャパシタの静電容量
が増加するという効果がある。且つ、大きな静電容量を
有するＤＲＡＭセルの製造が可能であるため、一層多量
の情報を維持し、再生し得るという効果がある。
係る製造方法によれば、第２絶縁膜の厚さを調節して、
従来の”Ｕ”状セルキャパシタに比べ、占有面積当りの
キャパシタ表面積が増大し、セルキャパシタの静電容量
が増加するという効果がある。且つ、大きな静電容量を
有するＤＲＡＭセルの製造が可能であるため、一層多量
の情報を維持し、再生し得るという効果がある。
【００３２】請求項２の発明に係る製造方法によれば、
第２絶縁膜は食刻され、食刻阻止膜で食刻を阻止するこ
とができる。請求項３の発明に係る製造方法によれば、
食刻阻止膜、第２酸化膜を、夫々、窒化膜、酸化膜とす
ることにより、窒化膜は、第２酸化膜に対して選択的食
刻性を有するようになる。
第２絶縁膜は食刻され、食刻阻止膜で食刻を阻止するこ
とができる。請求項３の発明に係る製造方法によれば、
食刻阻止膜、第２酸化膜を、夫々、窒化膜、酸化膜とす
ることにより、窒化膜は、第２酸化膜に対して選択的食
刻性を有するようになる。
【００３３】請求項４の発明に係る製造方法によれば、
第２絶縁膜の厚さを５００Å〜１００００Åに形成する
ことにより、食刻阻止膜と水平ノード電極との間隔が最
適な間隔となる。請求項５の発明に係る製造方法によれ
ば、キャパシタの静電容量を取り出すことができる。
第２絶縁膜の厚さを５００Å〜１００００Åに形成する
ことにより、食刻阻止膜と水平ノード電極との間隔が最
適な間隔となる。請求項５の発明に係る製造方法によれ
ば、キャパシタの静電容量を取り出すことができる。
【００３４】請求項６の発明に係る製造方法によれば、
垂直ノード電極を形成することができる。
垂直ノード電極を形成することができる。
【図１】本発明に係るＤＲＡＭセルのキャパシタ製造方
法を示す工程図。
法を示す工程図。
【図２】同上工程図。
【図３】従来の工程図。
【図４】同上従来の工程図。
Ｓ シリコン基板 １０１ 隔離膜 １０２ ゲート絶縁膜 １０３ ゲート電極 １０４ セルキャパシタの拡散領域 １０５ 第１ＣＶＤ酸化膜 １０５’ 第２ＣＶＤ酸化膜 １０６ ビットライン １０７ 第１絶縁膜 １０８ 食刻阻止膜 １０９ 第２絶縁膜 １１０ 第１導電性膜 １１１ 第３絶縁膜 １１２ 感光膜 １１３ 第２導電性膜 １１４ 誘電体膜 １１５ 第３導電性膜 １１６ 第４絶縁膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (5)
- 【請求項１】ＤＲＡＭセルのキャパシタ製造方法であっ
て、 拡散領域を有するトランジスタ、及びビットラインを備
えた半導体基板上に第１絶縁膜を形成する第１絶縁膜形
成工程と、 前記第１絶縁膜上に食刻阻止膜を、トランジスタの拡散
領域上には形成されないように所定間隔を置いて形成す
る食刻阻止膜形成工程と、 該食刻阻止膜を含む第１絶縁膜上に該食刻阻止膜と選択
的食刻性を有する第２絶縁膜を形成する第２絶縁膜形成
工程と、 半導体基板表面の拡散領域が露出するように、前記第２
絶縁膜と第１絶縁膜とを食刻し、コンタクトホールを形
成するコンタクトホール形成工程と、該コンタクトホール内の拡散領域と第１、第２絶縁膜の
側壁及び第２絶縁膜上に延長され、該コンタクトホール
内を完全に埋めないように第１ノード電極を形成する第
１ノード電極 形成工程と、 該第１ノード電極上に第３絶縁膜を形成する第３絶縁膜
形成工程と、該第３絶縁膜をマスクにし、 前記食刻阻止膜上の第２絶
縁膜を食刻する第２絶縁膜食刻工程と、 前記第３絶縁膜、第１ノード電極、及び第２絶縁膜の側
面に第２ノード電極を形成する第２ノード電極形成工程
と、 前記第３絶縁膜を除去する第３絶縁膜除去工程と、 前記第１ノード電極及び第２ノード電極上に誘電体膜を
形成する誘電体形成工程と、 該誘電体膜上にプレート電極を形成するプレート電極形
成工程と、 を順次行うことを特徴とするＤＲＡＭセルのキャパシタ
製造方法。 - 【請求項２】前記食刻阻止膜は窒化膜、前記第２絶縁膜
は酸化膜であることを特徴とする請求項１記載のＤＲＡ
Ｍセルのキャパシタ製造方法。 - 【請求項３】前記第２絶縁膜形成工程において、第２絶
縁膜は、５００Å〜１００００Åの厚さに形成されるこ
とを特徴とする請求項１又は請求項２記載のＤＲＡＭセ
ルのキャパシタ製造方法。 - 【請求項４】前記第１ノード電極、第２ノード電極、及
びプレート電極は、導電性膜からなることを特徴とする
請求項１〜請求項３のいずれか１つに記載のＤＲＡＭセ
ルのキャパシタ製造方法。 - 【請求項５】前記第２ノード電極形成工程は、前記第３
絶縁膜、第１ノード電極、及び第２絶縁膜を含む食刻阻
止膜の表面に導電性膜を蒸着し、乾式食刻して第２ノー
ド電極を形成する工程であることを特徴とする請求項１
〜請求項４のいずれか１つに記載のＤＲＡＭセルのキャ
パシタ製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950067320A KR0179798B1 (ko) | 1995-12-29 | 1995-12-29 | 디램 셀 캐패시터 제조방법 |
| KR67320/1995 | 1995-12-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09191090A JPH09191090A (ja) | 1997-07-22 |
| JP2841057B2 true JP2841057B2 (ja) | 1998-12-24 |
Family
ID=19447648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8350683A Expired - Fee Related JP2841057B2 (ja) | 1995-12-29 | 1996-12-27 | Ｄｒａｍセルのキャパシタ製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5923972A (ja) |
| JP (1) | JP2841057B2 (ja) |
| KR (1) | KR0179798B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100448858B1 (ko) * | 1997-12-31 | 2004-12-29 | 주식회사 하이닉스반도체 | 반도체소자의캐패시터제조방법 |
| US6010933A (en) * | 1998-07-17 | 2000-01-04 | Vanguard International Semiconductor | Method for making a planarized capacitor-over-bit-line structure for dynamic random access memory (DRAM) devices |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100212098B1 (ko) * | 1987-09-19 | 1999-08-02 | 가나이 쓰도무 | 반도체 집적회로 장치 및 그 제조 방법과 반도체 집적 회로 장치의 배선기판 및 그 제조 방법 |
| US5140389A (en) * | 1988-01-08 | 1992-08-18 | Hitachi, Ltd. | Semiconductor memory device having stacked capacitor cells |
| US5137842A (en) * | 1991-05-10 | 1992-08-11 | Micron Technology, Inc. | Stacked H-cell capacitor and process to fabricate same |
| US5488011A (en) * | 1994-11-08 | 1996-01-30 | Micron Technology, Inc. | Method of forming contact areas between vertical conductors |
-
1995
- 1995-12-29 KR KR1019950067320A patent/KR0179798B1/ko not_active IP Right Cessation
-
1996
- 1996-08-23 US US08/703,329 patent/US5923972A/en not_active Expired - Lifetime
- 1996-12-27 JP JP8350683A patent/JP2841057B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR0179798B1 (ko) | 1999-03-20 |
| KR970054136A (ko) | 1997-07-31 |
| US5923972A (en) | 1999-07-13 |
| JPH09191090A (ja) | 1997-07-22 |
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