JP3250617B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
にDRAMのような記憶装置を構成する半導体装置の製
造方法に関し、チップサイズの低減や記憶容量の増大が
可能な方法に関する。
サイズは、チップサイズの低減や記憶容量の増大のた
め、縮小化が求められている。しかしながら、セルサイ
ズを縮小すると、容量キャパシタの表面積が小さくな
り、蓄積容量も低下してしまう。このため、シリンダや
フィンなどの構造にしたり、容量下部電極の表面を凸凹
にするHSGを用いたりすることによって、容量キャパ
シタの表面積を大きくとり、蓄積容量を大きくする工夫
がなされている。
パシタの形成方法の工程の一例を示す。図10に示すよ
うに、半導体基板201上に、素子分離膜202、拡散
層203、ゲート電極204、パッドコンタクト20
7、およびビットコンタクト209が形成されている。
ォトレジスト(図示せず)をパターニングし、フォトレ
ジストをマスクにしてエッチングする。フォトレジスト
を除去後、層間絶縁膜211を成膜する。パッドコンタ
クト207と容量下部電極を電気的に接続するために、
容量コンタクトを形成する。
スト212を塗布し、パターニングする。このフォトレ
ジスト212をマスクにして、パッドコンタクト207
の上面が露出するまで、層間絶縁膜211をエッチング
する。フォトレジスト212除去後、図12に示すよう
に、ビット線と容量コンタクトとのショートを防ぐた
め、容量コンタクト側壁に、窒化膜サイドウォール21
3を形成し、容量コンタクト内にドープドポリシリコン
を埋め込み、ポリシリコンプラグ214を形成する。
3に示すように、層間絶縁膜211上に層間絶縁膜21
5を0.6μm〜1.0μm成膜する。その後、フォト
レジスト216を塗布、パターニングする。フォトレジ
スト216をマスクにし、層間絶縁膜215をポリプラ
グ214が露出するまでエッチングする。フォトレジス
ト216除去後、図14に示すように、ドープドポリシ
リコン217を50nm〜0.1μm程度の膜厚で全面
に堆積させる。
図15のように、シリンダ内にエッチバック保護層21
8を埋め込み、余分なドープドポリシリコン217をエ
ッチバックする。エッチバック保護層218は、例えば
フォトレジストなどを用いる。フォトレジストを全面に
塗布、露光することによって、シリンダ内部だけにフォ
トレジストを残すことでエッチバック保護層とする。
リコン217をエッチバックし、エッチバック保護層2
18を除去後、容量窒化膜(図示せず)を成膜し、図1
7に示すように、容量上部電極220を形成する。その
後、層間絶縁膜221を成膜する。
方法の場合、容量コンタクトと容量下部電極との接続領
域は小さく、両者を確実に接続するためには、エッチバ
ック保護層によって、シリンダ内部に埋め込まれたドー
プドポリシリコンをエッチングされないようにする必要
があり、容量キャパシタ形成の工程数が多くなってしま
う。また、容量下部電極とビット線間を容量キャパシタ
とすることができず、所望の蓄積容量を得るためには、
シリンダの高さをより高くする必要を生じてしまう。
離膜、拡散層、ゲート電極およびパッドコンタクトが形
成された半導体基板上に、ビット線を形成し、層間絶縁
膜を成膜後、パターニングを行い、パッドコンタクトの
上面が露出するまで、層間絶縁膜をエッチングし、ドー
プドポリシリコンを堆積させたのち、全面をエッチバッ
クしてポリシリコンパッドを形成する工程を備えた半導
体装置の製造方法において、前記ポリシリコンパッド上
に層間絶縁膜を成膜し、ついでドープドポリシリコンを
成膜し、フォトレジストをマスクにして、まず前記ドー
プドポリシリコンをエッチングし、さらに前記ポリシリ
コンパッドの上面が露出するまで前記層間絶縁膜をエッ
チングし、前記フォトレジスト除去後、ドープドポリシ
リコンを堆積し、その後、前記ドープドポリシリコンを
全面エッチバックして容量下部電極を形成し、前記容量
下部電極上に容量上部電極を形成し、これによりビット
線と容量キャパシタ間の層間領域にも容量キャパシタを
形成することを特徴とする半導体装置の製造方法が提供
される。また、本発明は、半導体装置の製造方法であっ
て、素子分離膜、拡散層、ゲート電極およびパッドコン
タクトが形成された半導体基板上に、ビット線を形成
し、第1の層間絶縁膜を成膜後、パターニングを行い、
パッドコンタクトの上面が露出するまで、第1の層間絶
縁膜をエッチングし、第1のドープドポリシリコンを堆
積させた後、全面をエッチバックしてポリシリコンパッ
ドを形成し、前記ポリシリコンパッド上に第2の層間絶
縁膜を成膜し、ついで第2のドープドポリシリコンを成
膜し、フォトレジストをマスクにして、まず前記第2の
ドープドポリシリコンをエッチングし、さらに前記ポリ
シリコンパッドの上面が露出するまで前記第2の層間絶
縁膜をエッチングし、前記フォトレジスト除去後、第3
のドープドポリシリコンを堆積し、その後、前記第2の
ドープドポリシリコンおよび前記第3のドープドポリシ
リコンをエッチングする際に、前記ポリシリコンパッド
を同時にエッチバックして容量下部電極を形成し、前記
容量下部電極上に容量窒化膜を成膜後、容量上部電極を
形成することにより容量キャパシタを形成することを特
徴とする。
を形成する領域に、あらかじめポリシリコンパッドを形
成しておき、そのポリシリコンパッド上に容量キャパシ
タを形成することにある。
ート電極、パッドコンタクト、ビットコンタクト、ビッ
ト線が形成されている半導体基板上に、フォトレジスト
をパターニングする。このフォトレジストをマスクにし
て、層間絶縁膜をエッチングし、フォトレジストを除去
後、ドープドポリシリコンを堆積し、エッチバックする
ことでポリシリコンパッドを形成する。ポリシリコンパ
ッド上に酸化膜、ドープドポリシリコンを成膜し、フォ
トレジストをパターニングする。その後、ドープドポリ
シリコン、酸化膜を順次エッチングし、ドープドポリシ
リコンを堆積する。容量下部電極を形成するために、ド
ープドポリシリコンをエッチバックする。
る領域の下層全面にポリシリコンパッドを形成してある
ため、容量下部電極形成時にエッチバック保護層を必要
としない。また、ドープドポリシリコンのエッチバック
時にポリシリコンパッドをエッチングするため、容量下
部電極とビット線間を容量キャパシタとすることがで
き、シリンダの高さを高くせずに蓄積容量を増大するこ
とができる。
1〜図9を用いて説明する。
1上に、素子分離膜102、拡散層103、ゲート電極
104およびパッドコンタクト107を形成する。
はSTI(Shallow Trench Isolation)によって形成
する。ゲート電極104は、例えば、ゲート酸化膜5n
m〜10nm、ポリシリコン0.1μm、タングステン
シリサイド0.12μmを順次堆積することによって形
成される、ポリサイド構造を用いて形成する。
リコン窒化膜からなるマスク窒化膜105で包んだセル
フアライン構造が採用されている。また、パッドコンタ
クト107は、層間絶縁膜106にコンタクトを開口
し、ドープドポリシリコン0.5μm〜0.8μm堆積
し、エッチバックすることで形成する。
形成する。ビット線110も、ゲート電極と同様に、ビ
ット線をシリコン窒化膜からなるマスク窒化膜111で
包み、セルフアライン構造とする。ビット線110を形
成後、層間絶縁膜112を成膜する。層間絶縁膜10
6、108、112は、PSG、BSG、BPSG、U
SGなどの酸化膜を用いる。
うに、フォトレジスト113を塗布してパターニングを
行い、フォトレジスト113をマスクにして、図4に示
すように、パッドコンタクト107の上面が露出するま
で、層間絶縁膜112、108、106をエッチングす
る。ついでフォトレジスト113を除去後、ドープドポ
リシリコンを0.5μm〜1μm堆積させ、全面をエッ
チバックし、ポリシリコンパッド114を形成する。
量下部電極を形成するために、図5に示すように、層間
絶縁膜115を0.5μm〜1μm、ついで、ドープド
ポリシリコン116を0.1μm〜0.2μm成膜し、
フォトレジスト117を塗布、パターニングする。次に
図6に示すように、フォトレジスト117をマスクに
し、まずドープドポリシリコン116をエッチングし、
さらにポリシリコンパッド114の上面が露出するまで
層間絶縁膜115をエッチングする。
ドープドポリシリコン118を50nm〜100nm堆
積する。図7に示すように、ドープドポリシリコン11
6および118を全面エッチバックすることによって、
容量下部電極119を形成する。図8は、図7のビット
線を垂直方向からみた断面構造を示している。
化膜(図示せず)を成膜後、容量上部電極120を形成
し、ついで全体を覆う層間絶縁膜を形成する。
製造方法によれば、容量キャパシタを形成する領域の下
層にあらかじめポリシリパッドを形成しておき、容量下
部電極形成時のエッチング時に、そのポリシリコンパッ
ドを同時にエッチバックすることでビット線と容量キャ
パシタ間の層間領域にも容量キャパシタを形成すること
により、下部電極の形成時に、エッチバック保護層は必
要でなくなり、キャパシタ容量を形成するのに必要な工
程数を低減させることができる。また、ドープドポリシ
リコンのエッチバック時にポリシリコンパッドをエッチ
ングするため、容量下部電極とビット線間を容量キャパ
シタとすることができ、シリンダの高さを高くせずに蓄
積容量を増大することができる。
における工程断面図。
における工程断面図。
における工程断面図。
における工程断面図。
における工程断面図。
における工程断面図。
における工程断面図。
における工程断面図。
における工程断面図。
図。
図。
図。
図。
図。
図。
図。
図。
Claims (1)
- 【請求項1】 素子分離膜、拡散層、ゲート電極および
パッドコンタクトが形成された半導体基板上に、ビット
線を形成し、第1の層間絶縁膜を成膜後、パターニング
を行い、パッドコンタクトの上面が露出するまで、第1
の層間絶縁膜をエッチングし、第1のドープドポリシリ
コンを堆積させたのち、全面をエッチバックしてポリシ
リコンパッドを形成し、前記ポリシリコンパッド上に第
2の層間絶縁膜を成膜し、ついで第2のドープドポリシ
リコンを成膜し、フォトレジストをマスクにして、まず
前記第2のドープドポリシリコンをエッチングし、さら
に前記ポリシリコンパッドの上面が露出するまで前記第
2の層間絶縁膜をエッチングし、前記フォトレジスト除
去後、第3のドープドポリシリコンを堆積し、その後、
前記第2のドープドポリシリコンおよび前記第3のドー
プドポリシリコンをエッチングする際に、前記ポリシリ
コンパッドを同時にエッチバックして容量下部電極を形
成し、前記容量下部電極上に容量窒化膜を成膜後、容量
上部電極を形成することにより容量キャパシタを形成す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP14499799A JP3250617B2 (ja) | 1999-05-25 | 1999-05-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
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JP14499799A JP3250617B2 (ja) | 1999-05-25 | 1999-05-25 | 半導体装置の製造方法 |
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Publication Number | Publication Date |
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JP2000332213A JP2000332213A (ja) | 2000-11-30 |
JP3250617B2 true JP3250617B2 (ja) | 2002-01-28 |
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ID=15375079
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---|---|---|---|---|
CN107622938A (zh) * | 2017-10-09 | 2018-01-23 | 上海先进半导体制造股份有限公司 | 衬底的背封方法及结构 |
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1999
- 1999-05-25 JP JP14499799A patent/JP3250617B2/ja not_active Expired - Fee Related
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