KR100438780B1 - 반도체 소자의 커패시터 제조방법 - Google Patents

반도체 소자의 커패시터 제조방법 Download PDF

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Abstract

반도체 소자의 커패시터 제조방법을 개시한다. 본 발명은 특히 상/하부전극으로서 금속 등을 사용하는 MIM(Metal-Insulator-Metal) 커패시터를 제작하는 데 있어서, 종래의 캡핑막과 같은 추가적인 막없이 홀의 내벽에 형성된 하부전극용 도전층은 제거하지 않으면서 홀의 외부에 형성된 하부전극용 도전층만 선택적으로 제거하는 에치 백에 의하여 노드 분리한다. 따라서, CMP를 이용하는 경우보다 제조 단가가 낮아지고, 캡핑막과 같은 추가적인 막 형성/제거 단계가 생략되므로 제조 공정이 단순화된다.

Description

반도체 소자의 커패시터 제조방법{Method for fabricating capacitor of semiconductor device}
본 발명은 반도체 소자의 커패시터 제조방법에 관한 것으로 특히, 커패시터의 상/하부전극으로서 금속 등을 사용하는 MIM(Metal-Insulator-Metal) 커패시터의 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 특히 DRAM과 같은 반도체 소자의 경우 제한된 면적에서 충분한 셀 커패시턴스를 확보하기 위하여 많은 노력이 요구된다. 일반적으로 제한된 면적 내에서 셀 커패시턴스를 증가시키는 방법으로는, 커패시터의 유전막 두께를 감소시키는 박막화 방법 및 커패시터 하부전극을 실린더(cylinder)형, 핀(fin)형 등으로 입체화하거나 하부전극에 반구형 그레인(hemispherical grain)을 성장시켜 하부전극의 유효면적을 증가시키는 방법 등이 있다.
그러나, 유전막으로서 기존에 사용하던 산화막/질화막/산화막(이하 ONO막)을 그대로 사용하는 경우에는 이러한 노력에도 불구하고, giga급 이상의 반도체 소자 동작에 필요한 셀 커패시턴스를 얻기가 매우 어렵다. 이에 따라, ONO보다 수배 내지 수백배 큰 유전율을 갖는 물질로서, Ta2O5와 TaON 등의 금속 산화물과, 페로브스카이트(perovskite) 구조의 (Ba, Sr)TiO3(BST), SrTiO3, BaTiO3, (Pb, Zr)TiO3(PZT) 또는 (Pb, La, Zr)TiO3(PLZT) 등과 같은 고유전 물질을 유전막으로 적용하기 위한 연구가 진행되고 있다.
상기한 바와 같은 고유전 물질을 유전막으로 적용하여 커패시터를 제조하는 경우에, 상/하부 전극으로서 기존의 폴리실리콘 전극을 사용하게 되면 폴리실리콘 전극이 유전막과 반응하여 커패시터의 전기적 특성이 열화된다. 이를 해결하기 위해서는, 폴리실리콘 전극과 유전막의 반응이 억제되도록 SiON 등과 같은 저유전막을 추가적으로 도포하여야 한다. 결국 유전막의 실질적인 두께가 증가되기 때문에, 고유전 물질을 유전막으로 적용하여 커패시터를 제조하더라도 커패시턴스를 증가시키는 데에 한계가 있다.
따라서, 위와 같은 고유전 물질을 유전막으로 적용하여 커패시터를 제조하기 위해서는, 상/하부 전극으로서 유전막과 반응하지 않는 금속 등을 사용하여 MIM 커패시터를 제조하는 것이 바람직하다. 이러한 금속 전극과 유전막의 계면에는 두 물질 고유의 일 함수(work function) 차이로 인해 누설 전류 장벽층이 형성되므로 누설 전류가 제어된다. 따라서, 저유전막을 추가적으로 도포하지 않더라도 안정된 누설 전류 특성을 확보할 수 있게 되고, 유전막의 박막화를 통해 커패시턴스를 증가시킬 수 있게 된다. 이러한 금속 전극으로는 Pt 계열의 귀금속, 이러한 귀금속의 산화물 또는 전도성 산화물이 적절하다.
하부전극이 입체적인 콘캐이브(concave) 또는 실린더(cylinder) 구조의 MIM 커패시터를 제조하기 위해서는 도 1 내지 도 3을 참조하여 다음에 설명하는 바와 같이 노드 분리하는 단계를 거쳐야 한다.
도 1을 참조하면, 우선 적절하게 하부구조가 형성된 하부막(10) 상에 복수개의 홀(15)을 한정하는 절연막 패턴(20)을 형성한다. 이어서, 그 결과물 전면에 하부전극용 도전층(25)을 도포한다. 홀(15) 내벽에 형성된 하부전극용 도전층(25)이 후속 공정에서 식각되지 않도록, 갭필 특성이 좋은 산화막 등을 홀(15)에 충진하여 캡핑막(30)을 형성한다.
도 2를 참조하면, 에치 백(etch-back) 또는 화학기계적 연마(Chemical Mechanical Polishing : CMP)에 의하여, 절연막 패턴(20)의 상면이 드러날 때까지 캡핑막(30)과 하부전극용 도전층(25)을 순차적으로 제거한다. 절연막 패턴(20) 상면에 형성된 하부전극용 도전층(25)이 완전히 제거(즉, 노드 분리)됨으로써, 각각 분리된 하부전극(25a)이 형성되고 홀(15) 내에는 캡핑막(30a)이 잔류하게 된다.
도 3을 참조하면, 도 2의 결과물에서 캡핑막(30a)을 제거한다. 캡핑막(30a)은 주로 산화막으로써 형성하기 때문에, 이를 제거하는 데에는 대개 습식 식각법이 이용된다. 그런데, 이 습식 식각법은 캡핑막(30a)과 절연막 패턴(20) 간의 식각 선택비가 크지 않다. 따라서, 캡핑막(30a)을 제거하는 동안 절연막 패턴(20)도 제거되어, 높이가 낮아진 절연막 패턴(20a) 위로 하부전극(25a)의 에지(edge)가 돌출된다.
실린더 구조의 커패시터를 제조하는 경우에는 절연막 패턴(20)을 모두 제거하므로 하부전극(25a)의 에지가 돌출되는 것이 문제될 것 없다. 그러나, 콘캐이브 구조의 커패시터에서는 이와 같이 하부전극(25a)의 에지가 돌출되면 누설 전류 특성이 열화될 우려가 있다.
그리고, 이와 같은 방법에 따라 노드 분리를 하게 되면, 갭필 특성이 좋은 물질로써 캡핑막(30)을 형성하는 공정과, 노드 분리 후 홀(15) 내에 잔류하는 캡핑막(30a)을 제거하는 공정이 추가되어야 하므로 제조 공정이 복잡하다. 또한, CMP에 의한 노드 분리방법은 제조 단가가 높다는 단점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 기존의 노드 분리방법이 갖는 문제점을 해결함으로써, 간단한 제조 공정에 의하여 저렴한 제조 단가로 MIM 커패시터를 제조하는 방법을 제공하는 것이다.
도 1 내지 도 3은 종래 커패시터 제조방법 중 노드 분리 단계를 설명하기 위한 단면도들이다.
도 4 내지 도 13은 본 발명의 제 1 실시예에 따른 커패시터 제조방법을 설명하기 위한 단면도들이다.
도 14 및 도 15는 본 발명의 제 2 실시예에 따른 커패시터 제조방법을 설명하기 위한 단면도들이다.
도 16 내지 도 19는 본 발명의 제 3 실시예에 따른 커패시터 제조방법을 설명하기 위한 단면도들이다.
도 20 및 도 21은 본 발명의 제 4 실시예에 따른 커패시터 제조방법을 설명하기 위한 단면도들이다.
도 22는 본 발명의 제 1 실시예에 따라 하부전극을 형성한 다음, 그 단면을 주사 전자 현미경으로 촬영한 사진을 나타내는 도면이다.
도 23은 본 발명의 제 3 실시예에 따라 하부전극을 형성한 다음, 그 단면을 주사 전자 현미경으로 촬영한 사진을 나타내는 도면이다.
도 24는 도 23에서의 일부를 투과 전자 현미경으로 촬영한 사진을 나타내는도면이다.
도 25는 도 24에서의 일부에 대해 수행한 EDS 분석 결과를 나타내는 도면이다.
도 26은 본 발명에 따라 제조한 커패시터와 종래 방법대로 제조한 커패시터에 대해 측정한 셀 커패시턴스를 나타내는 도면이다.
도 27은 본 발명에 따라 제조한 커패시터와 종래 방법대로 제조한 커패시터에 대해 측정한 셀 누설 전류를 나타내는 도면이다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체 소자의 커패시터 제조방법에서는, 반도체 기판 상에 복수개의 홀을 한정하는 절연막 패턴을 형성한 다음, 상기 절연막 패턴이 형성된 결과물 전면에 상기 홀을 완전히 매립하지 않는 정도 두께로 커패시터 하부전극용 도전층을 형성한다. 상기 홀을 매립하는 추가적인 막없이 상기 절연막 패턴의 상면에 형성된 도전층을 에치 백하여 각각 분리된커패시터 하부전극을 형성한다. 다음으로, 상기 하부전극 상에 유전막 및 상부전극을 순차적으로 형성한다.
본 발명에 있어서, 종래의 캡핑막과 같은 추가적인 막없이 에치 백에 의해서 노드 분리하기 위해서는, 상기 절연막 패턴에 대해 상기 도전층을 선택적으로 화학적 식각할 수 있는 가스를 적어도 하나 포함한 플라즈마를 이용하는 것이 바람직하다. 예를 들어, 상기 도전층으로서 Ru층을 형성한 경우에는 산소를 포함한 플라즈마를 이용하여 상기 절연막 패턴의 상면에 형성된 Ru층을 에치 백한다. 플라즈마의 압력은 10 내지 100 mTorr로 높게 유지하여 화학적 식각이 활발히 이루어지도록 하는 것이 바람직하고, 상기 절연막 패턴의 상면에 형성된 도전층만 제거되도록 상기 플라즈마의 분포를 조정하는 것이 바람직하다.
본 발명에 있어서, 상기 절연막 패턴의 상면에 형성된 도전층을 에치 백하는 동안 상기 반도체 기판에 바이어스를 인가할 수도 있다. 바이어스의 파워는 10 내지 200 W로 유지할 수 있다. 에치 백할 때 발생하는 식각부산물은 이 바이어스에 의하여 상기 반도체 기판 쪽으로 끌어당겨져서 상기 홀의 내벽에 형성된 도전층에 증착된다. 이렇게 증착된 식각부산물은 상기 홀의 내벽에 형성된 도전층을 에치 백으로부터 보호한다. 따라서, 종래의 캡핑막과 같은 추가적인 막없이도 홀의 내벽에 형성된 도전층은 제거하지 않으면서 홀의 외부 즉, 절연막 패턴 상면에 형성된 도전층만 제거하여 커패시터 하부전극을 형성할 수 있다.
상기 반도체 기판에 바이어스를 인가하여 하부전극을 형성한 다음에는, 상기 식각부산물을 제거하는 단계를 더 수행할 수도 있다. 예를 들어, 환원성 가스 분위기에서의 열처리에 의하여 상기 식각부산물을 제거할 수 있는데, 이 때의 환원성 가스는 아르곤, 질소, 수소 및 이들의 조합으로 이루어진 군으로부터 선택된 어느 하나일 수 있다. 환원성 가스 분위기에서의 열처리 대신 진공에서의 열처리에 의하여 상기 식각부산물을 제거할 수도 있다.
본 발명에 의하면, 종래의 캡핑막과 같은 추가적인 막없이도 에치 백에 의하여 홀의 내벽에 형성된 하부전극용 도전층은 제거하지 않으면서 홀의 외부에 형성된 하부전극용 도전층만 선택적으로 제거하여 노드 분리할 수 있다. 따라서, CMP를 이용하는 경우보다 제조 단가가 낮아지고, 종래의 캡핑막과 같은 추가적인 막 형성/제거 단계가 생략되므로 제조 공정이 단순화된다. 종래에 노드 분리한 다음 캡핑막과 같은 추가적인 막을 제거할 때에 하부전극의 에지가 절연막 위로 돌출되어 누설 전류 특성이 열화되던 문제도 방지할 수 있다.
이하, 첨부 도면들을 참조하면서 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나 본 발명의 실시예들은 여러 가지 다른 형태들로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
제 1 실시예
도 4 내지 도 13은 본 발명의 제 1 실시예에 따른 커패시터 제조방법을 설명하기 위한 단면도들이다. 본 실시예에서는, 종래의 캡핑막과 같은 추가적인 막없이 에치 백으로 노드 분리하여 콘캐이브 구조의 커패시터를 제조한다.
먼저 도 4를 참조하면, 반도체 기판(100) 상에 하부 절연막(115)을 형성한 다음, 하부 절연막(115)을 관통하여 반도체 기판(100)의 불순물 영역(105)과 접하는 복수개의 컨택플러그(110)를 형성한다. 컨택플러그(110) 및 하부 절연막(115) 상에 BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), PE(Plasma Enhanced)-TEOS(Tetra Ethyl Ortho Silicate) 또는 HDP(High Density Plasma)-산화물과 같은 절연물을 증착하여 절연막(130)을 형성한다.
도 5를 참조하면, 절연막(130)의 일부를 식각하여 컨택플러그(110) 및 그 주변의 하부 절연막(115)의 상면을 노출시키는 복수개의 홀(135)을 한정하는 절연막 패턴(130a)을 형성한다.
필요에 따라서는 도 6에 나타낸 바와 같이, 컨택플러그(110) 및 하부 절연막(115) 상에 식각정지막(120)을 먼저 형성한 다음 절연막(130)을 형성할 수도 있다. 식각정지막(120)은 절연막(130)과 식각선택비가 다른 막, 예를 들어 질화막으로 형성한다. 이 경우에 도 7에서와 같이 복수개의 홀(135)을 한정하는 절연막 패턴(130a)을 형성하기 위해서는, 먼저 식각정지막(120)의 상면이 노출될 때까지 절연막(130)의 일부를 식각한다. 이 때, 식각정지막(120)이 하부 절연막(115)을 식각으로부터 보호한다. 이어서, 노출된 식각정지막(120)만 제거할 정도로 식각공정을 진행하여 컨택플러그(110) 및 그 주변의 하부 절연막(115)의 상면을 노출시키는 홀(135)을 형성한다. 이에 따라, 절연막 패턴(130a)의 하부에는 식각정지막 패턴(120a)이 잔류하게 된다. 실린더 구조의 커패시터를 제조하는 경우에는 커패시터 하부전극을 형성한 다음 절연막 패턴(130a)을 완전히 제거하게 되는데, 이 때 식각정지막 패턴(120a)이 하부 절연막(115)을 식각으로부터 보호한다. 또한, 식각정지막 패턴(120a)은 높이가 큰 커패시터 하부전극을 측면에서 지탱하는 역할을 하여 기계적인 강도 면에서 더욱 뛰어난 커패시터를 얻을 수 있게 한다. 이후에는 계속해서 도 7의 결과물에 대해 공정이 수행되는 경우를 예로 들어 설명하지만, 도 5의 결과물에 대해서도 다음에 설명하는 공정이 수행될 수 있음은 물론이다.
도 8을 참조하면, 절연막 패턴(130a)이 형성된 결과물 전면에 홀(135)을 완전히 매립하지 않는 정도 두께로 커패시터 하부전극용 도전층(140)을 형성한다. 이러한 도전층(140)은 귀금속, 귀금속의 산화물, 전도성 산화물 및 이들의 조합으로 이루어진 군으로부터 선택된 어느 하나를 이용하여 형성할 수 있다. 예를 들어, Pt, Ru, Ir 등의 귀금속 또는 이들의 산화물인 PtO, RuO2, IrO2와, (La, Sr)CoO3, BaSrRuO3또는 SrRuO3등의 전도성 산화물이 이용될 수 있다. 도전층(140)을 형성하는 단계는 단차도포성이 우수한 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition)에 의할 수 있다. 경우에 따라서는 PVD(Physical Vapor Deposition)로 씨드층(seed layer)을 형성한 다음, CVD나 ALD로 주층(main layer)을 형성하는 방법에 의할 수도 있다. 즉, PVD와 CVD를 조합한 방식 또는 PVD와 ALD를 조합한 방식에 의할 수도 있다.
도 9를 참조하면, 홀(135)을 매립하는 추가적인 막없이 절연막 패턴(130a)의 상면에 형성된 도전층(140)을 에치 백하여 제거함으로써 각각 분리된 커패시터 하부전극(140a)을 형성한다. 이 때, 절연막 패턴(130a)에 대해 도전층(140)을 선택적으로 화학적 식각할 수 있는 가스를 적어도 하나 포함한 플라즈마를 이용한다. 예를 들어, 도전층(140)으로서 Ru층을 형성한 경우에는 산소를 포함한 플라즈마를 이용하여 에치 백을 수행하도록 한다. 선택되는 도전층의 종류에 따라서는 염소 계열의 가스를 포함하는 플라즈마를 이용할 수도 있다. 플라즈마의 압력은 10 내지 100 mTorr로 높게 유지하여 화학적 식각 효과를 극대화하는 것이 바람직하다. 그리고, 홀(135)의 내벽에 형성된 도전층(140)은 제거되지 않으면서 절연막 패턴(130a)의 상면에 형성된 도전층(140)만 제거되도록 플라즈마의 분포를 조정하는 것이 바람직하다. 플라즈마의 분포를 조정하면 플라즈마의 이온들이 홀(135)의 내벽에 형성된 도전층(140)까지 도달하지 않으므로, 홀(135)의 내벽에 형성된 도전층(140)이 에치 백 공정에 의해 제거되는 것이 근본적으로 방지된다. 따라서, 종래의 캡핑막과 같은 추가적인 막없이도 절연막 패턴(130a)의 상면에 형성된 도전층(140)만 선택적으로 제거하여 노드 분리할 수 있다. 플라즈마의 온도는 10 내지 40℃ 정도의 저온, 또는 50 내지 250℃ 정도의 고온일 수 있다.
도 10을 참조하면, 하부전극(140a) 상에 유전막(150)을 형성한다. 유전막(150)으로서 Ta2O5, Al2O3등의 금속 산화물이나 페로브스카이트 구조의 (Ba,Sr)TiO3(BST), SrTiO3, BaTiO3, (Pb, Zr)TiO3(PZT), (Pb, La, Zr)TiO3(PLZT) 등과 같은 고유전 물질을 사용하는 것이 바람직하며, TaON도 사용할 수 있다. 경우에 따라서는 유전막(150)으로서 이들 물질의 조합으로 된 복합막을 형성할 수도 있다. 이와 같은 유전막(150)을 형성하기 위해서는, 단차도포성이 우수한 CVD 또는 ALD를 이용하거나, PVD와 CVD를 조합한 방식 또는 PVD와 ALD를 조합한 방식을 이용할 수 있다.
도 11을 참조하면, 유전막(150)의 전기적 특성이 개선되도록, 유전막(150)을 처리(155)하는 단계를 더 수행할 수도 있다. 예를 들어, 유전막(150)이 형성된 결과물을 오존처리, 산소나 질소가 포함된 가스 분위기에서 플라즈마처리 또는 산소나 질소가 포함된 가스 분위기에서 열처리한다. 이와 같이 유전막(150)의 전기적 특성을 개선시키기 위하여 처리(155)하는 단계는 다단계로 진행할 수도 있다.
도 10을 참조하여 설명한 유전막 형성 단계의 온도가 너무 높은 경우에는 하부전극이 산화되거나, 증착되는 유전막의 결정립이 너무 커져서 유전막의 표면이 거칠어지기 쉽다. 따라서, 유전막을 형성하는 단계의 온도는 너무 높지 않게, 예를 들어 400℃ 정도로 유지하여 비정질 상태의 유전막이 증착되도록 한 다음, 도 11에서와 같이 유전막의 열처리를 진행하여 유전막을 결정화함으로써 전기적 특성이 개선된 유전막을 얻는 것이 바람직할 것이다. 유전막의 결정화를 위한 열처리 온도는 500 내지 800℃로 유지할 수 있다.
도 12를 참조하면, 유전막(150) 상에 상부전극(160)을 형성한다. 이에 따라, 하부전극(140a), 유전막(150) 및 상부전극(160)을 포함하는 커패시터(190)가 제조된다. 상부전극(160)도 도전층(140)과 마찬가지로 귀금속, 귀금속의 산화물, 전도성 산화물 및 이들의 조합으로 이루어진 군으로부터 선택된 어느 하나를 이용하여 형성할 수 있다. 귀금속으로는 Pt, Ru, Ir 등을 예로 들 수 있고, 전도성 산화물로는 (La, Sr)CoO3, BaSrRuO3, SrRuO3등을 예로 들 수 있다. 이러한 상부전극(160)은 도전층(140)과 마찬가지로, CVD, ALD, PVD와 CVD를 조합한 방식 또는 PVD와 ALD를 조합한 방식에 의하여 형성될 수 있다.
도 13을 참조하면, 커패시터(190)의 전기적 특성이 개선되도록 이를 큐어링(165)하는 단계를 더 수행할 수도 있다. 큐어링(165)하는 단계는 산소가 포함된 가스 분위기와 300 내지 600℃의 온도에서 도 12의 결과물을 열처리하여 수행한다.
본 실시예에서는 종래의 캡핑막과 같이 홀을 충진하는 추가적인 막없이 에치 백에 의하여 홀의 외부, 즉 절연막 패턴의 상면에 형성된 도전층만 제거한다. 이것은 하부전극용 도전층만 선택적으로 제거할 수 있는 플라즈마 상태의 식각 가스를 사용하고, 이 가스의 압력을 증가시켜 이온들의 반응에 의한 화학적인 식각을 강화하는 공정 조건으로, 이온들이 홀의 내벽에 형성된 도전층까지 도달하지 않도록 플라즈마의 분포를 조정하는 방법에 의해 가능해진다. 따라서, 본 실시예에 의하면 CMP를 이용하는 경우보다 제조 단가가 낮아지고, 종래의 캡핑막과 같이 홀을 충진하는 추가적인 막 형성/제거 단계가 생략되므로 제조 공정이 단순화된다.
제 2 실시예
도 14 및 도 15는 본 발명의 제 2 실시예에 따른 커패시터 제조방법을 설명하기 위한 단면도들이다. 본 실시예에서는, 종래의 캡핑막과 같은 추가적인 막없이 에치 백으로 노드 분리하여 실린더 구조의 커패시터를 제조한다. 콘캐이브 구조 대신 실린더 구조의 커패시터를 제조한다는 점을 제외하고는 제 1 실시예와 동일하므로 반복되는 설명은 피하기로 한다.
도 14를 참조하면, 제 1 실시예에서 도 4 내지 도 9를 참조하여 설명한 바와 같은 단계까지 수행한다. 즉, 반도체 기판(200) 상에 하부 절연막(215)을 형성한 다음, 하부 절연막(215)을 관통하여 반도체 기판(200)의 불순물 영역(205)과 접하는 복수개의 컨택플러그(210)를 형성한다. 컨택플러그(210) 및 하부 절연막(215) 상에 식각정지막을 형성한 다음, 이 식각정지막과 식각선택비가 다른 절연막을 형성한다. 식각정지막과 절연막을 식각함으로써 컨택플러그(210) 및 그 주변의 하부 절연막(215)의 상면을 노출시키는 복수개의 홀(235)을 한정하는 절연막 패턴(230a)과 식각정지막 패턴(220a)을 형성한다. 절연막 패턴(230a)이 형성된 결과물 전면에 홀(235)을 완전히 매립하지 않는 정도 두께로 커패시터 하부전극용 도전층을 형성한 다음, 홀(235)을 매립하는 추가적인 막없이 절연막 패턴(230a)의 상면에 형성된 도전층을 에치 백하여 각각 분리된 커패시터 하부전극(240a)을 형성한다.
도 15를 참조하면, 도 14의 결과물에서 절연막 패턴(230a)을 제거한다. 이 때, 식각정지막 패턴(220a)이 하부 절연막(215)을 식각으로부터 보호하게 된다. 계속해서 제 1 실시예에서 도 10 내지 도 13을 참조하여 설명한 단계를 수행하여 하부전극(240a), 유전막(250) 및 상부전극(260)을 포함하는 커패시터(290)를 제조한다.
본 실시예에 따르면 제 1 실시예에서와 마찬가지로, CMP를 이용하는 경우보다 제조 단가가 낮아지고, 종래의 캡핑막과 같이 홀을 충진하는 추가적인 막 형성/제거 단계가 생략되므로 제조 공정이 단순화된다. 특히, 하부전극을 실린더 구조로 형성하므로 하부전극의 유효면적이 극대화되어 셀 커패시턴스가 더욱 증가된다.
제 3 실시예
도 16 내지 도 19는 본 발명의 제 3 실시예에 따른 커패시터 제조방법을 설명하기 위한 단면도들이다. 제 3 실시예에서는 에치 백하는 동안 반도체 기판에 바이어스를 인가하여 식각부산물이 홀의 내벽에 형성된 도전층에 증착되도록 함으로써, 홀의 내벽에 형성된 도전층이 식각되는 것을 방지한다.
도 16을 참조하면, 제 1 실시예에서 도 4 내지 도 8을 참조하여 설명한 바와 같은 단계까지 수행한다. 즉, 반도체 기판(300) 상에 하부 절연막(315)을 형성한 다음, 하부 절연막(315)을 관통하여 반도체 기판(300)의 불순물 영역(305)과 접하는 복수개의 컨택플러그(310)를 형성한다. 컨택플러그(310) 및 하부 절연막(315) 상에 식각정지막을 형성한 다음, 이 식각정지막과 식각선택비가 다른 절연막을 형성한다. 식각정지막과 절연막을 식각함으로써 컨택플러그(310) 및 그 주변의 하부 절연막(315)의 상면을 노출시키는 복수개의 홀(335)을 한정하는 절연막 패턴(330a)과 식각정지막 패턴(320a)을 형성한다. 절연막 패턴(330a)이 형성된 결과물 전면에 홀(335)을 완전히 매립하지 않는 정도 두께로 커패시터 하부전극용 도전층(340)을 형성한다.
도 17을 참조하면, 바이어스 전원(380)을 반도체 기판(300)에 연결하여 반도체 기판(300)에 바이어스를 인가하면서, 제 1 실시예에서 도 9를 참조하여 설명한 바와 같이 각각 분리된 커패시터 하부전극(340a)을 형성한다. 즉, 홀(335)을 매립하는 추가적인 막없이 절연막 패턴(330a)의 상면에 형성된 도전층(340)을 에치 백한다. 바이어스 전원(380)의 파워는 10 내지 200 W로 유지한다.
에치 백할 때 발생하는 식각부산물(343)은 보통 극성을 띠므로 이 식각부산물(343)은 반도체 기판(300)에 인가된 바이어스에 의하여 홀(335)의 내벽, 특히 홀(335)의 바닥에 형성된 도전층(340)에 증착된다. 이렇게 증착된 식각부산물(343)이 홀(335)의 내벽에 형성된 도전층(340)을 에치 백으로부터 보호한다. 다시 말해, 반도체 기판(300)에 바이어스를 인가하여 식각부산물(343)이 홀(335)의 내벽 쪽에 증착되도록 한 후, 이렇게 증착된 식각부산물(343)을 식각마스크로 하여 노출된 도전층(340)을 에치 백하는 것에 의하여, 종래의 캡핑막과 같은 추가적인 막없이도 절연막 패턴(330a)의 상면에 형성된 도전층(340)만 선택적으로 제거하는 것이다. 따라서, 제 1 실시예에서와 같이 플라즈마의 분포를 조정하지 않더라도 홀(335)의 내벽에 형성된 도전층(340) 즉, 식각부산물(343)이 증착된 도전층(340)은 식각되지 않는다. 식각부산물(343)이 커패시터의 전기적 특성에 영향을 미치지 않을 경우에는 이를 제거하지 않아도 무방하나, 제거하고자 한다면 다음에 설명하는 방법에 의할 수 있다.
도 18을 참조하면, 식각부산물(343)이 형성된 결과물을 환원성 가스 분위기에서 열처리(345)한다. 환원성 가스로는 아르곤, 질소, 수소 및 이들의 조합으로 이루어진 군으로부터 선택된 어느 하나인 것이 바람직하다. 환원성 가스 분위기에플라즈마를 발생시킬 수도 있다. 환원성 가스 분위기에서 열처리(345)하는 대신에 진공에서 열처리할 수도 있다. 어느 경우이든, 반도체 기판(300)의 온도를 350℃ 이상으로 유지하는 것이 좋다.
도 19를 참조하면, 계속해서 제 1 실시예에서 도 10 내지 도 13을 참조하여 설명한 단계를 수행하여 하부전극(340a), 유전막(350) 및 상부전극(360)을 포함하는 콘캐이브 구조의 커패시터(390)를 제조한다.
노드 분리 단계에서 반도체 기판에 바이어스를 인가하여 식각부산물이 홀의 내벽에 형성된 도전층에 증착되게 함으로써, 홀의 내벽에 형성된 도전층이 식각되는 것을 방지한다는 점과 하부전극 형성 후에 이렇게 홀의 내벽에 증착된 식각부산물을 제거하는 단계를 추가적으로 수행할 수도 있다는 점을 제외하고는 제 1 실시예와 동일하므로 반복되는 설명은 피하기로 한다.
본 실시예에 따르면 제 1 실시예에서와 마찬가지로, CMP를 이용하는 경우보다 제조 단가가 낮아지고, 종래의 캡핑막과 같이 홀을 충진하는 추가적인 막 형성/제거 단계가 생략되므로 제조 공정이 단순화된다. 특히, 바이어스를 인가하기 때문에 공정 시간이 단축되며, 식각부산물을 식각마스크로 이용하므로 플라즈마의 분포를 별도로 조정하지 않더라도 홀의 외부에 형성된 도전층만을 선택적으로 제거할 수 있다.
제 4 실시예
도 20 및 도 21은 본 발명의 제 4 실시예에 따른 커패시터 제조방법을 설명하기 위한 단면도들이다. 콘캐이브 구조 대신 실린더 구조의 커패시터가 제조된다는 점을 제외하고는 제 3 실시예와 동일하므로 반복되는 설명은 피하기로 한다.
도 20을 참조하면, 제 3 실시예에서 도 16 내지 도 18을 참조하여 설명한 바와 같은 단계까지 수행한다. 즉, 반도체 기판(400) 상에 하부 절연막(415)을 형성한 다음, 하부 절연막(415)을 관통하여 반도체 기판(400)의 불순물 영역(405)과 접하는 복수개의 컨택플러그(410)를 형성한다. 컨택플러그(410) 및 하부 절연막(415) 상에 식각정지막을 형성한 다음, 이 식각정지막과 식각선택비가 다른 절연막을 형성한다. 식각정지막과 절연막을 식각함으로써 컨택플러그(410) 및 그 주변의 하부 절연막(415)의 상면을 노출시키는 복수개의 홀(435)을 한정하는 절연막 패턴(430a)과 식각정지막 패턴(420a)을 형성한다. 절연막 패턴(430a)이 형성된 결과물 전면에 홀(435)을 완전히 매립하지 않는 정도 두께로 커패시터 하부전극용 도전층을 형성한 다음, 홀(435)을 매립하는 추가적인 막없이 절연막 패턴(430a)의 상면에 형성된 도전층을 에치 백하여 각각 분리된 커패시터 하부전극(440a)을 형성한다. 에치 백할 때 발생하는 식각부산물이 홀(435)의 내벽, 특히 홀(435)의 바닥에 형성된 도전층(440)에 증착되도록 반도체 기판(400)에 바이어스를 인가한다. 이렇게 하부전극(440a)을 형성한 다음, 환원성 가스 분위기에서 열처리하거나 진공에서 열처리하여 식각부산물을 제거한다.
도 21을 참조하면, 도 20의 결과물에서 절연막 패턴(430a)을 제거한다. 이 때, 식각정지막 패턴(420a)이 하부 절연막(415)을 식각으로부터 보호하게 된다. 계속해서 제 1 실시예에서 도 10 내지 도 13을 참조하여 설명한 공정을 수행하여 하부전극(440a), 유전막(450) 및 상부전극(460)을 포함하는 커패시터(490)를 제조한다.
본 실시예에 따르면 제 3 실시예에서와 마찬가지로, CMP를 이용하는 경우보다 제조 단가가 낮아지고, 종래의 캡핑막과 같이 홀을 충진하는 추가적인 막 형성/제거 단계가 생략되므로 제조 공정이 단순화된다. 또한, 바이어스를 인가하기 때문에 공정 시간이 단축되며, 식각부산물을 식각마스크로 이용하므로 플라즈마의 분포를 별도로 조정하지 않더라도 홀의 외부에 형성된 도전층만을 선택적으로 제거할 수 있다. 특히, 하부전극을 실린더 구조로 형성하므로 하부전극의 유효면적이 극대화되어 셀 커패시턴스가 더욱 증가된다.
이하에서는 본 발명과 관련된 다양한 실험과 그 결과를 소개하고자 한다.
실험예 1
제 1 실시예에 따라 절연막 패턴으로서 PE-TEOS막을 형성한 다음, 하부전극용 도전층으로서 Ru층을 형성하였다. 이 때 먼저 Ru층과 PE-TEOS막 사이의 접착특성이 개선되도록 Ta2O5막을 얇게 도포한 다음, CVD로 Ru층을 형성하였다. 노드 분리를 위해서 Ru층만 선택적으로 식각할 수 있는 산소가 포함된 가스 분위기의 플라즈마를 이용하여 PE-TEOS막의 상면에 형성된 Ru층을 에치 백하였다. 이 때, PE-TEOS막의 상면에 형성된 Ru층만 제거되도록 플라즈마의 분포를 조정하였으며, 플라즈마의 압력은 50 mTorr로 유지하였다.
도 22는 이렇게 형성한 Ru 하부전극의 단면을 주사 전자 현미경으로 촬영한 사진을 나타내는 도면이다. 도 22에서 보듯이, 종래의 캡핑막과 같은 추가적인 막없이도 홀(135)의 외부 즉, PE-TEOS막(130a)의 상면에 형성된 Ru층만 선택적으로제거됨으로써 각각 분리된 복수개의 Ru 하부전극(140a)이 형성되었다. 그리고, 종래와 달리 하부전극(140a)의 에지가 PE-TEOS막(130a) 위로 돌출되지 않으므로 누설 전류 특성이 열화될 염려가 제거된 것을 확인할 수 있다.
실험예 2
제 3 실시예에 따라 절연막 패턴으로서 PE-TEOS막을 형성한 다음, 하부전극용 도전층으로서 Ru층을 형성하였다. 이 때 먼저 Ru층과 PE-TEOS막 사이의 접착특성이 개선되도록 Ta2O5막을 얇게 도포한 다음, CVD로 Ru층을 형성하였다. 노드 분리를 위해서 Ru층만 선택적으로 식각할 수 있는 산소가 포함된 가스 분위기의 플라즈마를 이용하여 홀을 매립하는 추가적인 막없이 PE-TEOS막의 상면에 형성된 Ru층을 에치 백하여 각각 분리된 커패시터 하부전극을 형성하였다. 플라즈마의 압력은 50 mTorr로 유지하였다. 이 때, 반도체 기판에 바이어스 전원을 연결하여 반도체 기판에 파워가 50 W인 바이어스를 인가하였다.
도 23은 이렇게 형성한 Ru 하부전극의 단면을 주사 전자 현미경으로 촬영한 사진을 나타내는 도면이고, 도 24는 도 23에서 A로 표시한 부분을 투과 전자 현미경으로 촬영한 사진을 나타내는 도면이다. 도 23 및 도 24에서 보듯이, 에치 백할 때 발생한 식각부산물(343)이 반도체 기판에 인가된 바이어스에 의하여 홀(335)의 내벽, 특히 홀(335)의 바닥에 형성된 Ru층, 즉 하부전극(340a) 위에 증착되었다. 이에 따라, 홀(335)의 바닥에 형성된 Ru층이 식각되지 않은 것을 확인할 수 있다.
또한 도 22에서와 마찬가지로, 종래의 캡핑막과 같은 추가적인 막없이도 홀(335)의 외부 즉, PE-TEOS막(330a)의 상면에 형성된 Ru층만 선택적으로 제거되어각각 분리된 복수개의 하부전극(340a)이 형성된 것을 확인할 수 있다. 그리고, 종래와 달리 하부전극(340a)의 에지가 PE-TEOS막(330a) 위로 돌출되지 않으므로 누설 전류 특성이 열화될 염려가 제거된 것을 확인할 수 있다.
한편, 도 25는 도 24에서 B로 표시한 부분에 대해 수행한 EDS 분석 결과를 나타내는 도면이다. 도 25를 참조하면, 식각부산물(343)의 성분으로서 Ru과 O만 검출되었다. 이것은, 도전층으로서 PE-TEOS막(330a) 상면에 형성된 Ru이 식각 가스 중에 포함되는 산소와 반응하여 RuO3또는 RuO4가 되는 과정에 의하여 식각되는 동안, RuO3또는 RuO4의 부산물들이 반도체 기판에 인가된 바이어스에 의하여 홀(335)의 내벽에 형성된 Ru층 위에 증착되었기 때문이다.
도 26 및 도 27은 본 발명에 따라 도 23에 나타낸 바와 같은 구조, 즉 Ru층으로 이루어진 하부전극 상에 계속하여 유전막으로서 Ta2O5, 상부전극으로서 Ru층을 형성하여 커패시터(즉, Ru/Ta2O5/Ru 커패시터)를 제조한 다음, 전기적 특성을 측정한 결과를 나타내는 도면이다. 하부전극 상에 증착된 식각부산물은 제거하지 않았다. 비교를 위해 도 1 내지 도 3을 참조하여 설명한 노드 분리 방법을 이용하여 제조한 Ru/Ta2O5/Ru 커패시터에 대해 전기적 특성을 측정한 결과도 함께 나타내었다.
도 26은 각 커패시터의 셀 커패시턴스를 측정한 결과이다. 도 27은 각 커패시터의 셀 누설 전류를 측정한 결과이다. 도 26 및 도 27에서 확인할 수 있듯이, 본 발명에 따라 제조한 커패시터와 종래 방법대로 제조한 커패시터에 대해 거의 동일한 전기적 특성 결과를 얻을 수 있었다. 따라서, 하부전극 상에 증착된 식각부산물이 커패시터의 전기적 특성에 영향을 미치지 않음을 확인하여, 이와 같은 식각부산물은 제거하지 않아도 무방하다는 것을 알 수 있었다. 또한 이러한 식각부산물은 도 25의 결과에서처럼 대개 산화물일 것이므로, 제 3 실시예에서 설명한 바와 같이 후속적으로 환원성 분위기 또는 진공에서의 열처리를 통해 쉽게 제거할 수 있다.
이상의 실험 결과로부터, 본 발명에 따르면 캡핑막과 같은 추가적인 막 형성/제거 단계가 생략되어 종래보다 단순한 공정에 의하여 안정된 전기적 특성을 갖는 커패시터를 제조할 수 있음을 확인할 수 있다.
이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.
상술한 본 발명에 의하면, 종래의 캡핑막과 같이 홀을 충진하는 추가적인 막없이 에치 백에 의하여 홀의 외부, 즉 절연막 패턴의 상면에 형성된 도전층만 제거한다.
따라서, CMP를 이용하는 경우보다 제조 단가가 낮아지고, 종래의 캡핑막과 같이 홀을 충진하는 추가적인 막 형성/제거 단계가 생략되므로 제조 공정이 단순화된다. 또한, 종래에 노드 분리한 다음 캡핑막과 같은 추가적인 막을 제거할 때에 하부전극의 에지가 절연막 위로 돌출되어 누설 전류 특성이 열화되던 문제도 방지할 수 있다.
본 발명에 의하면, MIM 커패시터를 제조하는 데 있어서 기존의 노드 분리방법이 갖는 문제점이 모두 해결되므로, 실제 소자에 적용 가능한 MIM 커패시터 제조를 구체적으로 실현할 수 있다.

Claims (27)

  1. 반도체 기판 상에 복수개의 홀을 한정하는 절연막 패턴을 형성하는 단계;
    상기 절연막 패턴이 형성된 결과물 전면에 상기 홀을 완전히 매립하지 않는 정도 두께로 커패시터 하부전극용 도전층을 형성하는 단계;
    상기 홀을 매립하는 추가적인 막없이 상기 홀의 내벽에 형성된 상기 도전층은 제거하지 않으면서 상기 절연막 패턴의 상면에 형성된 상기 도전층만 선택적으로 에치 백하여 각각 분리된 커패시터 하부전극을 형성하는 단계; 및
    상기 하부전극 상에 유전막 및 상부전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  2. 반도체 기판 상에 복수개의 홀을 한정하는 절연막 패턴을 형성하는 단계;
    상기 절연막 패턴이 형성된 결과물 전면에 상기 홀을 완전히 매립하지 않는 정도 두께로 커패시터 하부전극용 도전층을 형성하는 단계;
    상기 홀을 매립하는 추가적인 막없이 상기 절연막 패턴의 상면에 형성된 상기 도전층만 선택적으로 에치 백하여 각각 분리된 커패시터 하부전극을 형성하되, 이 때 발생하는 식각부산물을 상기 홀의 내벽에 형성된 상기 도전층에 증착함으로써 상기 홀의 내벽에 형성된 상기 도전층은 제거되지 않도록, 상기 반도체 기판에 바이어스를 인가하는 단계; 및
    상기 하부전극 상에 유전막 및 상부전극을 순차적으로 형성하는 단계를 포함하는 반도체 소자의 커패시터 제조방법.
  3. 제 2 항에 있어서, 상기 바이어스의 파워는 10 내지 200 W인 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  4. 제 2 항에 있어서, 상기 하부전극을 형성하는 단계 이후에 상기 홀의 내벽에 형성된 상기 도전층에 증착된 식각부산물을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  5. 제 4 항에 있어서, 상기 식각부산물을 제거하는 단계는 환원성 가스 분위기에서의 열처리에 의하여 수행하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  6. 제 5 항에 있어서, 상기 환원성 가스는 아르곤, 질소, 수소 및 이들의 조합으로 이루어진 군으로부터 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  7. 제 5 항에 있어서, 상기 환원성 가스 분위기에 플라즈마를 발생시키는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  8. 제 5 항에 있어서, 상기 식각부산물을 제거하는 단계는 진공에서의 열처리에 의하여 수행하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  9. 제 5 항 또는 제 8 항에 있어서, 상기 열처리의 온도는 350℃ 이상인 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  10. 제 1 항 또는 제 2 항에 있어서, 상기 하부전극을 형성하는 단계는 상기 절연막 패턴에 대해 상기 도전층을 선택적으로 화학적 식각할 수 있는 가스를 적어도 하나 포함한 플라즈마에 의하여 수행하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  11. 제 10 항에 있어서, 상기 플라즈마의 압력은 10 내지 100 mTorr인 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  12. 제 10 항에 있어서, 상기 도전층은 Ru이고, 상기 가스는 산소인 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  13. 제 10 항에 있어서, 상기 절연막 패턴의 상면에 형성된 상기 도전층만 제거되도록 상기 플라즈마의 분포를 조정하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  14. 제 1 항 또는 제 2 항에 있어서, 상기 도전층은 귀금속, 귀금속의 산화물, 전도성 산화물 및 이들의 조합으로 이루어진 군으로부터 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  15. 제 14 항에 있어서, 상기 귀금속은 Ru, Pt 또는 Ir인 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  16. 제 14 항에 있어서, 상기 전도성 산화물은 (La, Sr)CoO3, BaSrRuO3또는 SrRuO3인 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  17. 제 14 항에 있어서, 상기 도전층을 형성하는 단계는 CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition), PVD(Physical Vapor Deposition)와 CVD를 조합한 방식 또는 PVD와 ALD를 조합한 방식에 의하여 수행하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  18. 제 1 항 또는 제 2 항에 있어서, 상기 하부전극을 형성하는 단계 이후에 상기 절연막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  19. 제 1 항 또는 제 2 항에 있어서, 상기 유전막은 Ta2O5, Al2O3, TaON, (Ba, Sr)TiO3(BST), SrTiO3, BaTiO3, (Pb, Zr)TiO3(PZT), (Pb, La, Zr)TiO3(PLZT) 및 이들의 조합으로 이루어진 군으로부터 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  20. 제 19 항에 있어서, 상기 유전막을 형성하는 단계는 CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition), PVD(Physical Vapor Deposition)와 CVD를 조합한 방식 또는 PVD와 ALD를 조합한 방식에 의하여 수행하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  21. 제 1 항 또는 제 2 항에 있어서, 상기 유전막을 형성하는 단계 이후, 상기 유전막의 전기적 특성을 개선시키기 위하여 오존처리, 산소나 질소가 포함된 가스 분위기에서 플라즈마처리, 또는 산소나 질소가 포함된 가스 분위기에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  22. 제 21 항에 있어서, 상기 열처리하는 단계의 온도는 500 내지 800℃인 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  23. 제 1 항 또는 제 2 항에 있어서, 상기 상부전극은 귀금속, 귀금속의 산화물, 전도성 산화물 및 이들의 조합으로 이루어진 군으로부터 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  24. 제 23 항에 있어서, 상기 귀금속은 Ru, Pt 또는 Ir인 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  25. 제 23 항에 있어서, 상기 전도성 산화물은 (La, Sr)CoO3, BaSrRuO3또는SrRuO3인 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  26. 제 23 항에 있어서, 상기 상부전극을 형성하는 단계는 CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition), PVD(Physical Vapor Deposition)와 CVD를 조합한 방식 또는 PVD와 ALD를 조합한 방식에 의하여 수행하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  27. 제 1 항 또는 제 2 항에 있어서, 상기 상부전극을 형성하는 단계 이후, 커패시터의 전기적 특성을 개선시키기 위하여 산소가 포함된 가스 분위기와 300 내지 600℃의 온도에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
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