JP2000196039A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
Abstract
(57)【要約】
【課題】 製造プロセスを複雑化させることなく、かつ
強誘電体にエッチングダメージを与えることなく、高集
積化に対応した微細キャパシタを形成することにより、
高集積、微細化に対応できる半導体装置を製造すること
を目的とする。 【解決手段】 （ａ）半導体基板１上に層間絶縁膜２、
３、コンタクトホール、プラグ４を形成し、（ｂ）プラ
グ４を含む層間絶縁膜２、３上に第１絶縁膜６、７を形
成し、プラグ４上の第１絶縁膜６、７に溝を形成し、
（ｃ）溝を含む第１絶縁膜６、７上に第１導電膜８ａを
形成し、第１導電膜８ａを化学的機械的研磨法によって
エッチバックすることにより溝内に下部電極８を形成
し、（ｄ）下部電極８を含む第１絶縁膜７上に高誘電体
膜又は強誘電体膜９及び第２導電膜１０をこの順で形成
し、（ｅ）高誘電体膜又は強誘電体膜９及び第２導電膜
１０を同時にパターニングすることによって、キャパシ
タ絶縁膜及び上部電極を形成することからなる半導体記
憶装置の製造方法。
強誘電体にエッチングダメージを与えることなく、高集
積化に対応した微細キャパシタを形成することにより、
高集積、微細化に対応できる半導体装置を製造すること
を目的とする。 【解決手段】 （ａ）半導体基板１上に層間絶縁膜２、
３、コンタクトホール、プラグ４を形成し、（ｂ）プラ
グ４を含む層間絶縁膜２、３上に第１絶縁膜６、７を形
成し、プラグ４上の第１絶縁膜６、７に溝を形成し、
（ｃ）溝を含む第１絶縁膜６、７上に第１導電膜８ａを
形成し、第１導電膜８ａを化学的機械的研磨法によって
エッチバックすることにより溝内に下部電極８を形成
し、（ｄ）下部電極８を含む第１絶縁膜７上に高誘電体
膜又は強誘電体膜９及び第２導電膜１０をこの順で形成
し、（ｅ）高誘電体膜又は強誘電体膜９及び第２導電膜
１０を同時にパターニングすることによって、キャパシ
タ絶縁膜及び上部電極を形成することからなる半導体記
憶装置の製造方法。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置の製造
方法に関し、より詳細には、強誘電体メモリ及びＤＲＡ
Ｍを高集積化するために、ＣＭＰ法を用いた電極形成に
より微細化キャパシタを形成する半導体装置の製造方法
に関する。
方法に関し、より詳細には、強誘電体メモリ及びＤＲＡ
Ｍを高集積化するために、ＣＭＰ法を用いた電極形成に
より微細化キャパシタを形成する半導体装置の製造方法
に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来の
１トランジスタ・１キャパシタ（又は２トランジスタ・
２キャパシタ）構造を有する強誘電体メモリセルは、図
３に示すように、トランジスタＴｒ上に絶縁膜３０を介
して平面型キャパシタＣｐが形成された構造が採られて
おり、トランジスタＴｒとキャパシタＣｐとが完全に分
離されている。よって、絶縁膜３０上にキャパシタＣｐ
を形成した後、キャパシタＣｐとトランジスタＴｒとを
局所配線３１で接続している。しかし、図３に示すよう
な構造では、メモリセルの占有面積が大きくなり、高集
積化には向いていない。そこで、図４に示すように、Ｍ
ＯＳＦＥＴのソース領域３２上にポリシリコン又はタン
グステン等からなるコンタクトプラグ３３を形成し、こ
のコンタクトプラグ３３上にスタック型キャパシタＣｐ
を形成する強誘電体メモリセルやＤＲＡＭ等が提案され
ている。
１トランジスタ・１キャパシタ（又は２トランジスタ・
２キャパシタ）構造を有する強誘電体メモリセルは、図
３に示すように、トランジスタＴｒ上に絶縁膜３０を介
して平面型キャパシタＣｐが形成された構造が採られて
おり、トランジスタＴｒとキャパシタＣｐとが完全に分
離されている。よって、絶縁膜３０上にキャパシタＣｐ
を形成した後、キャパシタＣｐとトランジスタＴｒとを
局所配線３１で接続している。しかし、図３に示すよう
な構造では、メモリセルの占有面積が大きくなり、高集
積化には向いていない。そこで、図４に示すように、Ｍ
ＯＳＦＥＴのソース領域３２上にポリシリコン又はタン
グステン等からなるコンタクトプラグ３３を形成し、こ
のコンタクトプラグ３３上にスタック型キャパシタＣｐ
を形成する強誘電体メモリセルやＤＲＡＭ等が提案され
ている。
【０００３】図４に示すようなスタック型キャパシタ
は、通常、下記の手法により形成されている。すなわ
ち、トランジスタ、トランジスタ上に層間絶縁膜、層間
絶縁膜にコンタクトホール、コンタクトホール内にコン
タクトプラグが形成された半導体基板において、コンタ
クトプラグ上にＩｒ、ＩｒＯ2／Ｉｒ、Ｐｔ、Ｒｕ、Ｒ
ｕＯ2／Ｒｕ等の導電膜を堆積し、ドライエッチング法
により、導電膜をパターニングし、下部電極（ノード電
極）を形成する。続いて、強誘電体膜（ＰＺＴ、ＳＢＴ
等）又は高誘電体膜（ＢＳＴ等）を堆積し、さらに、上
部電極材料としてのＩｒ、ＩｒＯ2、Ｐｔ、Ｒｕ、Ｒｕ
Ｏ2等の導電膜を堆積し、ドライエッチング法により、
導電膜及び強誘電体膜（又は高誘電体膜）をパターニン
グし、共通プレート（又はドライブ線）を形成する。
は、通常、下記の手法により形成されている。すなわ
ち、トランジスタ、トランジスタ上に層間絶縁膜、層間
絶縁膜にコンタクトホール、コンタクトホール内にコン
タクトプラグが形成された半導体基板において、コンタ
クトプラグ上にＩｒ、ＩｒＯ2／Ｉｒ、Ｐｔ、Ｒｕ、Ｒ
ｕＯ2／Ｒｕ等の導電膜を堆積し、ドライエッチング法
により、導電膜をパターニングし、下部電極（ノード電
極）を形成する。続いて、強誘電体膜（ＰＺＴ、ＳＢＴ
等）又は高誘電体膜（ＢＳＴ等）を堆積し、さらに、上
部電極材料としてのＩｒ、ＩｒＯ2、Ｐｔ、Ｒｕ、Ｒｕ
Ｏ2等の導電膜を堆積し、ドライエッチング法により、
導電膜及び強誘電体膜（又は高誘電体膜）をパターニン
グし、共通プレート（又はドライブ線）を形成する。
【０００４】しかし、上部電極又は下部電極に用いるＰ
ｔ、Ｉｒ、ＩｒＯ2等の導電膜は、通常ドライエッチン
グで使用するハロゲン化ガスとの反応性が低く、また、
反応生成物の揮発性も低いためエッチレートが低く、微
細加工が難しい。しかも、サブミクロン以下のパターン
では、マイクロローディング効果の影響も大きく、反応
生成物の導電膜への付着又パーティクルの発生等の問題
がある。そのため、この種のメモリを高集積化するの
に、Ｐｔ、Ｉｒ等の不活性金属の微細加工技術の確立が
不可欠になっている。そこで、強酸又は強アルカリ性の
電解液を含むスラリーを用いた化学的機械研磨法（ＣＭ
Ｐ法）によりエッチバックする方法が、特開平９−１４
８５３７号公報及び特開平７−２２５１８号公報等に提
案されている。
ｔ、Ｉｒ、ＩｒＯ2等の導電膜は、通常ドライエッチン
グで使用するハロゲン化ガスとの反応性が低く、また、
反応生成物の揮発性も低いためエッチレートが低く、微
細加工が難しい。しかも、サブミクロン以下のパターン
では、マイクロローディング効果の影響も大きく、反応
生成物の導電膜への付着又パーティクルの発生等の問題
がある。そのため、この種のメモリを高集積化するの
に、Ｐｔ、Ｉｒ等の不活性金属の微細加工技術の確立が
不可欠になっている。そこで、強酸又は強アルカリ性の
電解液を含むスラリーを用いた化学的機械研磨法（ＣＭ
Ｐ法）によりエッチバックする方法が、特開平９−１４
８５３７号公報及び特開平７−２２５１８号公報等に提
案されている。
【０００５】例えば、特開平９−１４８５３７号公報に
よれば、図５に示したように、トランジスタ、トランジ
スタ上に層間絶縁膜４０、層間絶縁膜４０にコンタクト
ホール、コンタクトホール内にコンタクトプラグ４１が
形成された半導体基板において、コンタクトプラグ４１
上にＳｉＯ2膜４２を形成する。その後、コンタクトプ
ラグ４１上であって、このＳｉＯ2膜４２にマスクを用
いて開口部を形成し、この開口部内に下部電極４３／強
誘電体４４／上部電極４５／ＴＥＯＳ膜４６を順次堆積
する。続いて、これら膜を同時にＣＭＰ研磨することに
より、ＳｉＯ2膜４２に形成した開口部内に凹形状の孤
立キャパシタＣｐを形成するとともに、この孤立キャパ
シタ表面の凹部にＴＥＯＳ膜４６を埋設する。さらに、
この孤立キャパシタＣｐの凹部のＴＥＯＳ膜４６に、マ
スクを用いてドライエッチングによりコンタクトホール
を開口した後、このコンタクトホールを含むキャパシタ
上に、金属膜を形成し、この金属膜をマスクを用いてパ
ターニングして共通プレート電極４７を形成する。
よれば、図５に示したように、トランジスタ、トランジ
スタ上に層間絶縁膜４０、層間絶縁膜４０にコンタクト
ホール、コンタクトホール内にコンタクトプラグ４１が
形成された半導体基板において、コンタクトプラグ４１
上にＳｉＯ2膜４２を形成する。その後、コンタクトプ
ラグ４１上であって、このＳｉＯ2膜４２にマスクを用
いて開口部を形成し、この開口部内に下部電極４３／強
誘電体４４／上部電極４５／ＴＥＯＳ膜４６を順次堆積
する。続いて、これら膜を同時にＣＭＰ研磨することに
より、ＳｉＯ2膜４２に形成した開口部内に凹形状の孤
立キャパシタＣｐを形成するとともに、この孤立キャパ
シタ表面の凹部にＴＥＯＳ膜４６を埋設する。さらに、
この孤立キャパシタＣｐの凹部のＴＥＯＳ膜４６に、マ
スクを用いてドライエッチングによりコンタクトホール
を開口した後、このコンタクトホールを含むキャパシタ
上に、金属膜を形成し、この金属膜をマスクを用いてパ
ターニングして共通プレート電極４７を形成する。
【０００６】しかし、このような工程では、コンタクト
プラグ４１上のＳｉＯ2 膜４２に開口部を形成するため
のマスク、ＴＥＯＳ膜４６にコンタクトホールを開口す
るためのマスク、共通プレート電極４７にパターニング
するためのマスクと、３枚のマスクが必要となるととも
に、ＳｉＯ2 膜４２の開口部内にキャパシタを形成する
際のＣＭＰ工程及びＴＥＯＳ膜４６にコンタクトホール
を形成するためのドライエッチ工程が必要となる。ま
た、形成されたキャパシタ上にコンタクトホールを形成
する必要があり、微細化がさらに進んだ場合に、コンタ
クトホールの形成自体が困難となるという問題も有して
いる。
プラグ４１上のＳｉＯ2 膜４２に開口部を形成するため
のマスク、ＴＥＯＳ膜４６にコンタクトホールを開口す
るためのマスク、共通プレート電極４７にパターニング
するためのマスクと、３枚のマスクが必要となるととも
に、ＳｉＯ2 膜４２の開口部内にキャパシタを形成する
際のＣＭＰ工程及びＴＥＯＳ膜４６にコンタクトホール
を形成するためのドライエッチ工程が必要となる。ま
た、形成されたキャパシタ上にコンタクトホールを形成
する必要があり、微細化がさらに進んだ場合に、コンタ
クトホールの形成自体が困難となるという問題も有して
いる。
【０００７】また、特開平７−２２５１８号公報によれ
ば、図６に示したように、トランジスタ、層間絶縁膜５
０、層間絶縁膜５０にコンタクトホール、コンタクトホ
ール内にコンタクトプラグ５１が形成された半導体基板
において、コンタクトプラグ５１上にＳｉＯ2膜５２を
形成する。その後、コンタクトプラグ５１上であって、
このＳｉＯ2膜５２にマスクを用いて開口部を形成し、
この開口部上に導電膜を堆積し、ＣＭＰ工程により、コ
ンタクトプラグ５１と接続された孤立の蓄積電極５３を
形成する。次いで、蓄積電極５３上に強誘電体膜５４及
びＳｉＯ2膜５５を順次堆積し、その後、ＳｉＯ2膜５５
であって、蓄積電極５３上に、マスクを用いてドライブ
線に対応する溝を形成し、導電膜を堆積する。続いて、
この導電膜をＣＭＰ研磨することにより、孤立したドラ
イブ線５６を形成する。しかし、この工程では、メモリ
アレイ周辺の回路部上において強誘電体膜を加工する
際、強誘電体膜上にドライエッチングによるプラズマダ
メージが導入され、強誘電体特性が劣化するという問題
がある。
ば、図６に示したように、トランジスタ、層間絶縁膜５
０、層間絶縁膜５０にコンタクトホール、コンタクトホ
ール内にコンタクトプラグ５１が形成された半導体基板
において、コンタクトプラグ５１上にＳｉＯ2膜５２を
形成する。その後、コンタクトプラグ５１上であって、
このＳｉＯ2膜５２にマスクを用いて開口部を形成し、
この開口部上に導電膜を堆積し、ＣＭＰ工程により、コ
ンタクトプラグ５１と接続された孤立の蓄積電極５３を
形成する。次いで、蓄積電極５３上に強誘電体膜５４及
びＳｉＯ2膜５５を順次堆積し、その後、ＳｉＯ2膜５５
であって、蓄積電極５３上に、マスクを用いてドライブ
線に対応する溝を形成し、導電膜を堆積する。続いて、
この導電膜をＣＭＰ研磨することにより、孤立したドラ
イブ線５６を形成する。しかし、この工程では、メモリ
アレイ周辺の回路部上において強誘電体膜を加工する
際、強誘電体膜上にドライエッチングによるプラズマダ
メージが導入され、強誘電体特性が劣化するという問題
がある。
【０００８】
【課題を解決するための手段】本発明によれば、（ａ）
半導体基板上に層間絶縁膜を形成し、該層間絶縁膜にコ
ンタクトホールを形成し、さらに該コンタクトホール内
にプラグを形成し、（ｂ）該プラグを含む前記層間絶縁
膜上に第１絶縁膜を形成し、前記プラグ上の第１絶縁膜
に溝を形成し、（ｃ）該溝を含む前記第１絶縁膜上に第
１導電膜を形成し、該第１導電膜を化学的機械的研磨法
によってエッチバックすることにより前記溝内に下部電
極を形成し、（ｄ）該下部電極を含む第１絶縁膜上に高
誘電体膜又は強誘電体膜及び第２導電膜をこの順で形成
し、（ｅ）前記高誘電体膜又は強誘電体膜及び第２導電
膜を同時にパターニングすることによって、キャパシタ
絶縁膜及び上部電極を形成することからなる半導体記憶
装置の製造方法が提供される。
半導体基板上に層間絶縁膜を形成し、該層間絶縁膜にコ
ンタクトホールを形成し、さらに該コンタクトホール内
にプラグを形成し、（ｂ）該プラグを含む前記層間絶縁
膜上に第１絶縁膜を形成し、前記プラグ上の第１絶縁膜
に溝を形成し、（ｃ）該溝を含む前記第１絶縁膜上に第
１導電膜を形成し、該第１導電膜を化学的機械的研磨法
によってエッチバックすることにより前記溝内に下部電
極を形成し、（ｄ）該下部電極を含む第１絶縁膜上に高
誘電体膜又は強誘電体膜及び第２導電膜をこの順で形成
し、（ｅ）前記高誘電体膜又は強誘電体膜及び第２導電
膜を同時にパターニングすることによって、キャパシタ
絶縁膜及び上部電極を形成することからなる半導体記憶
装置の製造方法が提供される。
【０００９】また、本発明によれば、（Ａ）半導体基板
上に層間絶縁膜を形成し、該層間絶縁膜にコンタクトホ
ールを形成し、さらに該コンタクトホール内にプラグを
形成し、（Ｂ）該プラグを含む前記層間絶縁膜上に第１
絶縁膜を形成し、前記プラグ上の第１絶縁膜に溝を形成
し、（Ｃ）該溝を含む前記第１絶縁膜上に第１導電膜を
形成し、該第１導電膜を化学的機械的研磨法によってエ
ッチバックすることにより前記溝内に下部電極を形成
し、（Ｄ）該下部電極を含む第１絶縁膜上に第２絶縁膜
を形成し、前記下部電極上の第２絶縁膜に溝を形成し、
（Ｅ）該溝の側壁に絶縁膜サイドウォールスペーサを形
成し、（Ｆ）前記溝及び絶縁膜サイドウォールスペーサ
を含む前記第２絶縁膜上に高誘電体膜又は強誘電体膜及
び第２導電膜をこの順で形成し、（Ｇ）前記高誘電体膜
又は強誘電体膜及び第２導電膜を化学的機械的研磨法に
よって同時にエッチバックすることによりキャパシタ絶
縁膜及び上部電極を形成することからなる半導体記憶装
置の製造方法が提供される。
上に層間絶縁膜を形成し、該層間絶縁膜にコンタクトホ
ールを形成し、さらに該コンタクトホール内にプラグを
形成し、（Ｂ）該プラグを含む前記層間絶縁膜上に第１
絶縁膜を形成し、前記プラグ上の第１絶縁膜に溝を形成
し、（Ｃ）該溝を含む前記第１絶縁膜上に第１導電膜を
形成し、該第１導電膜を化学的機械的研磨法によってエ
ッチバックすることにより前記溝内に下部電極を形成
し、（Ｄ）該下部電極を含む第１絶縁膜上に第２絶縁膜
を形成し、前記下部電極上の第２絶縁膜に溝を形成し、
（Ｅ）該溝の側壁に絶縁膜サイドウォールスペーサを形
成し、（Ｆ）前記溝及び絶縁膜サイドウォールスペーサ
を含む前記第２絶縁膜上に高誘電体膜又は強誘電体膜及
び第２導電膜をこの順で形成し、（Ｇ）前記高誘電体膜
又は強誘電体膜及び第２導電膜を化学的機械的研磨法に
よって同時にエッチバックすることによりキャパシタ絶
縁膜及び上部電極を形成することからなる半導体記憶装
置の製造方法が提供される。
【００１０】
【発明の実施の形態】本発明の半導体装置の製造方法に
よれば、まず、（ａ）半導体基板上に層間絶縁膜を形成
し、該層間絶縁膜にコンタクトホールを形成し、さらに
該コンタクトホール内にプラグを形成する。
よれば、まず、（ａ）半導体基板上に層間絶縁膜を形成
し、該層間絶縁膜にコンタクトホールを形成し、さらに
該コンタクトホール内にプラグを形成する。
【００１１】本発明で使用することができる半導体基板
は、通常半導体装置を形成するために使用される基板で
あれば特に限定されるものではなく、シリコン、ゲルマ
ニウム等の半導体、ＧａＡｓ、ＩｎＧａＡｓ等の化合物
半導体等からなる基板を使用することができる。なかで
も、シリコン基板が好ましい。この半導体基板は、ロコ
ス法やトレンチ素子分離法による素子分離膜が形成され
ていてもよいし、トランジスタ、キャパシタ又は抵抗等
の素子、配線、絶縁膜等が単独又は組み合わせられて形
成されていてもよい。
は、通常半導体装置を形成するために使用される基板で
あれば特に限定されるものではなく、シリコン、ゲルマ
ニウム等の半導体、ＧａＡｓ、ＩｎＧａＡｓ等の化合物
半導体等からなる基板を使用することができる。なかで
も、シリコン基板が好ましい。この半導体基板は、ロコ
ス法やトレンチ素子分離法による素子分離膜が形成され
ていてもよいし、トランジスタ、キャパシタ又は抵抗等
の素子、配線、絶縁膜等が単独又は組み合わせられて形
成されていてもよい。
【００１２】この半導体基板上に、層間絶縁膜を形成す
る。この際の層間絶縁膜は、絶縁性を有する膜であれ
ば、その材料は特に限定されるものではなく、例えば、
シリコン酸化膜、シリコン窒化膜、ＰＳＧ、ＢＰＳＧ等
の単層又は多層からなる絶縁膜が挙げられる。これらの
絶縁膜は、例えば、ＣＶＤ法等の公知の方法にしたがっ
て形成することができる。層間絶縁膜の膜厚は、通常層
間絶縁膜として機能する膜厚であればよく、例えば、７
００〜３０００ｎｍ程度が挙げられる。この層間絶縁膜
にコンタクトホールを形成する。コンタクトホールの形
成方法は、特に限定されるものではなく、例えば、フォ
トリソグラフィ及びエッチング工程によって形成するこ
とができる。コンタクトホールの大きさは、層間絶縁膜
の下層と上層との電気的な接続を確保できる大きさであ
れば特に限定されない。
る。この際の層間絶縁膜は、絶縁性を有する膜であれ
ば、その材料は特に限定されるものではなく、例えば、
シリコン酸化膜、シリコン窒化膜、ＰＳＧ、ＢＰＳＧ等
の単層又は多層からなる絶縁膜が挙げられる。これらの
絶縁膜は、例えば、ＣＶＤ法等の公知の方法にしたがっ
て形成することができる。層間絶縁膜の膜厚は、通常層
間絶縁膜として機能する膜厚であればよく、例えば、７
００〜３０００ｎｍ程度が挙げられる。この層間絶縁膜
にコンタクトホールを形成する。コンタクトホールの形
成方法は、特に限定されるものではなく、例えば、フォ
トリソグラフィ及びエッチング工程によって形成するこ
とができる。コンタクトホールの大きさは、層間絶縁膜
の下層と上層との電気的な接続を確保できる大きさであ
れば特に限定されない。
【００１３】このコンタクトホール内にプラグを形成す
る。プラグは導電性材料によってその表面を平坦に形成
することが好ましい。例えば、チタン、タンタル、タン
グステン等の高融点金属、ポリシリコンの単層膜又は積
層膜が挙げられる。また、プラグの下層又は上層に、他
の導電材料との密着性を確保等のために、ＴｉＮ，Ｔａ
ＳｉＮ等からなるバリアメタルが形成されていてもよ
い。これらプラグ、バリアメタル等は、公知の方法、例
えば、スパッタリング法、真空蒸着法等と、エッチバッ
ク、好ましくはＣＭＰ法によるエッチバックとを組み合
わせることにより形成することができる。
る。プラグは導電性材料によってその表面を平坦に形成
することが好ましい。例えば、チタン、タンタル、タン
グステン等の高融点金属、ポリシリコンの単層膜又は積
層膜が挙げられる。また、プラグの下層又は上層に、他
の導電材料との密着性を確保等のために、ＴｉＮ，Ｔａ
ＳｉＮ等からなるバリアメタルが形成されていてもよ
い。これらプラグ、バリアメタル等は、公知の方法、例
えば、スパッタリング法、真空蒸着法等と、エッチバッ
ク、好ましくはＣＭＰ法によるエッチバックとを組み合
わせることにより形成することができる。
【００１４】次いで、（ｂ）プラグを含む層間絶縁膜上
に第１絶縁膜を形成し、プラグ上の第１絶縁膜に溝を形
成する。第1絶縁膜は、通常、プラグを含む層間絶縁膜
上の全面に形成することが好ましい。第1絶縁膜は、絶
縁性を有する膜であれば、その材料は特に限定されるも
のではなく、例えば、シリコン酸化膜、シリコン窒化
膜、ＴｉＯ2、ＴａＯ2等の単層又は多層からなる絶縁膜
が挙げられる。なお、プラグ上に形成される後述する下
部電極との密着性を高めるために、ＴｉＯ2／ＳｉＯ2の
積層膜が好ましい。これらの絶縁膜は、例えば、ＣＶＤ
法等の公知の方法にしたがって形成することができる。
また、第1絶縁膜の膜厚は、例えば、２０００〜３００
０ｎｍ程度が挙げられる。
に第１絶縁膜を形成し、プラグ上の第１絶縁膜に溝を形
成する。第1絶縁膜は、通常、プラグを含む層間絶縁膜
上の全面に形成することが好ましい。第1絶縁膜は、絶
縁性を有する膜であれば、その材料は特に限定されるも
のではなく、例えば、シリコン酸化膜、シリコン窒化
膜、ＴｉＯ2、ＴａＯ2等の単層又は多層からなる絶縁膜
が挙げられる。なお、プラグ上に形成される後述する下
部電極との密着性を高めるために、ＴｉＯ2／ＳｉＯ2の
積層膜が好ましい。これらの絶縁膜は、例えば、ＣＶＤ
法等の公知の方法にしたがって形成することができる。
また、第1絶縁膜の膜厚は、例えば、２０００〜３００
０ｎｍ程度が挙げられる。
【００１５】この第1絶縁膜に溝を形成する。この溝
は、プラグ上であって、その底部がプラグにまで至って
おり、プラグ全体を被覆し、さらにプラグの外周部上に
まで広げて形成することが好ましい。つまり、この溝の
大きさにより、後工程で形成する下部電極の大きさがほ
ぼ決定されることになる。溝は、公知の方法、例えばフ
ォトリソグラフィ及びエッチング工程によって形成する
ことができる。なお、第1絶縁膜に溝を形成した後、上
述した他の第1絶縁膜材料によって第1絶縁膜の側壁にサ
イドウォールスペーサを形成してもよい。
は、プラグ上であって、その底部がプラグにまで至って
おり、プラグ全体を被覆し、さらにプラグの外周部上に
まで広げて形成することが好ましい。つまり、この溝の
大きさにより、後工程で形成する下部電極の大きさがほ
ぼ決定されることになる。溝は、公知の方法、例えばフ
ォトリソグラフィ及びエッチング工程によって形成する
ことができる。なお、第1絶縁膜に溝を形成した後、上
述した他の第1絶縁膜材料によって第1絶縁膜の側壁にサ
イドウォールスペーサを形成してもよい。
【００１６】さらに、（ｃ）溝を含む第１絶縁膜上に第
１導電膜を形成し、第１導電膜を化学的機械的研磨法に
よってエッチバックすることにより下部電極を形成す
る。
１導電膜を形成し、第１導電膜を化学的機械的研磨法に
よってエッチバックすることにより下部電極を形成す
る。
【００１７】第1導電膜は、通常、溝を含む第１絶縁膜
上全面に形成することが好ましい。第1導電膜は、通常
の電極材料で形成するのであれば特に限定されるもので
はないが、なかでも、Ｐｔ、Ｒｕ、Ｉｒ、ＩｒＯ2／Ｒ
ｕ又はＩｒＯ2／Ｉｒの単層膜や積層膜が好ましい。こ
の第1導電膜は、先の工程で形成した溝の深さよりも薄
い膜厚、例えば、５００〜２０００Å程度の膜厚で形成
することが好ましい。第1導電膜は、公知の方法、例え
ばＣＶＤ法、ＭＯＣＶＤ法、スパッタリング法、メッキ
法、エレクトロプレート法により形成することができ、
なかでも、被覆特性の観点から、ＭＯＣＶＤ法及びエレ
クトロプレート法が好ましい。具体的には、ＭＯＣＶＤ
法の場合には、比較的蒸気圧の高いＰｔ、Ｉｒ等の有機
金属錯体を原料に用いて、熱分解する方法が挙げられ、
エレクトロプレート法の場合には、Ｈ2〔ＰｔＣｌ4〕、
Ｈ2〔Ｐｔ（ＮＯ2）〕、Ｈ2〔Ｐｔ（ＣＮ）4〕、Ｉｒ2
（ＳＯ4）3、Ｍ・Ｉｒ（ＳＯ4）2・１２Ｈ2Ｏ等の電解
液を電気分解する方法が挙げられる。なお、エレクトロ
プレート法の場合は、同じ金属で構成されるシード層が
必要であるため、あらかじめ、第1導電膜とする金属膜
を、シード層として、スパッタリング法、イオンメタル
プラズマ法等により成膜する。
上全面に形成することが好ましい。第1導電膜は、通常
の電極材料で形成するのであれば特に限定されるもので
はないが、なかでも、Ｐｔ、Ｒｕ、Ｉｒ、ＩｒＯ2／Ｒ
ｕ又はＩｒＯ2／Ｉｒの単層膜や積層膜が好ましい。こ
の第1導電膜は、先の工程で形成した溝の深さよりも薄
い膜厚、例えば、５００〜２０００Å程度の膜厚で形成
することが好ましい。第1導電膜は、公知の方法、例え
ばＣＶＤ法、ＭＯＣＶＤ法、スパッタリング法、メッキ
法、エレクトロプレート法により形成することができ、
なかでも、被覆特性の観点から、ＭＯＣＶＤ法及びエレ
クトロプレート法が好ましい。具体的には、ＭＯＣＶＤ
法の場合には、比較的蒸気圧の高いＰｔ、Ｉｒ等の有機
金属錯体を原料に用いて、熱分解する方法が挙げられ、
エレクトロプレート法の場合には、Ｈ2〔ＰｔＣｌ4〕、
Ｈ2〔Ｐｔ（ＮＯ2）〕、Ｈ2〔Ｐｔ（ＣＮ）4〕、Ｉｒ2
（ＳＯ4）3、Ｍ・Ｉｒ（ＳＯ4）2・１２Ｈ2Ｏ等の電解
液を電気分解する方法が挙げられる。なお、エレクトロ
プレート法の場合は、同じ金属で構成されるシード層が
必要であるため、あらかじめ、第1導電膜とする金属膜
を、シード層として、スパッタリング法、イオンメタル
プラズマ法等により成膜する。
【００１８】第1導電膜を化学的機械的研磨法によって
エッチバックすることにより溝内にのみ下部電極を形成
する。つまり、溝内以外の第1絶縁膜上に存在する第1導
電膜をエッチング除去する。ここで、化学的機械的研磨
法は、ＣｅＯ2、ＺｒＯ2、Ａｌ2０3等の研磨剤に、第1
導電膜を構成する金属を溶解させる溶液を混ぜ合わせた
スラリーを１５０〜２００ｓｃｃｍ程度の供給量で、回
転プレート上の被エッチング部に塗布することにより供
給し、ＣＭＰ法により研磨する方法である。第1導電膜
を構成する金属を溶解させる溶液としては、例えば、Ｐ
ｔの場合には王水、Ｉｒの場合には水酸化ナトリウム又
はカリウム／ＫＮＯ3等の溶液を挙げることができる。
なお、第1導電膜の膜厚が、溝の深さよりも薄い場合に
は、下部電極は溝内にのみ凹部形状に形成することがで
きる。また、第1導電膜の膜厚が、溝の深さとほぼ同等
又は溝の深さより厚い場合には、下部電極は溝内に、表
面が第1絶縁膜と面一に、平坦な形状に形成することが
できる。
エッチバックすることにより溝内にのみ下部電極を形成
する。つまり、溝内以外の第1絶縁膜上に存在する第1導
電膜をエッチング除去する。ここで、化学的機械的研磨
法は、ＣｅＯ2、ＺｒＯ2、Ａｌ2０3等の研磨剤に、第1
導電膜を構成する金属を溶解させる溶液を混ぜ合わせた
スラリーを１５０〜２００ｓｃｃｍ程度の供給量で、回
転プレート上の被エッチング部に塗布することにより供
給し、ＣＭＰ法により研磨する方法である。第1導電膜
を構成する金属を溶解させる溶液としては、例えば、Ｐ
ｔの場合には王水、Ｉｒの場合には水酸化ナトリウム又
はカリウム／ＫＮＯ3等の溶液を挙げることができる。
なお、第1導電膜の膜厚が、溝の深さよりも薄い場合に
は、下部電極は溝内にのみ凹部形状に形成することがで
きる。また、第1導電膜の膜厚が、溝の深さとほぼ同等
又は溝の深さより厚い場合には、下部電極は溝内に、表
面が第1絶縁膜と面一に、平坦な形状に形成することが
できる。
【００１９】さらに、（ｄ）下部電極を含む第１絶縁膜
上に高誘電体膜又は強誘電体膜及び第２導電膜をこの順
で形成する。高誘電体膜又は強誘電体膜及び第２導電膜
は、下部電極を含む第1絶縁膜上全面に形成することが
好ましい。ここで、高誘電体膜又は強誘電体膜は、キャ
パシタ絶縁膜として機能するものであり、例えば、高誘
電体膜としては（Ｂａ，Ｓｒ）ＴｉＯ3が挙げられ、強
誘電体膜としてはＰｂＴｉxＺｒ1-xＯ3（０＜ｘ＜１）
又はＳｒＢｉ2Ｔａ2Ｏ9等が挙げられる。これらの膜の
膜厚は、例えば、５００〜２０００Å程度が挙げられ
る。これらの膜は、公知の方法、例えばＭＯＣＶＤ法、
スパッタリング法、ＭＯＤ法、ゾルゲル法等により形成
することができる。なお、これら膜を成膜した後には、
例えば、４００〜８００℃程度の温度範囲、酸素、酸素
／窒素、酸素／アルゴン雰囲気中等で３０秒間〜数時間
程度アニール処理を施すことが好ましい。
上に高誘電体膜又は強誘電体膜及び第２導電膜をこの順
で形成する。高誘電体膜又は強誘電体膜及び第２導電膜
は、下部電極を含む第1絶縁膜上全面に形成することが
好ましい。ここで、高誘電体膜又は強誘電体膜は、キャ
パシタ絶縁膜として機能するものであり、例えば、高誘
電体膜としては（Ｂａ，Ｓｒ）ＴｉＯ3が挙げられ、強
誘電体膜としてはＰｂＴｉxＺｒ1-xＯ3（０＜ｘ＜１）
又はＳｒＢｉ2Ｔａ2Ｏ9等が挙げられる。これらの膜の
膜厚は、例えば、５００〜２０００Å程度が挙げられ
る。これらの膜は、公知の方法、例えばＭＯＣＶＤ法、
スパッタリング法、ＭＯＤ法、ゾルゲル法等により形成
することができる。なお、これら膜を成膜した後には、
例えば、４００〜８００℃程度の温度範囲、酸素、酸素
／窒素、酸素／アルゴン雰囲気中等で３０秒間〜数時間
程度アニール処理を施すことが好ましい。
【００２０】第2導電膜は、上述した第1導電膜と同様の
材料で、同様の膜厚で、同様の成膜方法で形成すること
ができる。なお、第1導電膜と第2導電膜とは必ずしも同
じ材料、同じ膜厚で形成する必要はなく、半導体装置の
特性、その下層又は上層に配置される素子や絶縁膜等に
応じて、適宜調整することができる。
材料で、同様の膜厚で、同様の成膜方法で形成すること
ができる。なお、第1導電膜と第2導電膜とは必ずしも同
じ材料、同じ膜厚で形成する必要はなく、半導体装置の
特性、その下層又は上層に配置される素子や絶縁膜等に
応じて、適宜調整することができる。
【００２１】続いて、（ｅ）高誘電体膜又は強誘電体膜
及び第２導電膜を同時にパターニングすることによっ
て、キャパシタ絶縁膜及び上部電極を形成する。高誘電
体膜又は強誘電体膜及び第２導電膜は、フォトリソグラ
フィ及びエッチング工程により、溝と同じ大きさ又は溝
よりも大きくパターニングしてもよい。これにより、溝
内のみに配置する下部電極と、キャパシタ絶縁膜及び上
部電極によるキャパシタを形成することができる。な
お、下部電極は、ノード電極として、上部電極は共通プ
レート電極又はドライブラインとして機能するように形
成することができる。
及び第２導電膜を同時にパターニングすることによっ
て、キャパシタ絶縁膜及び上部電極を形成する。高誘電
体膜又は強誘電体膜及び第２導電膜は、フォトリソグラ
フィ及びエッチング工程により、溝と同じ大きさ又は溝
よりも大きくパターニングしてもよい。これにより、溝
内のみに配置する下部電極と、キャパシタ絶縁膜及び上
部電極によるキャパシタを形成することができる。な
お、下部電極は、ノード電極として、上部電極は共通プ
レート電極又はドライブラインとして機能するように形
成することができる。
【００２２】また、本発明の別の半導体装置の製造方法
によれば、工程（Ａ）〜（Ｃ）において、上述した工程
（ａ）〜（ｃ）と同様に下部電極を形成する。なお、こ
こで形成される下部電極は、溝内であって、表面が第1
絶縁膜と面一に、平坦な形状に形成することが好まし
い。
によれば、工程（Ａ）〜（Ｃ）において、上述した工程
（ａ）〜（ｃ）と同様に下部電極を形成する。なお、こ
こで形成される下部電極は、溝内であって、表面が第1
絶縁膜と面一に、平坦な形状に形成することが好まし
い。
【００２３】次いで、（Ｄ）下部電極を含む第１絶縁膜
上に第２絶縁膜を形成し、下部電極上の第２絶縁膜に溝
を形成する。第2絶縁膜としては、第1絶縁膜と同様の材
料を同様の方法で形成することができる。第2絶縁膜の
膜厚は、後の工程で形成する上部電極等の膜厚を決定す
るものであるため、上部電極等の膜厚に対応させた膜厚
で形成することが好ましい。例えば、２０００〜５００
０Å程度が挙げられる。
上に第２絶縁膜を形成し、下部電極上の第２絶縁膜に溝
を形成する。第2絶縁膜としては、第1絶縁膜と同様の材
料を同様の方法で形成することができる。第2絶縁膜の
膜厚は、後の工程で形成する上部電極等の膜厚を決定す
るものであるため、上部電極等の膜厚に対応させた膜厚
で形成することが好ましい。例えば、２０００〜５００
０Å程度が挙げられる。
【００２４】下部電極上の第2絶縁膜に溝を形成する。
ここで、溝は、工程（ｂ）における第1絶縁膜に溝を形
成する方法と同様の方法により形成することができる。
溝の大きさは特に限定されるものではないが、下部電極
を覆い、さらにその外周部にまで広がるような大きさで
形成することが好ましい。
ここで、溝は、工程（ｂ）における第1絶縁膜に溝を形
成する方法と同様の方法により形成することができる。
溝の大きさは特に限定されるものではないが、下部電極
を覆い、さらにその外周部にまで広がるような大きさで
形成することが好ましい。
【００２５】さらに、（Ｅ）溝の側壁に絶縁膜サイドウ
ォールスペーサを形成する。この際の絶縁膜サイドウォ
ールスペーサは、上述した第1絶縁膜と同様の材料、好
ましくは、ＴｉＯ2又はＴａＯ2膜を、膜厚２００〜１０
００Å程度で形成し、ＲＩＥ法によりエッチバックする
ことによって形成することができる。この絶縁膜サイド
ウォールスペーサにより、シリコン酸化膜と後工程で形
成する高誘電体膜又は強誘電体膜との接触によるこれら
膜の劣化を防止することができる。
ォールスペーサを形成する。この際の絶縁膜サイドウォ
ールスペーサは、上述した第1絶縁膜と同様の材料、好
ましくは、ＴｉＯ2又はＴａＯ2膜を、膜厚２００〜１０
００Å程度で形成し、ＲＩＥ法によりエッチバックする
ことによって形成することができる。この絶縁膜サイド
ウォールスペーサにより、シリコン酸化膜と後工程で形
成する高誘電体膜又は強誘電体膜との接触によるこれら
膜の劣化を防止することができる。
【００２６】次いで、（Ｆ）溝及び絶縁膜サイドウォー
ルスペーサを含む第２絶縁膜上に高誘電体膜又は強誘電
体膜及び第２導電膜をこの順で形成する。高誘電体膜又
は強誘電体膜及び第２導電膜は、通常第2絶縁膜上全面
に形成することが好ましい。なお、これら膜の形成は、
上述した工程（ｄ）における膜と同様の材料、方法によ
り形成することができる。
ルスペーサを含む第２絶縁膜上に高誘電体膜又は強誘電
体膜及び第２導電膜をこの順で形成する。高誘電体膜又
は強誘電体膜及び第２導電膜は、通常第2絶縁膜上全面
に形成することが好ましい。なお、これら膜の形成は、
上述した工程（ｄ）における膜と同様の材料、方法によ
り形成することができる。
【００２７】続いて、（Ｇ）高誘電体膜又は強誘電体膜
及び第２導電膜を化学的機械的研磨法によって同時にエ
ッチバックすることによりキャパシタ絶縁膜及び上部電
極を形成する。なお、この際のエッチバックは、工程
（ｃ）におけるエッチバックと同様の方法で行うことが
できる。これにより、上部電極が、溝内に、表面が第２
絶縁膜と面一に、平坦な形状に形成することができる。
及び第２導電膜を化学的機械的研磨法によって同時にエ
ッチバックすることによりキャパシタ絶縁膜及び上部電
極を形成する。なお、この際のエッチバックは、工程
（ｃ）におけるエッチバックと同様の方法で行うことが
できる。これにより、上部電極が、溝内に、表面が第２
絶縁膜と面一に、平坦な形状に形成することができる。
【００２８】以下に、この発明の半導体装置の製造方法
について、図面に基いて説明する。なお、これらの実施
例によってはこの発明は限定されない。
について、図面に基いて説明する。なお、これらの実施
例によってはこの発明は限定されない。
【００２９】実施例１ まず、図１（ａ）に示したように、トランジスタが形成
されたシリコン基板１上に膜厚１〜１．５μｍ程度のＳ
ｉＯ2膜２、膜厚５００Å程度のＳｉＮ膜３による層間
絶縁膜を形成する。この層間絶縁膜にコンタクトホール
を形成し、例えば、膜厚１０００〜３０００Å程度のド
ープドポリシリコン膜を堆積し、ＲＩＥ法にてエッチバ
ックしてドープドポリシリコン膜をコンタクトホール内
に埋め込んで、プラグ４を形成する。次に、プラグ４上
にＴｉＮ，ＴａＳｉＮ膜等を堆積し、ＣＭＰ工程により
エッチバックすることにより、表面が平坦なバリアメタ
ル５を形成する。
されたシリコン基板１上に膜厚１〜１．５μｍ程度のＳ
ｉＯ2膜２、膜厚５００Å程度のＳｉＮ膜３による層間
絶縁膜を形成する。この層間絶縁膜にコンタクトホール
を形成し、例えば、膜厚１０００〜３０００Å程度のド
ープドポリシリコン膜を堆積し、ＲＩＥ法にてエッチバ
ックしてドープドポリシリコン膜をコンタクトホール内
に埋め込んで、プラグ４を形成する。次に、プラグ４上
にＴｉＮ，ＴａＳｉＮ膜等を堆積し、ＣＭＰ工程により
エッチバックすることにより、表面が平坦なバリアメタ
ル５を形成する。
【００３０】続いて、図１（ｂ）に示したように、膜厚
２０００〜３０００Å程度のＳｉＯ 2膜６及び膜厚２０
０〜１０００Å程度のＴｉＯ2膜７からなる第１絶縁膜
を堆積し、プラグ４上であって、キャパシタの蓄積電極
に対応する部分に開口を形成する。なお、第１絶縁膜を
ＴｉＯ2／ＳｉＯ2の２層膜とした場合には、後工程で強
誘電体膜を堆積する際に、第１絶縁膜と強誘電体膜との
密着性を維持することができる。
２０００〜３０００Å程度のＳｉＯ 2膜６及び膜厚２０
０〜１０００Å程度のＴｉＯ2膜７からなる第１絶縁膜
を堆積し、プラグ４上であって、キャパシタの蓄積電極
に対応する部分に開口を形成する。なお、第１絶縁膜を
ＴｉＯ2／ＳｉＯ2の２層膜とした場合には、後工程で強
誘電体膜を堆積する際に、第１絶縁膜と強誘電体膜との
密着性を維持することができる。
【００３１】さらに、図１（ｃ）に示したように、開口
を含む第１絶縁膜上に、膜厚５００〜２０００Å程度の
Ｐｔ膜８ａを形成する。ここで、Ｐｔ膜８ａは、比較的
蒸気圧の高いＰｔの有機金属錯体を原料に用いて、熱分
解法により成膜した。
を含む第１絶縁膜上に、膜厚５００〜２０００Å程度の
Ｐｔ膜８ａを形成する。ここで、Ｐｔ膜８ａは、比較的
蒸気圧の高いＰｔの有機金属錯体を原料に用いて、熱分
解法により成膜した。
【００３２】続いて、図１（ｄ）に示したように、ＣＭ
Ｐ法により、開口外に存在するＰｔ膜８ａを研磨し、開
口内にのみ凹形状の下部電極となるノード電極８を形成
する。ここで、ＣＭＰ法は、ＣｅＯ2、ＺｒＯ2、Ａｌ2
Ｏ3等の研磨剤にＰｔを溶解させる王水等の溶液を混ぜ
合わせたスラリーを用いて、化学的に機械研磨する方法
である。
Ｐ法により、開口外に存在するＰｔ膜８ａを研磨し、開
口内にのみ凹形状の下部電極となるノード電極８を形成
する。ここで、ＣＭＰ法は、ＣｅＯ2、ＺｒＯ2、Ａｌ2
Ｏ3等の研磨剤にＰｔを溶解させる王水等の溶液を混ぜ
合わせたスラリーを用いて、化学的に機械研磨する方法
である。
【００３３】次に、図１（ｅ）に示したように、ノード
電極８上に、例えば、ＭＯＣＶＤ法により、膜厚５００
〜２０００Åで、強誘電体膜としてＰＺＴ膜９を形成
し、７００℃程度の温度で、１０分間程度アニール処理
を施す。その後、例えば、ＭＯＣＶＤ法により、膜厚５
００〜２０００Å程度のＩｒ膜１０を形成し、ノード電
極８が形成された開口よりも広い幅でキャパシタ絶縁膜
を形成するとともにドライブラインを形成するか、メモ
リセルアレイの外部でプレート電極を形成する。このよ
うな方法によれば、キャパシタの上部電極となるプレー
ト電極上にコンタクトホールを形成し、さらにドライブ
ラインを形成する必要がなくなり、製造工程を簡略化で
きる。
電極８上に、例えば、ＭＯＣＶＤ法により、膜厚５００
〜２０００Åで、強誘電体膜としてＰＺＴ膜９を形成
し、７００℃程度の温度で、１０分間程度アニール処理
を施す。その後、例えば、ＭＯＣＶＤ法により、膜厚５
００〜２０００Å程度のＩｒ膜１０を形成し、ノード電
極８が形成された開口よりも広い幅でキャパシタ絶縁膜
を形成するとともにドライブラインを形成するか、メモ
リセルアレイの外部でプレート電極を形成する。このよ
うな方法によれば、キャパシタの上部電極となるプレー
ト電極上にコンタクトホールを形成し、さらにドライブ
ラインを形成する必要がなくなり、製造工程を簡略化で
きる。
【００３４】実施例２ まず、図２（ａ）に示したように、実施例１と同様にシ
リコン基板１上に層間絶縁膜、コンタクトホール、プラ
グ４及びバリアメタル５を形成する。続いて、図２
（ｂ）に示したように、膜厚１０００〜３０００Å程度
の層間ＳｉＯ2膜６及び膜厚２００〜１０００Å程度の
層間ＴｉＯ2膜７からなる第１絶縁膜を堆積し、プラグ
４上であって、キャパシタの蓄積電極に対応する部分に
開口を形成する。さらに、開口を含む第１絶縁膜上に、
膜厚５００〜２０００Å程度のＰｔ膜１８ａを形成す
る。ここで、Ｐｔ膜１８ａは、比較的蒸気圧の高いＰｔ
の有機金属錯体を原料に用いて、熱分解するＭＯＣＶＤ
法により成膜した。続いて、図２（ｃ）に示したよう
に、ＣＭＰ法により、開口外に存在するＰｔ膜１８ａを
ＣＭＰ法によって研磨し、開口内を埋め込む形状の下部
電極となるノード電極１８を形成する。
リコン基板１上に層間絶縁膜、コンタクトホール、プラ
グ４及びバリアメタル５を形成する。続いて、図２
（ｂ）に示したように、膜厚１０００〜３０００Å程度
の層間ＳｉＯ2膜６及び膜厚２００〜１０００Å程度の
層間ＴｉＯ2膜７からなる第１絶縁膜を堆積し、プラグ
４上であって、キャパシタの蓄積電極に対応する部分に
開口を形成する。さらに、開口を含む第１絶縁膜上に、
膜厚５００〜２０００Å程度のＰｔ膜１８ａを形成す
る。ここで、Ｐｔ膜１８ａは、比較的蒸気圧の高いＰｔ
の有機金属錯体を原料に用いて、熱分解するＭＯＣＶＤ
法により成膜した。続いて、図２（ｃ）に示したよう
に、ＣＭＰ法により、開口外に存在するＰｔ膜１８ａを
ＣＭＰ法によって研磨し、開口内を埋め込む形状の下部
電極となるノード電極１８を形成する。
【００３５】次に、図２（ｄ）に示したように、ノード
電極１８を含むＴｉＯ2膜７上に、ＳｉＯ2膜１６からな
る第２絶縁膜を形成し、ノード電極１８上であって、キ
ャパシタのドライブ線に対応する部分に開口を形成す
る。この開口上に膜厚２００〜１０００Å程度のＴｉＯ
2膜１７を堆積し、エッチバックすることにより、Ｓｉ
Ｏ2膜１６側壁にＴｉＯ2膜１７によるサイドウォールス
ペーサを形成する。
電極１８を含むＴｉＯ2膜７上に、ＳｉＯ2膜１６からな
る第２絶縁膜を形成し、ノード電極１８上であって、キ
ャパシタのドライブ線に対応する部分に開口を形成す
る。この開口上に膜厚２００〜１０００Å程度のＴｉＯ
2膜１７を堆積し、エッチバックすることにより、Ｓｉ
Ｏ2膜１６側壁にＴｉＯ2膜１７によるサイドウォールス
ペーサを形成する。
【００３６】さらに、図２（ｅ）に示したように、開口
を含むＴｉＯ2膜１７上に、例えば、ＭＯＣＶＤ法によ
り、膜厚５００〜２０００Åで、強誘電体膜としてＰＺ
Ｔ膜１９ａを形成し、７００℃程度の温度で、１０分間
程度、アニール処理を施す。その後、例えば、ＭＯＣＶ
Ｄ法により、膜厚５００〜２０００Å程度のＩｒ膜２０
ａを形成する。
を含むＴｉＯ2膜１７上に、例えば、ＭＯＣＶＤ法によ
り、膜厚５００〜２０００Åで、強誘電体膜としてＰＺ
Ｔ膜１９ａを形成し、７００℃程度の温度で、１０分間
程度、アニール処理を施す。その後、例えば、ＭＯＣＶ
Ｄ法により、膜厚５００〜２０００Å程度のＩｒ膜２０
ａを形成する。
【００３７】続いて、図２（ｆ）に示したように、上記
のＣＭＰ法と同様の方法により、開口外に存在するＰＺ
Ｔ膜１９ａ及びＩｒ膜２０ａをＣＭＰ法により研磨し、
開口内を埋め込む形状の強誘電体膜１９及びドライブラ
イン２０を形成する。このような方法によれば、コンタ
クトプラグ４上の第１絶縁膜に開口部を形成するための
マスク、ノード電極１８上の第２絶縁膜に開口部を形成
するためのマスクと２枚のマスクを使用するのみでよ
く、製造工程を簡略化できる。しかも、ドライエッチン
グは行わないため、強誘電体膜へのプラズマダメージを
低減することができる。
のＣＭＰ法と同様の方法により、開口外に存在するＰＺ
Ｔ膜１９ａ及びＩｒ膜２０ａをＣＭＰ法により研磨し、
開口内を埋め込む形状の強誘電体膜１９及びドライブラ
イン２０を形成する。このような方法によれば、コンタ
クトプラグ４上の第１絶縁膜に開口部を形成するための
マスク、ノード電極１８上の第２絶縁膜に開口部を形成
するためのマスクと２枚のマスクを使用するのみでよ
く、製造工程を簡略化できる。しかも、ドライエッチン
グは行わないため、強誘電体膜へのプラズマダメージを
低減することができる。
【００３８】
【発明の効果】本発明によれば、１トランジスタ・１キ
ャパシタ構造のＤＲＡＭ又は強誘電体メモリデバイスに
おけるキャパシタ形成工程において、ＳｉＯ2膜に形成
された溝部に下部電極、あるいは下部電極、キャパシタ
絶縁膜、上部電極のいずれもを形成し、ＣＭＰ法でパタ
ーニングするため、製造プロセスを複雑化させることな
く、かつ強誘電体にエッチングダメージを与えることな
く、高集積化に対応した微細キャパシタを形成すること
が可能となり、高集積、微細化に対応できる半導体装置
を製造することができる。
ャパシタ構造のＤＲＡＭ又は強誘電体メモリデバイスに
おけるキャパシタ形成工程において、ＳｉＯ2膜に形成
された溝部に下部電極、あるいは下部電極、キャパシタ
絶縁膜、上部電極のいずれもを形成し、ＣＭＰ法でパタ
ーニングするため、製造プロセスを複雑化させることな
く、かつ強誘電体にエッチングダメージを与えることな
く、高集積化に対応した微細キャパシタを形成すること
が可能となり、高集積、微細化に対応できる半導体装置
を製造することができる。
【図１】本発明の半導体装置の製造方法の一実施例を示
す要部の概略断面工程図である。
す要部の概略断面工程図である。
【図２】本発明の半導体装置の製造方法の別の実施例を
示す要部の概略断面工程図である。
示す要部の概略断面工程図である。
【図３】従来の平面型キャパシタを有する強誘電体メモ
リセル構造を示す要部の概略断面図である。
リセル構造を示す要部の概略断面図である。
【図４】従来のスタック型キャパシタを有する強誘電体
メモリセル構造を示す要部の概略断面図である。
メモリセル構造を示す要部の概略断面図である。
【図５】従来の強誘電体メモリセルの製造工程を説明す
るための要部の概略断面図である。
るための要部の概略断面図である。
【図６】従来の別の強誘電体メモリセルの製造工程を説
明するための要部の概略断面図である。
明するための要部の概略断面図である。
１ シリコン基板（半導体基板） ２ ＳｉＯ2膜（層間絶縁膜） ３ ＳｉＮ膜（層間絶縁膜） ４ プラグ ５ バリアメタル ６、１６ ＳｉＯ2膜（第１絶縁膜） ７、１７ ＴｉＯ2膜（第１絶縁膜） ８ａ、１８ａ Ｐｔ膜 ８ ノード電極（下部電極） ９、１９ａ ＰＺＴ膜 １０、２０ａ Ｉｒ膜 １６ ＳｉＯ2膜（第２絶縁膜） １７ ＴｉＯ2膜（絶縁膜サイドウォールスペーサ） １９ 強誘電体膜 ２０ ドライブライン（上部電極）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井口 勝次 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5F004 AA11 BA04 DB02 EA12 EA27 EB01 EB02 EB03 EB05 FA01 5F083 AD31 AD54 FR02 JA14 JA15 JA17 JA38 JA40 JA43 JA56 MA06 MA17 PR21 PR22 PR39 PR40
Claims (5)
- 【請求項１】 （ａ）半導体基板上に層間絶縁膜を形成
し、該層間絶縁膜にコンタクトホールを形成し、さらに
該コンタクトホール内にプラグを形成し、 （ｂ）該プラグを含む前記層間絶縁膜上に第１絶縁膜を
形成し、前記プラグ上の第１絶縁膜に溝を形成し、 （ｃ）該溝を含む前記第１絶縁膜上に第１導電膜を形成
し、該第１導電膜を化学的機械的研磨法によってエッチ
バックすることにより前記溝内に下部電極を形成し、 （ｄ）該下部電極を含む第１絶縁膜上に高誘電体膜又は
強誘電体膜及び第２導電膜をこの順で形成し、 （ｅ）前記高誘電体膜又は強誘電体膜及び第２導電膜を
同時にパターニングすることによって、キャパシタ絶縁
膜及び上部電極を形成することからなる半導体記憶装置
の製造方法。 - 【請求項２】 （Ａ）半導体基板上に層間絶縁膜を形成
し、該層間絶縁膜にコンタクトホールを形成し、さらに
該コンタクトホール内にプラグを形成し、 （Ｂ）該プラグを含む前記層間絶縁膜上に第１絶縁膜を
形成し、前記プラグ上の第１絶縁膜に溝を形成し、 （Ｃ）該溝を含む前記第１絶縁膜上に第１導電膜を形成
し、該第１導電膜を化学的機械的研磨法によってエッチ
バックすることにより前記溝内に下部電極を形成し、 （Ｄ）該下部電極を含む第１絶縁膜上に第２絶縁膜を形
成し、前記下部電極上の第２絶縁膜に溝を形成し、 （Ｅ）該溝の側壁に絶縁膜サイドウォールスペーサを形
成し、 （Ｆ）前記溝及び絶縁膜サイドウォールスペーサを含む
前記第２絶縁膜上に高誘電体膜又は強誘電体膜及び第２
導電膜をこの順で形成し、 （Ｇ）前記高誘電体膜又は強誘電体膜及び第２導電膜を
化学的機械的研磨法によって同時にエッチバックするこ
とによりキャパシタ絶縁膜及び上部電極を形成すること
からなる半導体記憶装置の製造方法。 - 【請求項３】 下部電極及び上部電極が、Ｐｔ、Ｒｕ、
Ｉｒ、ＩｒＯ2／Ｒｕ又はＩｒＯ2／Ｉｒにより形成され
てなる請求項１又は２に記載の半導体記憶装置の製造方
法。 - 【請求項４】 高誘電体膜が（Ｂａ，Ｓｒ）ＴｉＯ3、
強誘電体膜がＰｂＴｉxＺｒ1-xＯ3又はＳｒＢｉ2Ｔａ2
Ｏ9である請求項１又は２に記載の半導体記憶装置の製
造方法。 - 【請求項５】 絶縁膜サイドウォールスペーサが、Ｔｉ
Ｏ2又はＴａＯ2からなる請求項２に記載の半導体記憶装
置の製造方法。
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