JP3267389B2 - メモリセルのキャパシタ形成方法 - Google Patents
メモリセルのキャパシタ形成方法Info
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
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- Y02E60/36—Hydrogen production from non-carbon containing sources, e.g. by water electrolysis
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- Electrodes Of Semiconductors (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、メモリセルのキャパ
シタ形成方法に関する。
シタ形成方法に関する。
【０００２】
【従来の技術】近年、ＤＲＡＭ（Dynamic Random Acces
s Memory）の大容量化が進み、メモリ容量を１６Ｍ或は
６４Ｍビットからさらには２５６Ｍビットまで増大させ
るための試みが成されている。ＤＲＡＭを構成するメモ
リセルは情報記憶用のキャパシタと情報読出し及び書込
み用のトランジスタとを有し、メモリ容量の大容量化と
ともにメモリセルの微細化も進められている。しかしな
がらα線によるソフトエラーを回避するため、キャパシ
タの電荷蓄積量を一定量以上としておく必要がある。電
荷蓄積量を大きくする方法としては次に述べる１）〜
３）の方法が提案されている。１）キャパシタの構造を
３次元化することによりキャパシタ面積を増大させる
（代表的な３次元構造としてスタックト構造或はトレン
チ構造が知られている）、２）キャパシタ絶縁膜を薄膜
化する、３）キャパシタ絶縁膜の比誘電率を高める。
s Memory）の大容量化が進み、メモリ容量を１６Ｍ或は
６４Ｍビットからさらには２５６Ｍビットまで増大させ
るための試みが成されている。ＤＲＡＭを構成するメモ
リセルは情報記憶用のキャパシタと情報読出し及び書込
み用のトランジスタとを有し、メモリ容量の大容量化と
ともにメモリセルの微細化も進められている。しかしな
がらα線によるソフトエラーを回避するため、キャパシ
タの電荷蓄積量を一定量以上としておく必要がある。電
荷蓄積量を大きくする方法としては次に述べる１）〜
３）の方法が提案されている。１）キャパシタの構造を
３次元化することによりキャパシタ面積を増大させる
（代表的な３次元構造としてスタックト構造或はトレン
チ構造が知られている）、２）キャパシタ絶縁膜を薄膜
化する、３）キャパシタ絶縁膜の比誘電率を高める。
【０００３】１６Ｍ或は６４Ｍビットのメモリ容量を達
成するため、従来、１）及び２）の組み合わせが用いら
れてきた。しかしこれらの組み合わせで、２５６Ｍビッ
ト以上のメモリ容量を達成することは難しい。１）の方
法においてスタックト構造ではフィンを設けるなどメモ
リセルの微細化とともに構造を複雑化する必要があり、
またトレンチ構造ではメモリセルの微細化ととともにト
レンチのアスペクト比を増大させる必要がある。さらに
２）の方法では薄膜化にも限界があるという問題があ
る。
成するため、従来、１）及び２）の組み合わせが用いら
れてきた。しかしこれらの組み合わせで、２５６Ｍビッ
ト以上のメモリ容量を達成することは難しい。１）の方
法においてスタックト構造ではフィンを設けるなどメモ
リセルの微細化とともに構造を複雑化する必要があり、
またトレンチ構造ではメモリセルの微細化ととともにト
レンチのアスペクト比を増大させる必要がある。さらに
２）の方法では薄膜化にも限界があるという問題があ
る。
【０００４】そこで３）の方法によりこれらの問題を緩
和し或は解消する試みも成されている。キャパシタ絶縁
膜として、比誘電率の高いセラミック強誘電体薄膜例え
ばＰＺＴ（ＰｂＺｒ1-x ＴｉＯ3 ）を用いることができ
れば、単純なスタックト構造で２５６Ｍビット以上のＤ
ＲＡＭを実現できる可能性がある。
和し或は解消する試みも成されている。キャパシタ絶縁
膜として、比誘電率の高いセラミック強誘電体薄膜例え
ばＰＺＴ（ＰｂＺｒ1-x ＴｉＯ3 ）を用いることができ
れば、単純なスタックト構造で２５６Ｍビット以上のＤ
ＲＡＭを実現できる可能性がある。
【０００５】
【発明が解決しようとする課題】しかしながらセラミッ
ク強誘電体薄膜を用いても、キャパシタを構成する電極
及びセラミック強誘電体薄膜の間に低誘電率の酸化物を
生じると、キャパシタの蓄積電荷量が実効的に小さくな
ってしまい、その結果、セラミック強誘電体薄膜を用い
るメリットが失われてしまうこともある。このような低
誘電率酸化物は、キャパシタ形成過程やメモリセル完成
後の後処理過程における加熱で生じ易い。
ク強誘電体薄膜を用いても、キャパシタを構成する電極
及びセラミック強誘電体薄膜の間に低誘電率の酸化物を
生じると、キャパシタの蓄積電荷量が実効的に小さくな
ってしまい、その結果、セラミック強誘電体薄膜を用い
るメリットが失われてしまうこともある。このような低
誘電率酸化物は、キャパシタ形成過程やメモリセル完成
後の後処理過程における加熱で生じ易い。
【０００６】低誘電率酸化物の生成を防止できる電極材
料としては、酸化しにくい金属、酸化しても導電性を有
する酸化物となる金属、或は、導電性酸化物を挙げるこ
とができる。そのなかでも現在有力であると考えられて
いるのは、白金である。しかし白金は耐薬品性が大きい
などエッチングしにくく、従って微細なキャパシタを形
成すべく白金を微細加工することが難しい。
料としては、酸化しにくい金属、酸化しても導電性を有
する酸化物となる金属、或は、導電性酸化物を挙げるこ
とができる。そのなかでも現在有力であると考えられて
いるのは、白金である。しかし白金は耐薬品性が大きい
などエッチングしにくく、従って微細なキャパシタを形
成すべく白金を微細加工することが難しい。
【０００７】この発明の目的は、上述した問題点を解決
するため、低誘電率酸化物の生成を防止できる電極材料
であって耐エッチング性が大きな電極材料、特に白金を
用いても微細なキャパシタを形成することのできるメモ
リセルのキャパシタ形成方法、及びその結果得られるメ
モリセルのキャパシタを提供することにある。
するため、低誘電率酸化物の生成を防止できる電極材料
であって耐エッチング性が大きな電極材料、特に白金を
用いても微細なキャパシタを形成することのできるメモ
リセルのキャパシタ形成方法、及びその結果得られるメ
モリセルのキャパシタを提供することにある。
【０００８】
【課題を解決するための手段】この目的の達成を図るた
めに用いられるメモリセルのキャパシタは、第１の電極
と、第２の電極と、これら電極に挟まれたキャパシタ絶
縁膜とを有する。このこの電極とこの電極の周囲に配置
される絶縁膜とで平坦な面を構成すべく、以下の方法を
用いるものである。
めに用いられるメモリセルのキャパシタは、第１の電極
と、第２の電極と、これら電極に挟まれたキャパシタ絶
縁膜とを有する。このこの電極とこの電極の周囲に配置
される絶縁膜とで平坦な面を構成すべく、以下の方法を
用いるものである。
【０００９】
【００１０】上述の目的の達成を図るため、上述の構造
とすべく、本発明においては、周囲に第１の絶縁膜が配
置された第１の電極と、周囲に第２の絶縁膜が配置され
た第２の電極と、第１の電極と第２の電極とで挟まれた
キャパシタ絶縁膜とを有するメモリセルのキャパシタ形
成方法において、第１の電極は、この電極のための第１
の電極材料を化学的かつ機械的な研磨を施して形成し、
第２の電極は、この電極のための第２の電極材料を化学
的かつ機械的な研磨を施して形成する。
とすべく、本発明においては、周囲に第１の絶縁膜が配
置された第１の電極と、周囲に第２の絶縁膜が配置され
た第２の電極と、第１の電極と第２の電極とで挟まれた
キャパシタ絶縁膜とを有するメモリセルのキャパシタ形
成方法において、第１の電極は、この電極のための第１
の電極材料を化学的かつ機械的な研磨を施して形成し、
第２の電極は、この電極のための第２の電極材料を化学
的かつ機械的な研磨を施して形成する。
【００１１】この発明の実施に当たり、好ましくは、第
１の電極材料及び第２の電極材料は、白金から構成され
るのが良い。
１の電極材料及び第２の電極材料は、白金から構成され
るのが良い。
【００１２】又、上述のこれらの発明の実施に当たり、
好ましくは、キャパシタ絶縁膜は強誘電体膜であるのが
良い。
好ましくは、キャパシタ絶縁膜は強誘電体膜であるのが
良い。
【００１３】
【作用】この発明のメモリセルのキャパシタ構造によれ
ば、第１の電極及び第２の電極は、白金から構成されて
あるので、酸化されにくい。従って、このメモリセルの
キャパシタの寿命は、従来構成のと比べて延びる。
ば、第１の電極及び第２の電極は、白金から構成されて
あるので、酸化されにくい。従って、このメモリセルの
キャパシタの寿命は、従来構成のと比べて延びる。
【００１４】又、キャパシタ絶縁膜を、任意の強誘電体
薄膜とすることができる。例えば、このキャパシタ絶縁
膜をセラミック強誘電体薄膜とすることにより、強誘電
体薄膜の比誘電率を、向上させることができる。
薄膜とすることができる。例えば、このキャパシタ絶縁
膜をセラミック強誘電体薄膜とすることにより、強誘電
体薄膜の比誘電率を、向上させることができる。
【００１５】又、この発明のメモリセルのキャパシタ形
成方法によれば、第１及び第２の電極材料を化学的かつ
機械的な研磨により選択的にそれぞれ除去することによ
って、残されたこれらの第１及び第２電極材料を、それ
ぞれ、第１及び第２の電極とすることができる。従っ
て、これらの第１及び第２の電極の表面を、平坦にする
ことができる。
成方法によれば、第１及び第２の電極材料を化学的かつ
機械的な研磨により選択的にそれぞれ除去することによ
って、残されたこれらの第１及び第２電極材料を、それ
ぞれ、第１及び第２の電極とすることができる。従っ
て、これらの第１及び第２の電極の表面を、平坦にする
ことができる。
【００１６】又、これらの第１及び第２の電極材料を化
学的かつ機械的に研磨するので、第１及び第２の電極材
料をそれぞれ耐エッチング性の高い材料例えば白金から
構成する場合でも、第１及び第２の電極材料を選択的に
容易に除去できる。
学的かつ機械的に研磨するので、第１及び第２の電極材
料をそれぞれ耐エッチング性の高い材料例えば白金から
構成する場合でも、第１及び第２の電極材料を選択的に
容易に除去できる。
【００１７】
【実施例】以下、図面を参照し、発明の実施例につき説
明する。尚、図面は発明が理解できる程度に概略的に示
してあるにすぎず、従って発明を図示例に限定するもの
ではない。
明する。尚、図面は発明が理解できる程度に概略的に示
してあるにすぎず、従って発明を図示例に限定するもの
ではない。
【００１８】図１〜図１４はこの発明の実施例の主要な
形成工程を段階的に示す工程図であって、これら図はＤ
ＲＡＭが備えるスイッチングトランジスタのソース領域
を通りゲート長方向と直交する要部断面を示す。
形成工程を段階的に示す工程図であって、これら図はＤ
ＲＡＭが備えるスイッチングトランジスタのソース領域
を通りゲート長方向と直交する要部断面を示す。
【００１９】まずメモリキャパシタ形成用の下地１０を
形成する。この実施例では、メモリキャパシタ形成用の
下地１０はシールデットビット型のメモリキャパシタを
形成するためのものであって、この下地１０はこのメモ
リキャパシタ形成前に通常行なわれる如く形成された所
定の構成成分を備える（図１）。これら所定の構成成分
として主要なものを挙げれば、基板と、基板に形成した
フィールド酸化膜及びスイッチングトランジスタのソー
ス、ドレイン及びチャネル領域と、チャネル領域上に順
次に形成したゲート絶縁膜、ワード線及び層間絶縁膜
と、層間絶縁膜上に形成したビット線とを挙げることが
できる。図中、これら構成成分のうち基板、フィールド
酸化膜、ソース領域、層間絶縁膜及びビット線をそれぞ
れ、符号１２、１４、１６、１８及び２０を付して示
す。
形成する。この実施例では、メモリキャパシタ形成用の
下地１０はシールデットビット型のメモリキャパシタを
形成するためのものであって、この下地１０はこのメモ
リキャパシタ形成前に通常行なわれる如く形成された所
定の構成成分を備える（図１）。これら所定の構成成分
として主要なものを挙げれば、基板と、基板に形成した
フィールド酸化膜及びスイッチングトランジスタのソー
ス、ドレイン及びチャネル領域と、チャネル領域上に順
次に形成したゲート絶縁膜、ワード線及び層間絶縁膜
と、層間絶縁膜上に形成したビット線とを挙げることが
できる。図中、これら構成成分のうち基板、フィールド
酸化膜、ソース領域、層間絶縁膜及びビット線をそれぞ
れ、符号１２、１４、１６、１８及び２０を付して示
す。
【００２０】次に下地１０上に、表面平坦な平坦化層２
２を形成する。この実施例では、エッチバック法そのほ
かの任意好適な平坦化技術によって、絶縁性を有する平
坦化層２２を形成する（図２）。
２を形成する。この実施例では、エッチバック法そのほ
かの任意好適な平坦化技術によって、絶縁性を有する平
坦化層２２を形成する（図２）。
【００２１】次に平坦化層２２にコンタクト穴２４を形
成し、このコンタクト穴２４を表面平坦な層間接続用導
体２６で埋め込む。この実施例では、フォトリソ及びエ
ッチング技術によって、スイッチングトランジスタのソ
ース領域１６に対応する位置にコンタクト穴２４を形成
する。然る後、スパッタ法によりコンタクト穴２４の壁
面にＴｉを堆積させ、このＴｉをＲＴＮ（Rapid Therma
l Nitridation ）により窒化してＴｉＮ密着層２８を形
成する。次いでＣＶＤ法により密着層２８上に層間接続
用導体２６を堆積させ、層間接続用導体２６でコンタク
ト穴２４を埋め込む（図３）。次いで平坦化層２２が露
出するまで層間接続用導体２６及び密着層２８をエッチ
バックして、表面平坦な層間接続用導体２６を形成し、
これら平坦化層２２及び層間接続用導体２６で基板１２
面にほぼ平行な平坦面２９を形成する（図４）。
成し、このコンタクト穴２４を表面平坦な層間接続用導
体２６で埋め込む。この実施例では、フォトリソ及びエ
ッチング技術によって、スイッチングトランジスタのソ
ース領域１６に対応する位置にコンタクト穴２４を形成
する。然る後、スパッタ法によりコンタクト穴２４の壁
面にＴｉを堆積させ、このＴｉをＲＴＮ（Rapid Therma
l Nitridation ）により窒化してＴｉＮ密着層２８を形
成する。次いでＣＶＤ法により密着層２８上に層間接続
用導体２６を堆積させ、層間接続用導体２６でコンタク
ト穴２４を埋め込む（図３）。次いで平坦化層２２が露
出するまで層間接続用導体２６及び密着層２８をエッチ
バックして、表面平坦な層間接続用導体２６を形成し、
これら平坦化層２２及び層間接続用導体２６で基板１２
面にほぼ平行な平坦面２９を形成する（図４）。
【００２２】次に平坦化層２２上に、コンタクト穴２４
を含む第一電極形成領域３０を露出しかつ第一電極非形
成領域３２を覆う第１の絶縁膜（この例では、第一絶縁
膜３４とする。）を形成する。この実施例では、平坦化
層２２及び層間接続用導体２６が形成する平坦面２９上
に、メモリキャパシタ下部電極と等しいかそれよりも若
干厚い膜厚１２００Å程度のＳｉＯ2 第一絶縁膜３４を
積層する（図５）。好ましくは、第一絶縁膜３４の膜厚
を、メモリキャパシタ下部電極の設計上の厚さにマージ
ン分を加えた厚さとする。然る後、フォトリソ及びエッ
チング技術により第一電極形成領域３０の第一絶縁膜３
４を選択的に除去し、第一電極形成領域３０の平坦化層
２２及び層間接続用導体２６を露出させると共に第一電
極非形成領域３２の平坦化層２２を第一絶縁膜３４で覆
う（図６）。
を含む第一電極形成領域３０を露出しかつ第一電極非形
成領域３２を覆う第１の絶縁膜（この例では、第一絶縁
膜３４とする。）を形成する。この実施例では、平坦化
層２２及び層間接続用導体２６が形成する平坦面２９上
に、メモリキャパシタ下部電極と等しいかそれよりも若
干厚い膜厚１２００Å程度のＳｉＯ2 第一絶縁膜３４を
積層する（図５）。好ましくは、第一絶縁膜３４の膜厚
を、メモリキャパシタ下部電極の設計上の厚さにマージ
ン分を加えた厚さとする。然る後、フォトリソ及びエッ
チング技術により第一電極形成領域３０の第一絶縁膜３
４を選択的に除去し、第一電極形成領域３０の平坦化層
２２及び層間接続用導体２６を露出させると共に第一電
極非形成領域３２の平坦化層２２を第一絶縁膜３４で覆
う（図６）。
【００２３】次に第一絶縁膜３４上に、第１の電極材料
（この例では、第一電極材料３６とする。）を積層す
る。この実施例では、膜厚１２００Å程度のＰｔ第一電
極材料３６を積層する（図７）。
（この例では、第一電極材料３６とする。）を積層す
る。この実施例では、膜厚１２００Å程度のＰｔ第一電
極材料３６を積層する（図７）。
【００２４】次に第一電極非形成領域３２の第一電極材
料３６を化学的かつ機械的な研磨により選択的に除去
し、第一電極形成領域３０にメモリキャパシタの第１の
電極（この例では、下部電極４２とする。）を形成す
る。この実施例では、化学的及び又は物理的に第一電極
材料３６を研磨する研磨材３８と、基板１２面とほぼ平
行な研磨面４０ａを有するパット４０とを用い、研磨材
３８を第一電極材料３６及び研磨面４０ａの間に押圧挟
持しながらパット４０を回転又は摺動させて、第一電極
材料３６を化学的かつ機械的に研磨（Chemical Mechani
cal Polishing ）する（図８）。
料３６を化学的かつ機械的な研磨により選択的に除去
し、第一電極形成領域３０にメモリキャパシタの第１の
電極（この例では、下部電極４２とする。）を形成す
る。この実施例では、化学的及び又は物理的に第一電極
材料３６を研磨する研磨材３８と、基板１２面とほぼ平
行な研磨面４０ａを有するパット４０とを用い、研磨材
３８を第一電極材料３６及び研磨面４０ａの間に押圧挟
持しながらパット４０を回転又は摺動させて、第一電極
材料３６を化学的かつ機械的に研磨（Chemical Mechani
cal Polishing ）する（図８）。
【００２５】平坦面２９上に順次に第一絶縁膜３４及び
第一電極材料３６を形成しているので、第一電極材料３
６は第一電極形成領域３０では凹部を形成し第一電極非
形成領域３２では凸部を形成する。従って第一絶縁膜３
４が露出するまで第一電極材料３６を研磨することによ
り、第一電極形成領域３０の第一電極材料３６を残存さ
せながら第一電極非形成領域３２の第一電極材料３６を
選択的に除去できる。第一電極形成領域３０はメモリキ
ャパシタの下部電極４２を形成すべき領域を含み、従っ
て第一電極形成領域３０に残存する第一電極材料３６に
より、下部電極４２を形成できる。下部電極４２は層間
接続導体２６を介しソース領域１６と電気接続する（図
９）。第一絶縁膜３４が露出するまで研磨することによ
り、第一絶縁膜３４及び下部電極４２で基板１２面に平
行な平坦面４３を形成できる。
第一電極材料３６を形成しているので、第一電極材料３
６は第一電極形成領域３０では凹部を形成し第一電極非
形成領域３２では凸部を形成する。従って第一絶縁膜３
４が露出するまで第一電極材料３６を研磨することによ
り、第一電極形成領域３０の第一電極材料３６を残存さ
せながら第一電極非形成領域３２の第一電極材料３６を
選択的に除去できる。第一電極形成領域３０はメモリキ
ャパシタの下部電極４２を形成すべき領域を含み、従っ
て第一電極形成領域３０に残存する第一電極材料３６に
より、下部電極４２を形成できる。下部電極４２は層間
接続導体２６を介しソース領域１６と電気接続する（図
９）。第一絶縁膜３４が露出するまで研磨することによ
り、第一絶縁膜３４及び下部電極４２で基板１２面に平
行な平坦面４３を形成できる。
【００２６】第一電極形成領域３０は場合によっては下
部電極４２以外の電極例えば多層配線用の電極及び配線
を形成すべき領域を含んでいても良く、この場合にはこ
れら多層配線用の電極及び配線をも第一電極形成領域３
０に形成できる。
部電極４２以外の電極例えば多層配線用の電極及び配線
を形成すべき領域を含んでいても良く、この場合にはこ
れら多層配線用の電極及び配線をも第一電極形成領域３
０に形成できる。
【００２７】次に下部電極４２上に、キャパシタ絶縁膜
形成用の中間絶縁膜４４を形成する。この実施例では、
下部電極４２及び第一絶縁膜３４が形成する平坦面４３
上に、中間絶縁膜４４として強誘電体膜（この例では、
セラミック強誘電体膜とする。）を積層する（図１
０）。
形成用の中間絶縁膜４４を形成する。この実施例では、
下部電極４２及び第一絶縁膜３４が形成する平坦面４３
上に、中間絶縁膜４４として強誘電体膜（この例では、
セラミック強誘電体膜とする。）を積層する（図１
０）。
【００２８】次に中間絶縁膜４４上に、第二電極形成領
域４６を露出しかつ第二電極非形成領域４８を覆う第２
の絶縁膜（この例では、第二絶縁膜５０とする。）を形
成する。この実施例では、メモリキャパシタ上部電極と
等しいかそれよりも若干厚い膜厚１２００Å程度のＳｉ
Ｏ2 第二絶縁膜５０を積層する（図１０）。好ましく
は、第二絶縁膜５０の膜厚を、メモリキャパシタ上部電
極の厚さ（設計上の厚さ）にマージン分を加えた厚さと
する。然る後、フォトリソ及びエッチング技術により第
二電極形成領域４６の第二絶縁膜５０を選択的に除去
し、第二電極形成領域４６の中間絶縁膜４４を露出させ
ると共に第二電極非形成領域４８の中間絶縁膜４４を第
二絶縁膜５０で覆う（図１１）。
域４６を露出しかつ第二電極非形成領域４８を覆う第２
の絶縁膜（この例では、第二絶縁膜５０とする。）を形
成する。この実施例では、メモリキャパシタ上部電極と
等しいかそれよりも若干厚い膜厚１２００Å程度のＳｉ
Ｏ2 第二絶縁膜５０を積層する（図１０）。好ましく
は、第二絶縁膜５０の膜厚を、メモリキャパシタ上部電
極の厚さ（設計上の厚さ）にマージン分を加えた厚さと
する。然る後、フォトリソ及びエッチング技術により第
二電極形成領域４６の第二絶縁膜５０を選択的に除去
し、第二電極形成領域４６の中間絶縁膜４４を露出させ
ると共に第二電極非形成領域４８の中間絶縁膜４４を第
二絶縁膜５０で覆う（図１１）。
【００２９】次に第二絶縁膜５０上に、第２の電極材料
（この例では、第二電極材料５２とする。）を積層す
る。この実施例では、膜厚１２００Å程度のＰｔ第二電
極材料５２を積層する（図１２）。
（この例では、第二電極材料５２とする。）を積層す
る。この実施例では、膜厚１２００Å程度のＰｔ第二電
極材料５２を積層する（図１２）。
【００３０】次に第二電極非形成領域４８の第二電極材
料５２を化学的かつ機械的な研磨により選択的に除去
し、第二電極形成領域４６にメモリキャパシタの上部電
極５４を形成する。この実施例では、メモリキャパシタ
の下部電極４２の形成と同様に、研磨材３８及びパット
４０を用いて、第二電極材料５２を化学的かつ機械的に
研磨（Chemical Mechanical Polishing ）する（図１
３）。
料５２を化学的かつ機械的な研磨により選択的に除去
し、第二電極形成領域４６にメモリキャパシタの上部電
極５４を形成する。この実施例では、メモリキャパシタ
の下部電極４２の形成と同様に、研磨材３８及びパット
４０を用いて、第二電極材料５２を化学的かつ機械的に
研磨（Chemical Mechanical Polishing ）する（図１
３）。
【００３１】平坦面４３上に順次に第二絶縁膜５０及び
第二電極材料５２を形成しているので、第二電極材料５
２は第二電極形成領域４６では凹部を形成し第二電極非
形成領域４８では凸部を形成する。従って第二絶縁膜５
０が露出するまで第二電極材料５２を研磨することによ
り、第二電極形成領域４６の第二電極材料５２を残存さ
せながら第二電極非形成領域４８の第二電極材料５２を
選択的に除去できる。第二電極形成領域４６はメモリキ
ャパシタの第２の電極（この例では、上部電極５４とす
る。）を形成すべき領域を含み、従って第二電極形成領
域４６に残存する第二電極材料５２により、上部電極５
４を形成できる。上部電極５４を下部電極４２に対応す
る位置に形成し、シールデットビット型のメモリキャパ
シタを完成する（図１４）。
第二電極材料５２を形成しているので、第二電極材料５
２は第二電極形成領域４６では凹部を形成し第二電極非
形成領域４８では凸部を形成する。従って第二絶縁膜５
０が露出するまで第二電極材料５２を研磨することによ
り、第二電極形成領域４６の第二電極材料５２を残存さ
せながら第二電極非形成領域４８の第二電極材料５２を
選択的に除去できる。第二電極形成領域４６はメモリキ
ャパシタの第２の電極（この例では、上部電極５４とす
る。）を形成すべき領域を含み、従って第二電極形成領
域４６に残存する第二電極材料５２により、上部電極５
４を形成できる。上部電極５４を下部電極４２に対応す
る位置に形成し、シールデットビット型のメモリキャパ
シタを完成する（図１４）。
【００３２】第二電極形成領域４６は場合によっては上
部電極５４以外の電極例えば多層配線用の電極及び配線
を形成すべき領域を含んでいても良く、この場合にはこ
れら多層配線用の電極及び配線をも第二電極形成領域４
６に形成できる。
部電極５４以外の電極例えば多層配線用の電極及び配線
を形成すべき領域を含んでいても良く、この場合にはこ
れら多層配線用の電極及び配線をも第二電極形成領域４
６に形成できる。
【００３３】この実施例によれば、下部電極４２及び上
部電極５４をＰｔ電極とするので、メモリキャパシタ形
成過程やメモリキャパシタ完成後の後処理において、こ
れら電極４２及び５４とキャパシタ絶縁膜形成用の中間
絶縁膜４４との間に低誘電率酸化物ができるのを防止で
き、従って低誘電率酸化物の生成によって実効的に蓄積
電荷量が低下するのを防止できる。しかもキャパシタ絶
縁膜形成用の中間絶縁膜４４をセラミック強誘電体膜と
するので、α線によるソフトエラーを回避するために必
要な一定量以上の蓄積電荷量を確保しつつ、キャパシタ
面積の微細化を図ることができる。或は、キャパシタ構
造を簡単化しても必要な一定量以上の蓄積電荷量を確保
することができる。また耐エッチング性が高いＰｔで
も、化学的かつ機械的な研磨により、微細に加工するこ
とができ、従って微細なメモリキャパシタを形成でき
る。
部電極５４をＰｔ電極とするので、メモリキャパシタ形
成過程やメモリキャパシタ完成後の後処理において、こ
れら電極４２及び５４とキャパシタ絶縁膜形成用の中間
絶縁膜４４との間に低誘電率酸化物ができるのを防止で
き、従って低誘電率酸化物の生成によって実効的に蓄積
電荷量が低下するのを防止できる。しかもキャパシタ絶
縁膜形成用の中間絶縁膜４４をセラミック強誘電体膜と
するので、α線によるソフトエラーを回避するために必
要な一定量以上の蓄積電荷量を確保しつつ、キャパシタ
面積の微細化を図ることができる。或は、キャパシタ構
造を簡単化しても必要な一定量以上の蓄積電荷量を確保
することができる。また耐エッチング性が高いＰｔで
も、化学的かつ機械的な研磨により、微細に加工するこ
とができ、従って微細なメモリキャパシタを形成でき
る。
【００３４】この発明は上述した実施例にのみ限定され
るものではなく、従って各構成成分の形状、寸法、配設
位置、形成材料、形成方法及びそのほかを任意好適に変
更できる。例えばメモリキャパシタ形成用下地をスタッ
クトキャパシタを形成するための下地としても良い。こ
の場合の下地は、主として、基板と、基板に形成したフ
ィールド酸化膜及びスイッチングトランジスタのソー
ス、ドレイン及びチャネル領域と、チャネル領域上に順
次に形成したゲート絶縁膜及びワード線とを備える。メ
モリキャパシタを形成する場合には、この下地のワード
線上に順次に平坦化層及びメモリキャパシタを形成し、
然る後、メモリキャパシタ上に順次に層間絶縁膜及びビ
ット線を形成すれば良い。
るものではなく、従って各構成成分の形状、寸法、配設
位置、形成材料、形成方法及びそのほかを任意好適に変
更できる。例えばメモリキャパシタ形成用下地をスタッ
クトキャパシタを形成するための下地としても良い。こ
の場合の下地は、主として、基板と、基板に形成したフ
ィールド酸化膜及びスイッチングトランジスタのソー
ス、ドレイン及びチャネル領域と、チャネル領域上に順
次に形成したゲート絶縁膜及びワード線とを備える。メ
モリキャパシタを形成する場合には、この下地のワード
線上に順次に平坦化層及びメモリキャパシタを形成し、
然る後、メモリキャパシタ上に順次に層間絶縁膜及びビ
ット線を形成すれば良い。
【００３５】
【発明の効果】上述した説明からも明らかなように、こ
の発明のメモリセルのキャパシタ形成方法によれば、第
一及び第二電極材料を化学的かつ機械的に研磨してメモ
リキャパシタの下部及び上部電極を形成する。従って、
これら電極とキャパシタ絶縁膜との間に低誘電率酸化物
が生成するのを防止できる材料であって耐エッチング性
が大きな材料例えば白金を、第一及び第二電極材料に用
いる場合であっても、電極材料を微細に加工することが
できるので、メモリキャパシタを微細に形成できる。こ
れにより、この発明のメモリセルのキャパシタ構造が得
られる。
の発明のメモリセルのキャパシタ形成方法によれば、第
一及び第二電極材料を化学的かつ機械的に研磨してメモ
リキャパシタの下部及び上部電極を形成する。従って、
これら電極とキャパシタ絶縁膜との間に低誘電率酸化物
が生成するのを防止できる材料であって耐エッチング性
が大きな材料例えば白金を、第一及び第二電極材料に用
いる場合であっても、電極材料を微細に加工することが
できるので、メモリキャパシタを微細に形成できる。こ
れにより、この発明のメモリセルのキャパシタ構造が得
られる。
【図１】この発明の実施例の説明に供する要部断面図で
あって、主要な形成工程の一段階を示す図である。
あって、主要な形成工程の一段階を示す図である。
【図２】この発明の実施例の説明に供する要部断面図で
あって、主要な形成工程の一段階を示す図である。
あって、主要な形成工程の一段階を示す図である。
【図３】この発明の実施例の説明に供する要部断面図で
あって、主要な形成工程の一段階を示す図である。
あって、主要な形成工程の一段階を示す図である。
【図４】この発明の実施例の説明に供する要部断面図で
あって、主要な形成工程の一段階を示す図である。
あって、主要な形成工程の一段階を示す図である。
【図５】この発明の実施例の説明に供する要部断面図で
あって、主要な形成工程の一段階を示す図である。
あって、主要な形成工程の一段階を示す図である。
【図６】この発明の実施例の説明に供する要部断面図で
あって、主要な形成工程の一段階を示す図である。
あって、主要な形成工程の一段階を示す図である。
【図７】この発明の実施例の説明に供する要部断面図で
あって、主要な形成工程の一段階を示す図である。
あって、主要な形成工程の一段階を示す図である。
【図８】この発明の実施例の説明に供する要部断面図で
あって、主要な形成工程の一段階を示す図である。
あって、主要な形成工程の一段階を示す図である。
【図９】この発明の実施例の説明に供する要部断面図で
あって、主要な形成工程の一段階を示す図である。
あって、主要な形成工程の一段階を示す図である。
【図１０】この発明の実施例の説明に供する要部断面図
であって、主要な形成工程の一段階を示す図である。
であって、主要な形成工程の一段階を示す図である。
【図１１】この発明の実施例の説明に供する要部断面図
であって、主要な形成工程の一段階を示す図である。
であって、主要な形成工程の一段階を示す図である。
【図１２】この発明の実施例の説明に供する要部断面図
であって、主要な形成工程の一段階を示す図である。
であって、主要な形成工程の一段階を示す図である。
【図１３】この発明の実施例の説明に供する要部断面図
であって、主要な形成工程の一段階を示す図である。
であって、主要な形成工程の一段階を示す図である。
【図１４】この発明の実施例の説明に供する要部断面図
であって、主要な形成工程の一段階を示す図である。
であって、主要な形成工程の一段階を示す図である。
１０：メモリキャパシタ形成用の下地 ２２：平坦化層 ２４：コンタクト穴 ２６：層間接続用導体 ３０：第一電極形成領域 ３２：第一電極非形成領域 ３４：第一絶縁膜 ３６：第一電極材料 ４２：メモリキャパシタの下部電極 ４４：キャパシタ絶縁膜形成用の中間絶縁膜 ４６：第二電極形成領域 ４８：第二電極非形成領域 ５０：第二絶縁膜 ５２：第二電極材料 ５４：メモリキャパシタの上部電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 21/28 301 H01L 21/304 622 H01L 27/108
Claims (4)
- 【請求項１】 周囲に第１の絶縁膜が配置された第1の
電極と、周囲に第２の絶縁膜が配置された第２の電極
と、前記第１の電極と前記第２の電極とで挟まれたキャ
パシタ絶縁膜とを有するメモリセルのキャパシタ形成方
法において、 前記第１の電極は、該電極のための第１の電極材料を化
学的かつ機械的な研磨を施して形成し、 前記第２の電極は、該電極のための第２の電極材料を化
学的かつ機械的な研磨を施して形成することを特徴とす
るメモリセルのキャパシタ形成方法。 - 【請求項２】 前記第１の電極材料及び前記第２の電極
材料は、白金から構成されることを特徴とする請求項１
記載のメモリセルのキャパシタ形成方法。 - 【請求項３】 前記キャパシタ絶縁膜は強誘電体膜であ
ることを特徴とする請求項１または請求項２記載のメモ
リセルのキャパシタ形成方法。 - 【請求項４】 前記第１の絶縁膜及び前記第１の電極
は、層間接続用導体が埋め込まれたコンタクト穴を有す
る絶縁層上に設けられ、 前記第１の電極材料は、前記絶縁層の表面に露出した前
記層間接続用導体を覆うように積層されることを特徴と
する請求項１〜３のいずれか１つに記載のメモリセルの
形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15225093A JP3267389B2 (ja) | 1993-06-23 | 1993-06-23 | メモリセルのキャパシタ形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15225093A JP3267389B2 (ja) | 1993-06-23 | 1993-06-23 | メモリセルのキャパシタ形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0722518A JPH0722518A (ja) | 1995-01-24 |
| JP3267389B2 true JP3267389B2 (ja) | 2002-03-18 |
Family
ID=15536381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15225093A Expired - Fee Related JP3267389B2 (ja) | 1993-06-23 | 1993-06-23 | メモリセルのキャパシタ形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3267389B2 (ja) |
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|---|---|---|---|---|
| JP3829878B2 (ja) * | 1996-09-13 | 2006-10-04 | 株式会社ルネサステクノロジ | 半導体ウエハの加工方法 |
| KR100230422B1 (ko) | 1997-04-25 | 1999-11-15 | 윤종용 | 반도체장치의 커패시터 제조방법 |
| JP3655113B2 (ja) * | 1998-12-28 | 2005-06-02 | シャープ株式会社 | 半導体記憶装置の製造方法 |
| US6268260B1 (en) * | 1999-03-31 | 2001-07-31 | Lam Research Corporation | Methods of forming memory cell capacitor plates in memory cell capacitor structures |
| DE10022655C2 (de) * | 2000-04-28 | 2002-03-07 | Infineon Technologies Ag | Verfahren zur Herstellung von Kondensatorstrukturen |
| KR100448235B1 (ko) * | 2001-12-29 | 2004-09-13 | 주식회사 하이닉스반도체 | 강유전체 캐패시터의 제조방법 |
| KR20030057644A (ko) * | 2001-12-29 | 2003-07-07 | 주식회사 하이닉스반도체 | 강유전체 캐패시터의 상부전극 형성방법 |
| JP2008071897A (ja) * | 2006-09-13 | 2008-03-27 | Toshiba Corp | 半導体メモリ及び半導体メモリの製造方法 |
-
1993
- 1993-06-23 JP JP15225093A patent/JP3267389B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0722518A (ja) | 1995-01-24 |
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