KR100360162B1 - 반도체기억장치의 제조방법 - Google Patents

반도체기억장치의 제조방법 Download PDF

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Abstract

제조프로세스를 복잡화하지 않고, 또한 강유전체에 에칭 데미지를 주지않고, 고집적화에 대응하는 미세 커패시터를 형성함에 의해, 고집적 및 미세화에 대응할 수 있는 반도체장치를 제조하는 것을 목적으로 한다.
먼저, (a) 반도체기판(1)상에 층간절연막(2,3), 콘택트홀, 플러그(4)를 형성하고, (b) 플러그(4)를 포함하는 층간절연막(2,3)상에 제 1 절연막(6,7)을 형성하고, 플러그(4)상의 제 1 절연막(6,7)에 홈을 형성하며, (c) 홈을 포함하는 제 1 절연막(6,7)상에 제 1 도전막(8a)을 형성하고, 제 1 도전막(8a)을 화학적 기계 연마법에 의해 에치백함에 의해 홈내에 하부전극(8)을 형성하고, (d) 하부전극(8)을 포함하는 제 1 절연막(7)상에 고유전체막 또는 강유전체막(9) 및 제 2 도전막(10)을 이 순서로 형성하며, (e) 고유전체막 또는 강유전체막(9) 및 제 2 도전막(10)을 동시에 패터닝함으로써, 커패시터 절연막 및 상부전극을 형성하여서 된 반도체 기억장치의 제조방법이 개시된다.

Description

반도체기억장치의 제조방법{METHOD OF FABRICATING SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체장치의 제조방법에 관한 것으로, 더 구체적으로는, 강유전체 메모리 및 DRAM을 고집적화하기 위해 CMP법을 이용한 전극 형성에 의해 미세화 커패시터를 형성하는 반도체장치의 제조방법에 관한 것이다.
종래의 1 트랜지스터·1 커패시터(또는 2 트랜지스터·2 커패시터) 구조를 갖는 강유전체 메모리셀은 도 3에 나타낸 바와 같이, 트랜지스터(Tr)상에 절연막(30)을 통해 평면형 커패시터(Cp)가 형성된 구조를 채용하고 있고, 트랜지스터(Tr)와 커패시터(Cp)가 완전히 분리되어 있다. 따라서, 절연막(30)상에 커패시터(Cp)를 형성한 후, 커패시터(Cp)와 트랜지스터(Tr)를 국소 배선(31)으로 접속하고 있다.
그러나, 도 3에 나타낸 바와 같은 구조에서는, 메모리셀의 점유면적이 커져, 고집적화에 적합하지 않다.
이 문제를 해결하도록, 도 4에 나타낸 바와 같이, MOSFET의 소스영역(32)상에 폴리실리콘 또는 텅스텐으로 된 콘택트플러그(33)를 형성하고, 이 콘택트플러그(33)상에 스택형 커패시터(Cp)를 형성하는 강유전체 메모리셀 또는 DRAM이 제안되어 있다.
도 4에 나타낸 바와 같은 스택형 커패시터(Cp)는, 통상 다음의 방법으로 형성된다. 즉, 트랜지스터, 트랜지스터상에 퇴적된 층간절연막, 층간절연막에 형성된 콘택트홀, 및 콘택트홀내에 형성된 콘택트플러그를 포함하는 반도체기판의 콘택트플러그상에 Ir, IrO2/Ir, Pt, Ru, RuO2/Ru 등으로 된 도전막을 퇴적하고, 드라이 에칭법에 의해 도전막을 패터닝하여 하부전극(노드전극)을 형성한다. 계속해서, 강유전체막(PZT,SBT등) 또는 고유전체막(BST등)을 퇴적하고, 또한 상부전극 재료로서 Ir, IrO2, Pt, Ru, RuO2등의 도전막을 퇴적하고, 드라이에칭법에 의해 도전막 및 강유전체막(또는 고유전체막)을 패터닝하여, 공통 플레이트(또는 드라이브라인)를 형성한다.
그러나, 상부전극 또는 하부전극에 이용되는 Pt, Ir, IrO2등의 도전막은, 통상 드라이 에칭에서 사용하는 할로겐화가스와의 반응성이 낮고, 또한 반응생성물의 휘발성도 낮기 때문에 에칭율이 낮고, 미세가공이 어렵다. 더구나, 서브 미크론 이하의 패턴에서는, 마이크로로딩 효과의 영향도 크고, 반응생성물의 도전막으로의 부착 또는 파티클의 발생등의 문제가 있다.
그 때문에, 이 종류의 메모리를 고집적화하는데, Pt, Ir 등의 불활성금속의 미세 가공 기술의 확립이 필수적으로 되어 있다.
따라서, 강산 또는 강알칼리성의 전해액을 포함하는 슬러리를 이용한 화학적 기계 연마법(CMP법)에 의해 에치백하는 방법이 일본국 공개 특허 공보 제 97-148537호 및 일본국 공개 특허 공보 제 95-22518호등에 제안되어 있다.
예컨대, 일본국 공개 특허 공보 제 97-148537호에 의하면, 도 5에 나타낸 바와 같이, 트랜지스터, 트랜지스터상에 퇴적된 층간절연막(40), 층간절연막(40)에 형성된 콘택트홀, 및 콘택트홀내에 형성된 콘택트플러그(41)를 포함하는 반도체기판의 콘택트 플러그(41)상에 SiO2막(42)을 형성한다. 그 후, 콘택트 플러그(41)상에서, 이 SiO2막(42)에 마스크를 이용하여 구멍을 형성하며, 이 구멍내에하부전극(43), 강유전체(44), 상부전극(45), TEOS막(46)을 차례로 퇴적한다. 계속해서, 이들 막을 동시에 CMP법에 의해 연마함에 의해, SiO2막(42)에 형성된 구멍내에 오목 형상의 고립 커패시터 (Cp)를 형성함과 동시에, 이 고립 커패시터 표면의 오목부에 TEOS막(46)을 매립한다. 상기 고립 커패시터(Cp)의 오목부의 TEOS막(46)에 마스크를 이용한 드라이에칭에 의해 콘택트홀을 오픈시킨 후, 이 콘택트홀을 포함하는 커패시터상에 금속막을 형성하여 이 금속막을 마스크로 이용함에 의해 패터닝하여 공통 플레이트 전극(47)을 형성한다.
그러나, 상기한 공정에서는, 콘택트플러그(41)상의 SiO2막(42)에 구멍을 형성하기 위한 마스크, TEOS막(46)에서 콘택트홀을 오픈시키기 위한 마스크, 공통 플레이트 전극(47)을 형성하도록 패터닝하기 위한 마스크등, 3장의 마스크가 필요하며, SiO2막(42)의 구멍내에 커패시터를 형성할 때의 CMP 공정 및 TEOS막(46)에 콘택트홀을 형성하기 위한 드라이 에칭 공정이 필요하게 된다. 또한, 이렇게 형성된 커패시터상에 콘택트홀을 형성해야 하며, 결국 미세화가 더욱 요구되는 경우에, 콘택트홀의 형성 자체가 곤란하게 되는 문제가 있다.
또한, 일본국 공개 특허 공보 제 95-22518호에 의하면, 도 6에 나타낸 바와 같이, 트랜지스터, 층간절연막(50), 층간절연막(50)에 형성된 콘택트홀, 콘택트홀내에 형성된 콘택트 플러그(51)를 포함하는 반도체기판의 콘택트 플러그(51)상에 SiO2막(52)을 형성한다. 그 후, 콘택트 플러그(51)상에서, 이 SiO2막(52)에 마스크를 이용하여 구멍을 형성하고, 이 구멍에 도전막을 퇴적하여, CMP 공정에 의해 콘택트 플러그(51)와 접속된 고립 축적 전극(53)을 형성한다. 이어서, 축적 전극(53)상에 강유전체막(54) 및 SiO2막(55)을 차례로 퇴적한 후, SiO2막(55)에서, 축적 전극(53)상에 마스크를 이용하여 드라이브라인에 대응하는 홈을 형성하고, 도전막을 퇴적한다. 계속해서, 이 도전막을 CMP 연마함에 의해, 고립된 드라이브라인(56)을 형성한다.
그러나, 이 공정에서는, 메모리 어레이 주변의 회로부상에서 강유전체막을 가공할 때, 강유전체막상에 드라이 에칭에 의한 플라즈마 데미지가 도입되어, 강유전체 특성이 열화되는 문제가 있다.
본 발명에의하면, (a) 반도체기판상에 층간절연막을 형성하고, 상기 층간절연막에 콘택트홀을 형성하고, 또한 상기 콘택트홀내에 플러그를 형성하는 단계, (b) 상기 플러그를 포함하는 상기 층간절연막상에 제 1 절연막을 형성하고, 상기 플러그상의 제 1 절연막에 홈을 형성하는 단계, (c) 상기 홈을 포함하는 상기 제 1 절연막상에 제 1 도전막을 형성하고, 상기 제 1 도전막을 화학적 기계 연마법으로 에치백함에 의해 상기홈내에 하부전극을 형성하는 단계, (d) 상기 하부전극을 포함하는 제 1 절연막상에 고유전체막 또는 강유전체막 및 제 2 도전막을 이 순서로 형성하는 단계, 및 (e) 상기 고유전체막 또는 강유전체막 및 제 2 도전막을 동시에 패터닝함으로써, 커패시터 절연막 및 상부전극을 형성하는 단계를 포함하는 반도체기억장치의 제조방법이 제공된다.
또한, 본 발명에 의하면, (A) 반도체기판상에 층간절연막을 형성하고, 상기층간절연막에 콘택트홀을 형성하고, 또한 상기 콘택트홀내에 플러그를 형성하는 단계, (B) 상기 플러그를 포함하는 상기 층간절연막상에 제 1 절연막을 형성하고, 상기 플러그상의 제 1 절연막에 홈을 형성하는 단계, (C) 상기 홈을 포함하는 상기 제 1 절연막상에 제 1 도전막을 형성하고, 상기 제 1 도전막을 화학적 기계 연마법에 의해 에치백함에 의해 상기홈내에 하부전극을 형성하는 단계, (D) 상기 하부전극을 포함하는 제 1 절연막상에 제 2 절연막을 형성하고, 상기 하부전극상의 제 2 절연막에 홈을 형성하는 단계, (E) 상기 홈의 측벽에 절연막 측벽스페이서를 형성하는 단계, (F) 상기 홈 및 절연막 측벽 스페이서를 포함하는 상기 제 2 절연막상에 고유전체막 또는 강유전체막 및 제 2 도전막을 이 순서로 형성하는 단계, 및 (G) 상기 고유전체막 또는 강유전체막 및 제 2 도전막을 화학적 기계 연마법에 의해 동시에 에치백함에 의해 커패시터 절연막 및 상부전극을 형성하는 단계를 포함하는 반도체기억장치의 제조방법이 제공된다.
도 1a 내지 1e는 본 발명의 반도체장치의 제조 방법의 일실시예를 나타낸 주요부의 개략 단면 공정도,
도 2a 내지 2f는 본 발명의 반도체장치의 제조 방법의 다른 실시예를 나타낸 주요부의 개략 단면 공정도,
도 3은 종래의 평면형 커패시터를 갖는 강유전체 메모리셀 구조를 나타낸 주요부의 개략 단면도,
도 4는 종래의 스택형 커패시터를 갖는 강유전체 메모리셀 구조를 나타낸 주요부의 개략 단면도,
도 5는 종래의 강유전체 메모리셀의 제조 공정을 설명하기 위한 주요부의 개략 단면도, 및
도 6은 종래의 다른 강유전체 메모리셀의 제조 공정을 설명하기 위한 주요부의 개략 단면도이다.
본 발명의 반도체장치의 제조방법에 의하면, 먼저 (a) 반도체기판상에 층간절연막을 형성하고, 상기 층간절연막에 콘택트홀을 형성하며, 또한 상기 콘택트홀내에 플러그를 형성한다.
본 발명에서 사용될 수 있는 반도체기판은, 통상 반도체장치를 형성하기 위해 사용되는 기판이면 특히 한정되지 않고, 실리콘, 게르마늄등의 반도체, GaAs, InGaAs 등의 화합물반도체등으로 이루어지는 기판을 사용할 수 있다. 그중에서도, 실리콘기판이 바람직하다. 이 반도체기판은 로코스법 또는 트렌치소자 분리법에 의한 소자분리막이 형성되어 있더라도 좋고, 트랜지스터, 커패시터 또는 저항등의 소자, 배선, 절연막등이 단독 또는 조합되어 형성될 수 있다.
이 반도체기판상에, 층간절연막을 형성한다. 이 때의 층간절연막은, 절연성을 갖는 막이면, 그 재료는 특히 한정되지 않으며, 예컨대 실리콘산화막, 실리콘질화막, PSG, BPSG등의 단층 또는 다층으로 이루어지는 절연막이 있다. 이들 절연막은, 예컨대 CVD법등의 공지의 방법으로 형성할 수 있다. 층간절연막의 막두께는, 통상 층간절연막으로서 작용하는 막두께이면 되며, 예컨대 700∼3000nm 정도로 될 수 있다.
이 층간절연막에 콘택트홀을 형성한다. 콘택트홀의 형성방법은, 특히 한정되지 않으며, 예컨대 포토리소그라피 및 에칭공정에 의해 형성될 수 있다. 콘택트홀의 크기는, 층간절연막의 하층과 상층의 전기적인 접속을 확보할 수 있는 크기이면 특히 한정되지 않는다.
이 콘택트홀내에 플러그를 형성한다. 플러그는 도전성재료에 의해 그의 표면을 평탄하게 형성하는 것이 바람직하다. 예컨대, 티탄, 탄탈, 텅스텐등의 고융점금속, 폴리실리콘의 단층막 또는 적층막이 있다. 또한, 플러그의 하층 또는 상층에, 다른 도전재료와의 밀착성을 확보하기 위해, TiN, TaSiN 등으로 이루어지는 배리어 금속이 형성될 수 있다. 이들 플러그, 배리어 금속등은, 공지의 방법, 예컨대 스퍼터링법, 진공증착법등과, 에치백, 바람직하게는 CMP법에 의한 에치백을 조합함에 의해 형성할 수 있다.
다음에, (b) 플러그를 포함하는 층간절연막상에 제 1 절연막을 형성하고, 플러그상의 제 1 절연막에 홈을 형성한다.
제 1 절연막은, 통상 플러그를 포함하는 층간절연막상의 전면에 형성하는 것이 바람직하다. 제 1 절연막은, 절연성을 갖는 막이면, 그의 재료는 특히 한정되지 않으며, 예컨대 실리콘산화막, 실리콘질화막, TiO2, TaO2등의 단층 또는 다층으로 이루어지는 절연막이 있다. 또한, 플러그상에 형성되는 후술하는 하부전극과의 밀착성을 높이기 위해, TiO2/SiO2의 적층막이 바람직하다. 이들 절연막은, 예컨대 CVD법등의 공지의 방법으로 형성할 수 있다. 또한, 제 1 절연막의 막두께는, 예컨대 2000∼3000nm 정도로 될 수 있다.
이 제 1 절연막에 홈을 형성한다. 이 홈은, 플러그상에서, 그의 저부가 플러그까지 도달되어 있고, 플러그 전체를 피복하고, 또한 플러그의 외주부상에까지 확대하여 형성하는 것이 바람직하다. 요컨대, 이 홈의 크기에 의해, 후공정에서 형성하는 하부전극의 크기가 거의 결정되게 된다. 홈은, 공지의 방법, 예컨대 포토리소그라피 및 에칭공정에 의해 형성할 수 있다. 또한, 제 1 절연막에 홈을 형성한후, 상기한 다른 제 1 절연막재료에 의해 제 1 절연막의 측벽에 측벽스페이서를 형성할 수 있다.
또한, (c) 홈을 포함하는 제 1 절연막상에 제 1 도전막을 형성하여, 제 1 도전막을 화학적 기계 연마법에 의해 에치백함에 의해 하부전극을 형성한다.
제 1 도전막은, 통상 홈을 포함하는 제 1 절연막상 전면에 형성하는 것이 바람직하다. 제 1 도전막은 통상의 전극재료로 형성된 것이면 특히 한정되지 않지만,그중에서도 Pt, Ru, Ir, IrO2/Ru 또는 IrO2/Ir의 단층막이나 적층막이 바람직하다. 이 제 1 도전막은 선행 공정에서 형성한 홈의 깊이보다 얇은 막두께, 예컨대 500∼2000Å 정도의 막두께로 형성하는 것이 바람직하다. 제 1 도전막은, 공지의 방법, 예컨대 CVD법, MOCVD법, 스퍼터링법, 도금법, 일렉트로플레이트법에 의해 형성할 수 있고, 그중에서도 피복 특성의 관점에서, MOCVD법 및 일렉트로플레이트법이 바람직하다. 구체적으로는, MOCVD법의 경우에는, 비교적 증기압이 높은 Pt, Ir등의 유기금속복합체를 원료로 이용하여 열분해하는 방법이 있고, 일렉트로플레이트법의 경우에는, H2[PtC14〕, H2[Pt(NO2)], H2[Pt(CN)4〕, Ir2(SO4)3, M·Ir(SO4)2·12H2O 등의 전해액을 전기분해하는 방법이 있다. 또한, 일렉트로플레이트법의 경우는, 동일 금속으로 구성되는 시드(seed)층이 필요하기 때문에, 미리 제 1 도전막으로 된 금속막을 시드층으로서, 스퍼터링법, 이온금속 플라즈마법등에 의해 성막한다.
제 1 도전막을 화학적 기계 연마법에 의해 에치백함에 의해 홈내에만 하부전극을 형성한다. 요컨대, 홈이외의 제 1 절연막상에 존재하는 제 1 도전막을 에칭 제거한다. 상기 화학적 기계 연마법은 CeO2, ZrO2, A12O3등의 연마제에, 제 1 도전막을 구성하는 금속을 용해시키는 용액을 혼합한 슬러리를 150∼200sccm 정도의 공급량으로 회전플레이트상의 피에칭부에 도포함에 의해 공급하여, CMP법에 의해 연마하는 방법이다. 제 1 도전막을 구성하는 금속을 용해시키는 용액으로는, 예컨대 Pt의 경우에는 왕수, Ir의 경우에는 수산화나트륨 또는 칼륨/KNO3등의 용액이 있다.또한, 제 1 도전막의 막두께가 홈의 깊이보다 얇은 경우에, 하부전극은 홈내에만 오목부 형상으로 형성될 수 있다. 또한, 제 1 도전막의 막두께가, 홈의 깊이와 거의 동등 또는 홈의 깊이보다 두꺼운 경우에, 하부전극은 홈내에, 표면이 제 1 절연막과 동일 레벨을 유지하며, 평탄한 형상으로 형성할 수 있다.
또한, (d) 하부전극을 포함하는 제 1 절연막상에 고유전체막 또는 강유전체막 및 제 2 도전막을 이 순서로 형성한다. 고유전체막 또는 강유전체막 및 제 2 도전막은 하부전극을 포함하는 제 1 절연막상의 전면에 형성하는 것이 바람직하다. 여기서, 고유전체막 또는 강유전체막은 커패시터 절연막으로 작용하는 것으로서, 예컨대 고유전체막으로는 (Ba,Sr)TiO3를 들 수 있고, 강유전체막으로는 PbTixZr1-xO3(O<x<1) 또는 SrBi2Ta2O9등이 있다. 이들 막의 막두께는, 예컨대 500∼2000Å 정도로 될 수 있다. 이들 막은 공지의 방법, 예컨대 MOCVD법, 스퍼터링법, MOD법, 솔겔법등에 의해 형성할 수 있다. 또한, 이들 막을 성막한 후에는, 예컨대 400∼800℃ 정도의 온도범위, 산소, 산소/질소, 산소/아르곤 분위기중에서 30초∼수시간 정도 어닐링처리를 행하는 것이 바람직하다.
제 2 도전막은 상기한 제 1 도전막과 같은 재료, 같은 막두께, 및 동일한 성막 방법으로 형성할 수 있다. 또한, 제 1 도전막과 제 2 도전막이 반드시 같은 재료, 같은 막두께로 형성될 필요는 없고, 반도체장치의 특성, 그의 하층 또는 상층에 배치되는 소자나 절연막등에 따라, 적절하게 조정할 수 있다.
계속해서, (e) 고유전체막 또는 강유전체막 및 제 2 도전막을 동시에 패터닝함으로써, 커패시터 절연막 및 상부전극을 형성한다.
고유전체막 또는 강유전체막 및 제 2 도전막은 포토리소그라피 및 에칭 공정에 의해, 홈과 동일한 크기 또는 홈보다 크게 패터닝할 수 있다. 이에 따라, 홈내에만 배치되는 하부전극과, 커패시터 절연막 및 상부전극에 의한 커패시터를 형성할 수 있다.
또한, 하부전극은 노드전극으로서, 상부전극은 공통플레이트전극 또는 드라이브라인으로 작용하도록 형성할 수 있다.
또한, 본 발명의 다른 반도체장치의 제조방법에 의하면, 공정(A)∼(C)에서, 상기한 공정(a)∼(c)와 같이 하부전극을 형성한다. 또한, 이때 형성된 하부전극은 홈내에 있고, 표면이 제 1 절연막과 동일 레벨이며, 평탄한 형상으로 형성됨이 바람직하다.
이어서, (D) 하부전극을 포함하는 제 1 절연막상에 제 2 절연막을 형성하여, 하부전극상의 제 2 절연막에 홈을 형성한다.
제 2 절연막은, 제 1 절연막과 같은 재료를 이용하여 동일한 방법으로 형성할 수 있다. 제 2 절연막의 막두께는, 후공정에서 형성하는 상부전극등의 막두께를 결정하는 것이기 때문에, 상부전극등의 막두께에 대응하는 막두께로 형성하는 것이 바람직하다. 예컨대, 2000∼5000Å 정도로 될 수 있다.
하부전극상의 제 2 절연막에 홈을 형성한다. 여기서, 홈은, 공정 (b)에서 제 1 절연막에 홈을 형성하는 방법과 같은 방법으로 형성할 수 있다. 홈의 크기는 특히 한정되지 않지만, 하부전극을 덮고, 또한 그의 외주부까지 확장되는 크기로 형성하는 것이 바람직하다.
또한, (E) 홈의 측벽에 절연막 측벽스페이서를 형성한다. 이 때의 절연막 측벽스페이서는, 상기한 제 1 절연막과 같은 재료, 바람직하게는, TiO2또는 TaO2막을, 막두께 200∼100OÅ 정도로 형성하고, RIE법에 의해 에치백함에 의해 형성할 수 있다. 이 절연막 측벽스페이서에 의해, 실리콘산화막및 후공정에서 형성되는 고유전체막 또는 강유전체막의 상호 접촉에 의한 이들 막의 열화를 방지할 수 있다.
이어서, (F) 홈 및 절연막 측벽 스페이서를 포함하는 제 2 절연막상에 고유전체막 또는 강유전체막 및 제 2 도전막을 이 순서로 형성한다. 고유전체막 또는 강유전체막 및 제 2 도전막은, 통상 제 2 절연막상의 전면에 형성하는 것이 바람직하다. 또한, 이들 막의 형성은, 상기한 공정 (d)에서의 막과 동일한 재료 및 방법에 의해 형성할 수 있다.
계속해서, (G) 고유전체막 또는 강유전체막 및 제 2 도전막을 화학적 기계 연마법에 의해 동시에 에치백함에 의해 커패시터 절연막 및 상부전극을 형성한다. 또한, 이 때의 에치백은, 공정 (c)에서의 에치백과 같은 방법으로 행할 수 있다. 이에 따라, 상부전극이 홈내에, 그의 표면이 제 2 절연막과 동일 레벨이고, 평탄한 형상으로 형성될 수 있다.
이하, 본 발명의 반도체장치의 제조방법에 대해서, 도면을 참조하여 설명한다. 또한, 이들 실시예에 의해 본 발명이 한정되지 않는다.
실시예 1
먼저, 도 1(a)에 나타낸 바와 같이, 트랜지스터가 형성된 실리콘기판(1)상에막두께 1∼1.5μm 정도의 SiO2막(2), 막두께 500Å 정도의 SiN막(3)으로 된 층간절연막을 형성한다. 이 층간절연막에 콘택트홀을 형성하고, 예컨대 막두께 1000∼3000Å 정도의 도프드폴리실리콘막을 퇴적하고, RIE법으로써 에치백하여 도프드폴리실리콘막을 콘택트홀내에 매립함에 의해 플러그(4)를 형성한다. 다음에, 플러그(4)상에 TiN, TaSiN 막등을 퇴적하여, CMP 공정에 의해 에치백함으로써 표면이 평탄한 배리어 금속(5)을 형성한다.
계속해서, 도 1(b)에 나타낸 바와 같이, 막두께 2000∼3000Å 정도의 SiO2막(6) 및 막두께 200∼1000Å 정도의 TiO2막(7)으로 된 제 1 절연막을 퇴적하고, 플러그(4)상에서, 커패시터의 축적 전극에 대응하는 부분에 구멍을 형성한다. 또한, 제 1 절연막을 TiO2/SiO2의2층막으로 한 경우에는, 후 공정에서 강유전체막을 퇴적할 때에, 제 1 절연막과 강유전체막과의 밀착성을 유지할 수 있다.
또한, 도 1(c)에 나타낸 바와 같이, 구멍을 포함하는 제 1 절연막상에, 막두께 500∼2000Å 정도의 Pt막(8a)을 형성한다. 여기서, Pt막(8a)은 비교적 증기압이 높은 Pt의 유기금속복합체를 원료에 이용하여, 열분해법에 의해 성막한다.
계속해서, 도 1(d)에 나타낸 바와 같이, CMP법에 의해 구멍외에 존재하는 Pt막(8a)을 연마하여, 구멍내에만 오목 형상의 하부전극으로 된 노드전극(8)을 형성한다. 상기 CMP법은, CeO2, ZrO2, A12O3등의 연마제에 Pt를 용해시키는 왕수등의 용액을 혼합한 슬러리를 이용하여, 화학적으로 기계 연마하는 방법이다.
다음에, 도 1(e)에 나타낸 바와 같이, 노드전극(8)상에, 예컨대 MOCVD법에의해 막두께 500∼2000Å에서, 강유전체막으로서 PZT막(9)을 형성하여, 700℃ 정도의 온도로 10분간 어닐링처리를 실행한다. 그후, 예컨대 M0CVD법에 의해, 막두께 500∼2000Å 정도의 Ir막(10)을 형성하고, 노드전극(8)이 형성된 구멍보다 넓은 폭으로 커패시터 절연막을 형성함과 동시에 드라이브라인을 형성하고, 메모리 셀 어레이의 외부에 플레이트전극을 형성한다.
이러한 방법에 의하면, 커패시터의 상부전극으로 되는 플레이트전극상에 콘택트홀을 형성하고, 또한 드라이브라인을 형성할 필요가 없게 되어, 제조공정을 간략화할 수 있다.
실시예 2
먼저, 도 2(a)에 나타낸 바와 같이, 실시예 1과 마찬가지로 실리콘기판(1)상에 층간절연막, 콘택트홀, 플러그(4) 및 배리어 금속(5)을 형성한다.
계속해서, 도 2(b)에 나타낸 바와 같이, 막두께 1000∼3000Å 정도의 층간SiO2막(6) 및 막두께 200∼1000Å 정도의 층간TiO2막(7)으로 된 제 1 절연막을 퇴적하고, 플러그(4)상에서, 커패시터의 축적 전극에 대응하는 부분에 구멍을 형성한다. 또한, 구멍을 포함하는 제 1 절연막상에, 막두께 500∼2000Å 정도의 Pt막(18a)을 형성한다. 상기 Pt막(18a)은 비교적 증기압이 높은 Pt의 유기금속복합체를 원료로 이용하여, 열분해하는 MOCVD법에 의해 성막한다.
계속해서, 도 2(c)에 나타낸 바와 같이, CMP법에 의해 구멍외에 존재하는 Pt막(18a)을 연마하여, 구멍을 매립한 형상의 하부전극으로 된 노드전극(18)을 형성한다.
다음에, 도 2(d)에 나타낸 바와 같이, 노드전극(18)을 포함하는 TiO2막(7)상에, SiO2막(16)으로 된 제 2 절연막을 형성하고, 노드전극(18)상에서, 커패시터의 드라이브라인에 대응하는 부분에 구멍을 형성한다. 이 구멍에 막두께 200∼100OÅ 정도의 TiO2막(17)을 퇴적하여, 에치백함에 의해 SiO2막(16) 측벽에 TiO2막(17)에 의한 측벽스페이서를 형성한다.
또한, 도 2(e)에 나타낸 바와 같이, 구멍을 포함하는 TiO2막(17)상에, 예컨대 MOCVD법에 의해 막두께 500∼2000Å으로 된, 강유전체막으로서의 PZT막(19a)을 형성하고, 700℃ 정도의 온도로 10분간 어닐링 처리를 행한다. 그 후, 예컨대 MOCVD법에 의해 막두께 500∼2000Å 정도의 Ir막(2Oa)을 형성한다.
계속해서, 도 2(f)에 나타낸 바와 같이, 상기 CMP법과 같은 방법으로, 구멍외에 존재하는 PZT막(19a) 및 Ir막(20a)을 CMP법에 의해 연마하여, 구멍내를 매립한 형상의 강유전체막(19) 및 드라이브라인(20)을 형성한다.
이 방법에 의하면, 콘택트플러그(4)상의 제 1 절연막에 구멍을 형성하기 위한 마스크, 및 노드전극(18)상의 제 2 절연막에 구멍을 형성하기 위한 마스크등, 2장의 마스크를 사용하는 것 만으로 제조될 수 있어서, 제조 공정을 간략화할 수 있다. 또한, 드라이에칭은 행하지 않기 때문에, 강유전체막으로의 플라즈마데미지를 감소시킬 수 있다.
본 발명에 의하면, 1 트랜지스터·1 커패시터 구조의 DRAM 또는 강유전체 메모리 디바이스의 커패시터 형성 공정에서, SiO2막에 형성된 홈부분에 하부전극, 또는 하부전극, 커패시터절연막, 및 상부전극 모두를 형성하여, CMP법으로 패터닝하기 때문에, 제조 프로세스를 복잡화하지 않고, 또한 강유전체에 에칭 데미지를 주지 않고, 고집적화에 대응하는 미세커패시터를 형성할 수 있어서, 고집적 및 미세화에 대응하는 반도체장치를 제조할 수 있다.

Claims (6)

  1. (a) 반도체기판상에 층간절연막을 형성하고, 상기 층간절연막에 콘택트홀을 형성하고, 또한 상기 콘택트홀내에 플러그를 형성하는 단계,
    (b) 상기 플러그를 포함하는 상기 층간절연막상에 하기 제1도전막에 대한 밀착성이 양호한 제 1 절연막을 형성하고, 상기 플러그상의 제 1 절연막에 홈을 형성하는 단계,
    (c) 상기 홈을 포함하는 상기 제 1 절연막상에 제 1 도전막을 형성하고, 상기 제 1 도전막을 화학적 기계 연마법으로 에치백함에 의해 상기홈내에 하부전극을 형성하는 단계,
    (d) 상기 하부전극을 포함하는 제 1 절연막상에 고유전체막 또는 강유전체막 및 제 2 도전막을 이 순서로 형성하는 단계, 및
    (e) 상기 고유전체막 또는 강유전체막 및 제 2 도전막을 동시에 패터닝함으로써, 커패시터 절연막 및 상부전극을 형성하는 단계를 포함하며,
    여기에서 상기 제1절연막은 TiO2/SiO2인 것을 특징으로 하는 반도체기억장치의 제조방법.
  2. (A) 반도체기판상에 층간절연막을 형성하고, 상기 층간절연막에 콘택트홀을 형성하고, 또한 상기 콘택트홀내에 플러그를 형성하는 단계,
    (B) 상기 플러그를 포함하는 상기 층간절연막상에 제 1 절연막을 형성하고, 상기 플러그상의 제 1 절연막에 홈을 형성하는 단계,
    (C) 상기 홈을 포함하는 상기 제 1 절연막상에 제 1 도전막을 형성하고, 상기 제 1 도전막을 화학적 기계 연마법에 의해 에치백함에 의해 상기홈내에 하부전극을 형성하는 단계,
    (D) 상기 하부전극을 포함하는 제 1 절연막상에 제 2 절연막을 형성하고, 상기 하부전극상의 제 2 절연막에 홈을 형성하는 단계,
    (E) 상기 홈의 측벽에 절연막 측벽스페이서를 형성하는 단계,
    (F) 상기 홈 및 절연막 측벽 스페이서를 포함하는 상기 제 2 절연막상에 고유전체막 또는 강유전체막 및 제 2 도전막을 이 순서로 형성하는 단계, 및
    (G) 상기 고유전체막 또는 강유전체막 및 제 2 도전막을 화학적 기계 연마법에 의해 동시에 에치백함에 의해 커패시터 절연막 및 상부전극을 형성하는 단계를 포함하는 반도체기억장치의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 각 하부전극 및 상부전극이 Pt, Ru, Ir, IrO2/Ru 또는 IrO2/Ir로 제조되는 반도체기억장치의 제조방법.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 고유전체막은 (Ba,Sr)TiO3로 제조되고, 상기 강유전체막은 PbTixZr1-xO3또는 SrBi2Ta2O9로 제조되는 반도체기억장치의 제조방법.
  5. 제 2 항에 있어서, 상기 절연막 측벽 스페이서가 TiO2 또는 TaO2로 제조되는 반도체기억장치의 제조방법.
  6. 삭제
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