JPH10107223A - 誘電体キャパシタ及び誘電体メモリ装置と、これらの製造方法 - Google Patents

誘電体キャパシタ及び誘電体メモリ装置と、これらの製造方法

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JPH10107223A
JPH10107223A JP8281527A JP28152796A JPH10107223A JP H10107223 A JPH10107223 A JP H10107223A JP 8281527 A JP8281527 A JP 8281527A JP 28152796 A JP28152796 A JP 28152796A JP H10107223 A JPH10107223 A JP H10107223A
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electrode
dielectric
film
manufacturing
memory cell
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JP8281527A
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Ken Numata
乾 沼田
Katsuhiro Aoki
克裕 青木
Yukio Fukuda
幸夫 福田
Akitoshi Nishimura
明俊 西村
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Texas Instruments Japan Ltd
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Abstract

(57)【要約】 【課題】 残渣が少なく、電流のリークが少なく、形状
に優れ、高集積化に適し、良絶縁性の誘電体キャパシタ
及び誘電体メモリ装置と、経済的かつ効率的なこれらの
製造方法を提供すること。 【解決手段】 下部電極２９と、この下部電極上に接し
て形成された誘電体膜２０、３４と、この誘電体膜上に
接して形成された上部電極２３と、下部電極２９の周囲
に接して設けられた絶縁膜２１、３３とを有し、この絶
縁膜に予め欠除部１７が加工され、少なくともこの欠除
部内に被着された下部電極２９が化学機械的研磨加工又
はエッチバックによってなめらかな凹状面２９ａ又は凸
状面２９ｂに形成され、この表面上に誘電体膜２０が形
成されている誘電体キャパシタＣＡＰ（１）〜ＣＡＰ
（４）、これらの誘電体キャパシタをメモリセルに有す
る誘電体メモリ装置Ｍ−ＣＥＬ（１）〜Ｍ−ＣＥＬ
（４）、これらのキャパシタ又はメモリセルの製造方
法。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、誘電体キャパシタ
（特に、高誘電体キャパシタ又は強誘電体キャパシタ）
及び誘電体メモリ装置（特に、高誘電体キャパシタ又は
強誘電体キャパシタを用いた半導体メモリ）と、これら
の製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体メモリとして、高誘電体キ
ャパシタ又は強誘電体キャパシタを有する高誘電体メモ
リ装置又は強誘電体メモリ装置の需要が伸びてきてい
る。高誘電体キャパシタはＢＳＴ（（Ｓｒ，Ｂａ）Ｔｉ
Ｏ3 ）の如き高誘電体物質を誘電体膜に用いたものであ
って、ＤＲＡＭ（Dynamic Random Access Memory）のメ
モリセルのセル容量を形成している。
【０００３】また、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ）
の如き強誘電体物質を誘電体膜に用いてセルキャパシタ
を形成することにより、その残留分極特性を用いた不揮
発性記憶素子であるＦＲＡＭ（Ferroelectric Random A
ccess Memory）のメモリセルを構成している。
【０００４】以下に、高誘電体キャパシタを有する高誘
電体メモリセルについて詳細に説明する。
【０００５】図５０に示す従来の高誘電体キャパシタＣ
ａｐにおいては、下部電極３８としてのＰｔ又はＩｒ
が、電極構成成分の拡散防止用のバリアメタル層３９と
してのＴｉＮ／Ｔｉ上に積層されたＰｔ／ＴｉＮ／Ｔｉ
又はＩｒ／ＴｉＮ／Ｔｉ構造が用いられており、この積
層体上にスパッタリング法又は化学的気相成長法（ＣＶ
Ｄ：Chemical Vapor Deposition)によって高誘電体薄膜
４０が形成され、更にこれとほぼ同一パターンに上部電
極３７としてのＰｔ又はＩｒが形成されている。
【０００６】この場合、バリアメタル層３９とＰｔ又は
Ｉｒからなる下部電極３８との側面には、スペーサ（絶
縁を確保するためのサイドウォール）３５が形成されて
いる。
【０００７】また、高誘電体キャパシタを構成する高誘
電体膜４０は、スパッタリング法等で形成されたＢＳＴ
膜、即ち、（Ｂａ，Ｓｒ）ＴｉＯ3 膜からなっている。
また、下部電極３８は、ＳｉＯ2 等の絶縁膜７のコンタ
クトホール１４に埋め込まれたストレージノードとして
のポリシリコン層（プラグ）８を介してシリコン基板側
に接続されている。
【０００８】この高誘電体キャパシタを有するＤＲＡＭ
のメモリセルを説明すると、例えばＰ- 型シリコン基板
１の一主面には、フィールド酸化膜２で区画された素子
領域が形成され、ここに、ＭＯＳトランジスタからなる
トランスファゲートＴＲと高誘電体キャパシタＣａｐと
からなるメモリセルＭ−Ｃｅｌが設けられている。
【０００９】トランスファゲートＴＲにおいては、例え
ばＮ+ 型ドレイン領域３とＮ+ 型ソース領域４が不純物
拡散でそれぞれ形成され、これら両領域間にはゲート酸
化膜５を介してワードライン６（ＷＬ）が設けられ、ド
レイン領域３にはＳｉＯ2 等の絶縁層７、４７のコンタ
クトホール１６を介してビットライン２４（ＢＬ）が接
続されている。
【００１０】ここで、図５０に示したキャパシタＣａｐ
及びメモリセルＭ−Ｃｅｌの作製プロセスを図５１〜図
６４について説明する。ここでは、ＣＵＢ（Cell Under
Bitline）タイプのものである。
【００１１】まず、図５１のように、Ｐ- 型シリコン基
板（ウエハ）１上に選択酸化法によりフィールド酸化膜
２を形成し、熱酸化法によるゲート酸化膜５及び化学的
気相成長法によるポリシリコンワードライン６（ＷＬ）
をそれぞれ形成し、これらをパターニングした後、更に
Ａｓ等のＮ型不純物の熱拡散でＮ+ 型ドレイン領域３及
びソース領域４をそれぞれ形成する。
【００１２】そして、図５２のように、全面に化学的気
相成長法でＳｉＯ2 絶縁層７を堆積した後、フォトレジ
ストマスク（図示せず）を用いて絶縁層７をエッチング
し、図５３のように、ソース領域４上にコンタクトホー
ル１４を所定形状に形成する。
【００１３】次いで、コンタクトホール１４においてソ
ース領域４に接触するようにポリシリコン層８を化学的
気相成長法で被着する。
【００１４】次いで、図５４のように、ストレージノー
ドとしてのポリシリコン層８、更にはＳｉＯ2 層７を化
学機械的研磨加工（ＣＭＰ：Chemical Mechanical Poli
shing/Planarization)又はプラズマエッチングによるエ
ッチバックによって、表面を平坦化する。
【００１５】ここで、上記の平坦化処理を行わないと、
つまり、段差のあるまま上層を積層すると、上層の被覆
性が劣化し、リーク電流や膜剥がれの原因となる。
【００１６】次いで、この平坦化した表面上に、図５５
のように、Ｔｉ接着剤層及びＴｉＮ層からなるバリアメ
タル層用材料３９Ａをスパッタ又は蒸着後、図５６のよ
うに、Ｐｔからなる下部電極材料層３８Ａをスパッタ又
は蒸着する。
【００１７】次いで、図５７のように、フォトレジスト
マスク（図示せず）を用いて、下部電極３８及びバリア
メタル層３９をほぼ同一のパターンにエッチング加工す
る。
【００１８】次いで、図５８のように、スペーサ（絶縁
を確保するためのサイドウォール）を形成するためのＳ
ｉＯ2 ３５Ａを化学的気相成長で成膜した後、異方性プ
ラズマエッチングによるエッチバックにより、図５９の
ように、所定形状のＳｉＯ2スペーサ３５をサイドウォ
ールとして形成する。
【００１９】次いで、図６０のように、ＢＳＴ（Ｔｉ
（Ｂａ，Ｓｒ）Ｏ3 膜）からなる高誘電体材料４０Ａを
スパッタ又は蒸着で成膜し、更に、図６１のように、そ
の上にＰｔ又はＩｒからなる上部電極材料層３７Ａをス
パッタ又は蒸着する。
【００２０】次いで、図６２のように、フォトレジスト
マスク（図示せず）を用いて、エッチングによりパター
ニングして、上部電極３７及び高誘電体膜４０を所定形
状に形成する。
【００２１】次いで、図６３のように、ＳｉＯ2 等の絶
縁層４７を化学的気相成長法で被着した後、図６４のよ
うに、プラズマエッチングによりコンタクトホール１６
を所定形状に形成する。そして、このコンタクトホール
１６を介してドレイン領域３にビットライン２４（Ｂ
Ｌ）を接続し、図５０に示した高誘電体キャパシタＣａ
ｐを組み込んだ高誘電体メモリセルＭ−Ｃｅｌを作製す
る。
【００２２】このようにして、高誘電体キャパシタを有
する高誘電体メモリセルを作製しているが、誘電体とし
てＰＺＴを用いる強誘電体キャパシタを有する強誘電体
メモリセルも上記とほぼ同様の工程によって作製するこ
とができる。
【００２３】上記したメモリセル及びその作製方法にお
いては、通常、高誘電体又は強誘電体キャパシタ用の下
部電極３８及び上部電極３７としては白金（Ｐｔ）等の
貴金属が用いられており、図５７及び図６２のように、
この貴金属をエッチングして各電極を形成しなければな
らないという課題がある。
【００２４】しかしながら一般に、貴金属はエッチング
が容易ではない。
【００２５】高誘電体又は強誘電体キャパシタを有する
メモリセルからなるＤＲＡＭ又はＦＲＡＭは、今後、２
５６メガビット以上のビット数を有するように高集積化
するものと考えられており、また、下部電極３８はメモ
リセル毎に分離する必要があるため、その典型的なサイ
ズは０．５μｍ以下になる。
【００２６】例えば、電極材料として代表的な白金は、
王水によるウエットエッチングが可能であるが、このウ
エットエッチングは下部電極３８のエッチングには適用
しにくい。即ち、ウエットエッチングによるエッチング
は等方的であるため、アンダーエッチングが生じ易く、
上記のような微細な構造の下部電極にウエットエッチン
グを適用すると、そのサイズが設計値から外れ、再現性
が悪くなるからである。これを防止するためには、エッ
チング時のマスク合わせに余裕をもたせることになる
が、これでは却って集積度が低下してしまう。
【００２７】また、近年、白金のドライエッチングが研
究されているが、蒸気圧の高い白金化合物が見つかって
いないので、反応性のエッチングガスを選択するのが容
易でない。
【００２８】現在行われている白金のドライエッチング
は、物理的なスパッタリング法に基づいたエッチングで
あり、逆スパッタの原理を利用したものである。しか
し、このスパッタリング法に基づいたエッチングは、化
学的な方法ではないので、エッチングマスクとしてのフ
ォトレジストと白金との選択比（フォトレジストのエッ
チング速度に対する白金のエッチング速度の比）を高め
ることが非常に困難である。
【００２９】また、このスパッタリングによるエッチン
グにおいては、電極の側面に、白金含有の有機物等のポ
リマーからなる残渣がしばしば生じる。この残渣は化学
的な洗浄では除去が困難であるため、この残渣が電極の
側面等に付着したまま誘電体メモリセルが作製される
と、この残渣によって電流のリーク等の電気的な欠損が
生じ易い。
【００３０】更に、上記した従来の誘電体メモリセル作
製工程では、白金等の貴金属からなる下部電極３８及び
上部電極３７を形成するためにパターニングを２回行う
必要があり（図５７、図６２）、そのためのコストや製
造時間を要することになる。
【００３１】
【発明が解決しようとする課題】本発明の目的は、高集
積化の要求を十二分に満たし、絶縁性が良好であって残
渣がない誘電体キャパシタ及び誘電体メモリ装置と、こ
れらを経済的かつ効率的に製造する方法を提供すること
にある。
【００３２】
【課題を解決するための手段】即ち、本発明は、第１の
電極（例えば、Ｐｔ、Ｉｒ等の貴金属からなる下部電
極：以下、同様）と、この第１の電極上に接して形成さ
れた誘電体膜（例えば、ＢＳＴ等の高誘電体膜やＰＺＴ
等の強誘電体膜：以下、同様）と、この誘電体膜上に接
して形成された第２の電極（例えば、Ｐｔ、Ｉｒ等の貴
金属からなる上部電極：以下、同様）と、前記第１の電
極の周囲に接して設けられた絶縁膜（例えば、酸化シリ
コン膜、酸化チタン膜：以下、同様）とを有し、この絶
縁膜に欠除部（例えば、エッチング加工されたスルーホ
ール：以下、同様）がエッチング等によって所定パター
ンに形成され、少なくともこの欠除部内に被着された前
記第１の電極が、なめらかな表面を呈するように化学機
械的研磨加工（ＣＭＰ）又はエッチバック等によって所
定形状に加工され、この表面上に前記誘電体膜が形成さ
れている誘電体キャパシタ、及びこの誘電体キャパシタ
をメモリセルに有する誘電体メモリ装置（例えば、ＤＲ
ＡＭ、ＦＲＡＭ：以下、同様）に係るものである。
【００３３】また、本発明は、第１の電極と、この第１
の電極上に接して形成された誘電体膜と、この誘電体膜
上に接して形成された第２の電極と、前記第１の電極の
周囲に接して設けられた絶縁膜とを有する誘電体キャパ
シタを製造するに際し、前記絶縁膜をパターニングして
欠除部を形成する工程と、少なくともこの欠除部内に前
記第１の電極用の材料を被着する工程と、しかる後に、
前記第１の電極用の材料を化学機械的研磨加工又はエッ
チバック等によって表面から処理することによって、な
めらかな表面を呈するように、前記第１の電極を所定形
状の前記第１の電極に加工する工程と、この表面上に前
記誘電体膜を形成する工程とを有する、誘電体キャパシ
タの製造方法、及びこの製造方法によって、メモリセル
に前記誘電体キャパシタを作製する、誘電体メモリ装置
の製造方法を提供するものである。
【００３４】本発明によれば、絶縁膜に欠除部が予めパ
ターニングされているので、第１の電極をパターニング
する必要がない。つまり、その欠除部に被着された電極
材料を化学機械的研磨加工又はエッチバック等で処理す
れば、第１の電極をエッチングによりパターニングしな
くても所定形状の第１の電極が得られることとなる。従
って、第１の電極がＰｔ等の貴金属からなっていても、
これを従来の方法のようにウエットエッチング又はドラ
イエッチングする必要はなく、電極サイズを小さくして
高集積度が得られると共に、エッチングの際に生じる残
渣がない。また、第１の電極が絶縁膜に囲まれているこ
ともあって、上部電極及び誘電体膜をセル間で良好に分
離でき、また上部電極−下部電極間も良好に分離できる
ので、電流のリークが少なく、絶縁性の良好な誘電体キ
ャパシタ及びメモリセルを得ることができる。また、第
２の電極はウエットエッチングで余裕を以て所定パター
ンに加工することができる。
【００３５】また、本発明によれば、絶縁膜の欠除部を
予め電極形状に形成しておくことによって、電極材料を
表面から処理するだけで第１の電極を所定形状に形成で
きるので、第１の電極のエッチングによるパターニング
が不要となり、エッチングが困難な電極のパターニング
の工程を１つ減らすことにもなるので、コストを削減
し、製造時間を短縮できる等、経済的かつ高効率に製造
することができる。
【００３６】絶縁膜（例えば、酸化シリコン膜又は酸化
チタン膜）のパターニングは、白金等の貴金属からなる
電極のパターニングに比べてはるかに容易であり、設計
通りの欠除部を再現性良く形成することができる。
【００３７】また、本発明において、予め絶縁膜のパタ
ーニングで形成された欠除部に第１の電極が設けられて
いるので、誘電体キャパシタを製造する工程において誘
電体キャパシタの下地部分を従来例（図５４）のように
平坦化する必要がなく、また第１の電極の側面に絶縁用
のサイドウォールを形成することもない。従って、メモ
リセルの作製工程数を更に減らすことができる。
【００３８】本発明において、第１の電極はなめらかな
表面（特になめらかな凹状又は凸状）を呈していること
が重要である。この表面は、化学機械的研磨加工やエッ
チバック等による表面からの一様な処理で形成されるか
らであり、ドライエッチングによるパターニング形状
（電極の縁部が角ばったエッジとなる）とは全く異なる
ものである。
【００３９】なお、本発明において、欠除部とは、エッ
チング等の微細加工手段によって絶縁膜に設けられた絶
縁膜除去部分であり、その形状は円形状等の任意のもの
であってもよい。また、第１の電極及び第２の電極と
は、シリコン基板（ウエハ）等の半導体基板上において
は、誘電体キャパシタの下部電極及び上部電極をそれぞ
れ意味する。これらの電極の形状は円形状であってもよ
いし、多角形状であってもよい。
【００４０】
【発明の実施の形態】本発明による誘電体キャパシタ及
び誘電体メモリ装置と、これらの製造方法においては、
上記した理由から、第１の電極の少なくとも一部が、予
めパターニングされた絶縁膜の欠除部に埋設されている
ことが望ましい。
【００４１】この場合、酸化ケイ素、酸化チタン等の絶
縁膜に予め形成された欠除部に第１の電極が埋設されて
いる構造であるから、メモリセル間での第１の電極同士
の分離のみならず、各メモリセルでの第２の電極と第１
の電極との分離も十分となる。
【００４２】また、本発明においては、第１の電極はＰ
ｔ等の単層からなり、その表面が化学機械的研磨加工又
はエッチバックによってなめらかな凹状又は凸状に形成
されていることが好ましい。但し、この化学機械的研磨
加工で第１の電極の表面を研磨する量が多いと、第１の
電極はなめらかな凹状を形成し、また研磨する量が少な
いと、第１の電極はなめらかな凸状を形成する。この化
学機械的研磨加工による凹状又は凸状の形成及びその程
度は、研磨剤の種類や化学機械的研磨加工装置の種々の
パラメータによっても適宜変化させることができる。こ
の凹状又は凸状が生じない平坦な表面に加工することも
可能ではある。
【００４３】このように、第１の電極の表面が化学機械
的研磨加工によってなめらかな凹状又は凸状に形成され
ていると、表面性が良好であるために、第１の電極と誘
電体膜との接着性、更には第２の電極の被着性も良好に
なり、キャパシタの性能に有利である。また、完全に平
坦な面に比べて第１の電極の表面積が大きくなるので蓄
積容量をより大きく取れる。特に、詳しくは後述する
が、第１の電極がなめらかな凸状を形成している方が、
第１の電極の表面積が大きくなるので好ましい。
【００４４】なお、上記のような第１の電極のなめらか
な凹状又は凸状の表面は、バリアメタル層や下地の影響
によるものではなく、化学機械的研磨加工やエッチバッ
クという積極的な加工によるものである。
【００４５】本発明に適用可能な上記の化学機械的研磨
加工（ＣＭＰ：Chemical MecanicalPolishing/Planariz
ation）とは、例えば、ＫＯＨ等のアルカリ又は酸とア
ルミナ（Ａｌ2 Ｏ3 ）等の１μｍ以下の微粒子とを研磨
剤として、酸化物や金属の表面を化学的及び機械的に研
磨する加工手段であり、金属のＣＭＰは、ダマスカスの
名産品である象牙細工になぞらえて、Damascene と称さ
れている。この化学機械的研磨加工の装置としては、例
えば東京エレクトロン社製のＡＶＡＮＴＩ４７２等が挙
げられる。
【００４６】本発明において、化学機械的研磨加工によ
って、所定形状に形成されている第１の電極は、エッチ
ングによって形成された第１の電極に比べて、表面の原
子状態、電極の形状（例えば、ウエットエッチングされ
たものは等方性侵食によるアンダーエッチング（形状不
良）、ドライエッチングされたものは電極の側面への残
渣の付着）等が異なり、これらの状態や形状は、例えば
透過型電子顕微鏡（ＴＥＭ：Transmission Electron Mi
croscopy）により判別できる。
【００４７】本発明において、第１の電極が貴金属から
なっていることが望ましい。この電極材料としては、第
１の電極及び第２の電極は主にＰｔが使用されるが、Ｐ
ｔ以外にも、Ｉｒ、Ｐｄ、Ｒｕ、Ｗ、Ｔｉ、Ｃｒ、Ｎｉ
の如き材料が代替可能である。これらの金属は、単独又
は複数種使用してよいし、或いは他の金属と混合しても
よい。
【００４８】また、本発明において、誘電体膜が高誘電
体膜又は強誘電体膜からなることが望ましい。高誘電体
膜又は強誘電体膜の特性は上述した通りである。
【００４９】例えば、使用可能な高誘電体膜又は強誘電
体膜の材質は、上記のＢＳＴ、ＰＺＴ以外にも、ＰＺＴ
にＮｂ、Ｚｒ、Ｆｅ等を添加したＰＺＴ、ＰＬＴ（（Ｐ
ｂ，Ｌａ）X （Ｔｉ，Ｚｒ）1-X Ｏ3 ）、ＰＴＯ（Ｐｂ
ＴｉＯ3 ）、ＢＴＯ（ＢａＴｉＯ3 ）、ＳＴＯ（ＳｒＴ
ｉＯ3 ）等であってよい。
【００５０】また、誘電体膜が高誘電体膜であるとき
は、絶縁膜はシリコン酸化膜とし、誘電体膜が強誘電体
膜であるときは、絶縁膜はチタン酸化膜とすることが望
ましいが、こうした絶縁膜としては、強誘電体がＰＺＴ
の場合は酸化ジルコニウム膜でもよい。このような絶縁
膜は（酸化チタン膜も含めて）、その上に形成する誘電
体膜の構成元素を含有し、誘電体の結晶化の妨げとはな
らず、かつ酸化シリコンと反応しないことが必要であ
る。
【００５１】特に、強誘電体として代表的なＰＺＴは、
絶縁膜としてのシリコン酸化膜上では、この原料溶液が
結晶化しないばかりでなく、膜剥がれを生じ易いので、
絶縁膜として、チタン酸化膜を用いることが望ましい。
【００５２】更に、本発明において、誘電体膜と第２の
電極とが第１の電極の周囲の絶縁膜上で同一のパターン
にエッチングされていることが望ましい。同一のパター
ンにエッチングすることは、別々のパターンにエッチン
グすることに比べてパターニングの回数を減らすことに
なる。
【００５３】本発明において、第１の電極の下部にバリ
アメタル層が設けられていることが望ましい。一般的に
は、このバリアメタルはＴｉ接着剤層及びＴｉＮ層やＴ
ａＮ層からなるものであるが、バリアメタルとして使用
される従来公知のものであればいかなるものでも使用で
きる。
【００５４】本発明は、上述したような誘電体キャパシ
タを有する誘電体メモリ装置及びその製造方法も提供す
るものであるが、誘電体キャパシタ部がビット線より上
方に設けられていることが望ましい。
【００５５】誘電体キャパシタ部がビット線より下方に
設けられているＣＵＢ構造又は上方に設けられている構
造（いわゆる、ＣＯＢ：Cell Over Bitline ）であって
よいが、ＣＯＢ構造の場合には、次に示すような利点が
ある。
【００５６】まず第１に、誘電体膜と第２の電極とが誘
電体メモリ装置の表層側に位置するので、それらとビッ
トラインコンタクトとの絶縁を容易に行え、誘電体膜と
第２の電極とを余裕を以て形成することができ、そのパ
ターニングをウエットエッチングによって行うことがで
きる。従って、誘電体膜のパターニングにドライエッチ
ングを使用しなくてよく、王水等の酸によるウエットエ
ッチングを使用することができる。
【００５７】第２に、誘電体キャパシタを誘電体メモリ
セルの製造の最終工程で作製することができるので、そ
の後の工程において、熱や圧力が加わる工程が少ないた
めに誘電体膜の物性の劣化が少なくて済む。
【００５８】第３に、接地されるプレート電極（第２の
電極）が表層側に位置するので、これより内部の電位が
安定化する。
【００５９】
【実施例】以下、本発明を実施例について説明する。
【００６０】図１〜図１９は、本発明を高誘電体キャパ
シタ及びそのメモリ装置に適用した第１の実施例を示す
ものである。
【００６１】まず、図１及び図２について、本実施例に
よる高誘電体キャパシタと、これを組み込んだＣＯＢ(C
ell Over Bitline）構造の高誘電体メモリ装置を説明す
る。
【００６２】本実施例による高誘電体キャパシタＣＡＰ
（１）は、絶縁層２１の欠除部１７に埋め込まれた下部
電極としての白金（Ｐｔ）層２９と、その上に被着され
たＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3 ）からなる高誘電体
膜２０と、更にこの上に上部電極として高誘電体膜２０
と同一パターンに設けられた白金（Ｐｔ）層２３とによ
って構成されている。
【００６３】ここで、ＳｉＯ2 からなる絶縁膜２１には
予め、エッチングによるパターニングで欠除部としての
スルーホール１７が所定サイズ及び所定形状（本実施例
においてはほぼ円形形状）に形成されており、このスル
ーホール１７に埋め込まれるように被着された下部電極
２９が化学機械的研磨加工（ＣＭＰ）によって所定形状
に形成されていることが重要である。そして、下部電極
２４が単層であって化学機械的研磨加工を多めに行うこ
とにより、その表面はなめらかな（なだらかな）凹状面
２９ａを呈したものとなっている。
【００６４】なお、下部電極２９の下層には、Ｔｉ接着
剤層、ＴｉＮからなるバリアメタル層３２が設けられ、
ＳｉＯ2 絶縁層７及び４７のコンタクトホール１４に埋
め込まれるように被着されたポリシリコン層（プラグ）
８を介してシリコン基板側と接続されている。ポリシリ
コン層８の上面は後述のエッチバックにより幾分凹状を
なし、この形状に追随してバリアメタル層３２の上面も
後述のエッチバックにより幾分凹状をなしている。
【００６５】下部電極２９及び上部電極２３はそれぞ
れ、電子線加熱方式の真空蒸着法によって５０〜３００
ｎｍ（例えば１００ｎｍ）の膜厚に形成されてよい。
【００６６】また、ＢＳＴからなる高誘電体膜２０は、
下部電極２９上に蒸着により２０〜３０ｎｍ（例えば３
０ｎｍ）の厚さに形成されている。この高誘電体膜２０
は、Ｂａ：Ｓｒ：Ｔｉ＝Ｘ：（１−Ｘ）：１（但し、０
≦Ｘ＜０．８、例えば０．５：０．５：１）の組成で形
成されてよい。
【００６７】こうした高誘電体キャパシタＣＡＰ（１）
を有するＤＲＡＭのメモリセルＭ−ＣＥＬ（１）におい
ては、例えばＰ- 型シリコン基板１の一主面には、フィ
ールド酸化膜２で区画された素子領域が形成され、ここ
に、ＭＯＳトランジスタからなるトランスファゲートＴ
ＲとキャパシタＣＡＰ（１）とからなるメモリセルＭ−
ＣＥＬ（１）が設けられている。
【００６８】トランスファゲートＴＲにおいては、例え
ばＮ+ 型ドレイン領域３とＮ+ 型ソース領域４が不純物
拡散でそれぞれ形成され、これら両領域間にはゲート酸
化膜５を介してワードライン６（ＷＬ）が設けられ、ド
レイン領域３にはＳｉＯ2 等の絶縁層７、コンタクトホ
ール１６を介してビットライン２４（ＢＬ）が接続され
ている。このビットライン上はＳｉＯ2 等の絶縁膜４７
で被覆されている。
【００６９】本実施例による高誘電体キャパシタＣＡＰ
（１）は、ビット線２４（ＢＬ）より上方に設けられて
おり、ＣＯＢタイプの上述した特長を有する高誘電体メ
モリ装置である。
【００７０】次に、本実施例の高誘電体キャパシタＣＡ
Ｐ（１）及びメモリセルＭ−ＣＥＬ（１）の作製プロセ
スを図３〜図１９について説明する。
【００７１】まず、図３のように、Ｐ- 型シリコン基板
（ウエハ）１上に選択酸化法によりフィールド酸化膜２
を形成し、熱酸化法によるゲート酸化膜５及び化学的気
相成長法（いわゆるＣＶＤ法）によるポリシリコンワー
ドライン６（ＷＬ）をそれぞれ形成し、更にＡｓ等のＮ
型不純物の熱拡散でＮ+ 型ドレイン領域３とソース領域
４をそれぞれ形成する。
【００７２】次いで、図４のように、全面に化学的気相
成長法でＳｉＯ2 絶縁層７を堆積させ、このＳｉＯ2 絶
縁層７に対し、図５のように、フォトリソグラフィによ
り、パターン化されたフォトレジスト４１をマスクにし
てドレイン領域３上にコンタクトホール１６を形成す
る。
【００７３】次いで、図６のように、ＳｉＯ2 絶縁層７
上に、ビット線用の材料であるポリシリコン２４Ａをコ
ンタクトホール１６に埋め込むように被着する。この
際、ＳｉＯ2 絶縁層７を、特に表面処理しておく必要は
ないが、大きい段差が形成されているような場合には平
坦化処理を施しても構わない。
【００７４】次いで、図７のように、エッチングにより
ビット線２４を所定形状に形成する。この形成されたビ
ット線２４は、ＳｉＯ2 絶縁層７の表面形状に付随した
形状となる。
【００７５】次いで、図８のように、ＳｉＯ2 絶縁層４
７を全面に化学的気相成長法で堆積させる。
【００７６】次いで、図９のように、ＳｉＯ2 絶縁層
７、４７に対し、フォトリソグラフィにより、パターン
化されたフォトレジスト３１をマスクとしてソース領域
４上にコンタクトホール１４を形成する。このフォトリ
ソグラフィによるＳｉＯ2 絶縁層のパターニングは、Ｃ
Ｆ4 、Ｃ2 Ｆ6 等のフッ化炭素をエッチャントとするプ
ラズマエッチングで行う。
【００７７】次いで、図１０のように、コンタクトホー
ル１４においてソース領域４に接触するように、化学的
気相成長法でポリシリコン層８を埋め込むように被着す
る。
【００７８】次いで、図１１のように、ポリシリコン層
８をエッチバックし、コンタクトホール１４にストレー
ジノードとして埋め込んで残す。このエッチバックによ
って、ポリシリコン層８はコンタクトホール１４内に残
されればよく、表面を平坦化することを要しない。
【００７９】次いで、ここからが重要であるが、図１２
のように、化学的気相成長法によりＳｉＯ2 絶縁層２１
を全面に被着する。即ち、従来の方法のようにバリアメ
タル及び第１の電極（下部電極）を形成するのではな
く、下部電極のパターン及び厚みを決める絶縁層２１を
形成する。絶縁層２１の厚みは３０００〜８０００Å、
例えば、５０００Å程度としてよい。
【００８０】次いで、図１３のように、フォトリソグラ
フィにより、フォトレジスト４０をマスクとして絶縁層
２１をエッチングし、欠除部としてのスルーホール１７
を所定パターンに形成する。このフォトリソグラフィに
よる絶縁層２１のパターニングは、ＣＦ4 、Ｃ2 Ｆ6 等
のフッ化炭素をエッチャントとするプラズマエッチング
で行う。そして、このスルーホール１７は０．５μｍ以
下の平面サイズに形成可能である。
【００８１】次いで、図１４のように、真空蒸着法の如
き物理的堆積法によって、全面にＴｉ接着剤層及びＴｉ
Ｎ層からなるバリアメタル層３２Ａ用材料を被着する。
【００８２】次いで、図１５のように、エッチバックに
より、絶縁層２１のスルーホール１７に、このスルーホ
ールの形状にバリアメタル層３２を選択的に形成する。
【００８３】次いで、図１６のように、真空蒸着法の如
き物理的堆積法によって、Ｐｔ層からなる下部電極材料
層２９Ａを全面に形成する。
【００８４】次いで、図１７のように、電極材料層２９
Ａを上述した化学機械的研磨加工（ＣＭＰ）により一様
に表面研磨し、絶縁層２１のスルーホール１７に埋設さ
れた形状となるように下部電極２９を形成する。この
際、化学機械的研磨加工による研磨をやや多めに行い、
下部電極２９の表面形状がなめらかな凹状面２９ａを呈
するように、下部電極２９をスルーホール１７と同一形
状（又はパターン）に形成する。この下部電極２９は、
厚さ１００ｎｍ程度に形成してよい。
【００８５】次いで、図１８のように、ＢＳＴからなる
高誘電体膜用材料２０Ａをスパッタリング法で厚さ例え
ば３００Å程度に被着する。この被着性は下地に凹凸が
あっても良好であり、下部電極２９の凹状面２９ａによ
って一層向上する。
【００８６】次いで、図１９のように、真空蒸着法の如
き物理的堆積法によって、上部電極用のＰｔ層２３Ａを
被着する。
【００８７】次いで、上部電極材料層２３Ａ及び高誘電
体膜用材料２０Ａを共通のマスク（フォトレジスト：図
示せず）によりほぼ同一パターンに重ねてウエットエッ
チングし、上部電極２３とこれと同一パターンの高誘電
体膜２０とを形成し、図１に示した如き高誘電体キャパ
シタＣＡＰ（１）を有するメモリセルＭ−ＣＥＬ（１）
を作製する。
【００８８】以上に説明したように、本実施例によれ
ば、絶縁膜２１に欠除部１７が予めパターニングされて
いるので、その欠除部に被着された電極材料２９Ａを化
学機械的研磨加工で処理すれば、下部電極２９をエッチ
ングによりパターニングしなくても所定形状の下部電極
２９が得られることになる。従って、下部電極がＰｔか
らなっていても、これを従来のようにウエットエッチン
グ又はドライエッチングする必要はないから、電極サイ
ズを小さくして高集積度が得られると共に、エッチング
の際に生じる残渣がない。また、下部電極２９が絶縁膜
２１に囲まれていることもあって、上部電極２３及び高
誘電体膜２０をセル間で良好に分離し、また上部電極２
３−下部電極２９間も良好に分離できるので、電流のリ
ークが少なく、絶縁性の良好な誘電体キャパシタＣＡＰ
（１）及びメモリセルＭ−ＣＥＬ（１）を得ることがで
きる。また、上部電極２３は、ウエットエッチングによ
り余裕を以て所定形状に加工することができる。
【００８９】また、本実施例によれば、絶縁膜２１の欠
除部１７を予め電極形状に形成しておくことによって、
下部電極材料を表面から処理するだけで下部電極２９を
所定形状に形成できるので、エッチングによるパターニ
ングが不要となり、エッチングが困難な電極のパターニ
ングの工程を１つ減らすことにもなるので、コストを削
減し、製造時間を短縮できる等、経済的かつ高効率に製
造することができる。
【００９０】絶縁膜（例えば、酸化シリコン膜又は酸化
チタン膜）のパターニングは、白金等の貴金属からなる
電極のパターニングに比べてはるかに容易であり、設計
通りの（特に０．５μｍ以下と微細な）欠除部１７を再
現性良く形成することができる。
【００９１】また、予め絶縁膜２１がパターニングで形
成された欠除部１７に下部電極２９が設けられているの
で、誘電体キャパシタを製造する工程において誘電体キ
ャパシタの下部部分を従来例（図５４）のように平坦化
する必要がなく、また下部電極２９の側面に絶縁用のサ
イドウォールを形成することもない。従って、メモリセ
ルの作製工程数を更に減らすことができる。
【００９２】図２０〜図２４は、本発明を高誘電体キャ
パシタ及びそのメモリ装置に適用した第２の実施例を示
すものである。
【００９３】本実施例による高誘電体キャパシタＣＡＰ
（２）は、図２０に示すように上述した第１の実施例と
同様に、絶縁層２１の欠除部１７に埋め込まれた下部電
極としての白金（Ｐｔ）層２９と、その上に被着された
ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3 膜）からなる高誘電体
膜２０と、更にこの上に上部電極として高誘電体膜２０
と同一パターンに設けられた白金（Ｐｔ）層２３とによ
って構成されているが、上述した第１の実施例と比べ
て、下部電極２９の表面がなめらかな（なだらかな）凸
状面２９ｂを呈し、その一部２９ｃが絶縁膜２１上に僅
かにはみ出していることが異なっている。
【００９４】即ち、ＳｉＯ2 からなる絶縁膜２１には予
め、エッチングによるパターニングで欠除部としてのス
ルーホール１７が所定サイズ及び所定形状に形成されて
おり、このスルーホール１７に被着された下部電極２９
が単層であって化学機械的研磨加工（ＣＭＰ）によって
所定形状に形成されていると共に、その化学機械的研磨
加工を少なめに行うことにより、その表面はなめらかな
凸状面２９ｂを呈したものとなっている。
【００９５】本実施例による高誘電体キャパシタＣＡＰ
（２）の下部電極２９は、なめらかな凸状面２９ｂを有
し、その一部２９ｃが絶縁膜２１上にはみ出ているの
で、上述した第１の実施例の下部電極２９と比べて電極
面積が大きく、従って、キャパシタとしての電荷の蓄積
容量が大きくなる。下部電極２９の表面形状以外は、上
述した第１の実施例と同じ構成であるので、上述した効
果を同様に得ることができる。
【００９６】また、本実施例による高誘電体キャパシタ
ＣＡＰ（２）もビット線２４（ＢＬ）の上方に設けられ
ており、ＣＯＢタイプの高誘電体メモリ装置としての上
述した利点を有している。
【００９７】次に、本実施例による高誘電体キャパシタ
ＣＡＰ（２）及びメモリセルＭ−ＣＥＬ（２）の作製プ
ロセスの主要段階を図２１〜図２４について説明する。
但し、図２１に至るまでの工程は、上述した第１の実施
例の図３〜図１６の工程と同じであるので、その図示及
び説明は省略する。
【００９８】図２１のように、下部電極用材料であるＰ
ｔ層２９Ａを真空蒸着法等によって全面に形成した後、
図２２のように、下部電極材料層２９Ａを化学機械的研
磨加工（ＣＭＰ）により、絶縁層２１に予め形成したス
ルーホール１７に埋設された形状となるように下部電極
２９を所定パターンに形成する。この際、化学機械的研
磨加工による研磨をやや少なめにして、下部電極２９の
形状がなめらかな凸状面２９ｂを呈し、その一部２９ｃ
が絶縁層２１上にはみ出るように形成する。この下部電
極２９は、厚さ１００ｎｍ程度に形成してよい。
【００９９】次いで、図２３のように、ＢＳＴからなる
高誘電体膜用材料２０Ａをスパッタリングによって被着
し、更にこの上に、図２４のように、上部電極用のＰｔ
層２３Ａを真空蒸着法等によって被着する。
【０１００】次いで、上部電極材料層２３Ａ及び高誘電
体膜用材料層２０Ａをほぼ同一パターンに重ねてエッチ
ングし、上部電極２３とこれと同一パターンの高誘電体
膜２０とを形成し、図２０に示した如きメモリセルＭ−
ＣＥＬ（２）を作製する。
【０１０１】図２５〜図３３は、本発明を強誘電体キャ
パシタに適用した第３の実施例を示すものである。
【０１０２】上述した各実施例では、ＢＳＴを用いた高
誘電体キャパシタを組み込んだ高誘電体メモリ装置につ
いて説明したが、本実施例では、強誘電体キャパシタを
組み込んだ強誘電体メモリ装置を対象とするものであ
る。
【０１０３】本実施例による強誘電体キャパシタＣＡＰ
（３）は、図２５に示すように、下部電極としての白金
（Ｐｔ）層２９と、その上にゾル−ゲル法によって形成
されたＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ）からなる強誘
電体膜３４と、更にこの上に上部電極として強誘電体膜
３４と同一パターンに設けられた白金（Ｐｔ）層２３と
によって構成されている。
【０１０４】本実施例では、下部電極については、下部
電極２９を化学機械的研磨加工（ＣＭＰ）によって処理
して絶縁層３３のスルーホール１７に埋め込み、その表
面が凹状面２９ａを呈している点で、上述した第１の実
施例と同じであり、上述した効果を得ることができる
が、絶縁層３３として特に酸化チタン（ＴｉＯ2 ）を用
いていることが異なっている。絶縁層３３がＳｉＯ2 で
あると、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 膜）の強誘電
体膜とＳｉＯ2 絶縁層との接触部で、ＰＺＴ中のＰｂが
ＳｉＯ2 により酸化（ＰｂＯ2 化）するため、ＰＺＴは
十分に結晶化せず、上記の接触部で膜剥がれが生じる。
このため、絶縁層３３として、ＴｉＯ2 膜を用いると、
ＰＺＴとの反応が生じないために、上記の如き現象を十
二分に防止することができる。
【０１０５】また、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ
3 膜）からなる強誘電体膜３４は、ゾル−ゲル法の他、
スパッタリング法又はＣＶＤ法によって形成することが
できる。
【０１０６】ゾル−ゲル法によれば、ＰＺＴの強誘電体
用ゾル−ゲル原料は、１００〜３００℃（例えば、１７
０℃）で、例えば３分間加熱、乾燥されることにより乾
燥ゲル膜となり、さらに加熱処理（４８０℃程度）し
て、非晶質化される。更に、この非晶質化されたＰＺＴ
薄膜は含酸素雰囲気中又は大気中で６００℃以上で１０
分間、アニール（焼結）され、ペロブスカイト構造のＰ
ＺＴ強誘電体薄膜になる。
【０１０７】ゾル−ゲル法の原料（ＰＺＴ前駆体）は、
Ｐｂ（ＣＨ3 ＣＯＯ)2・３Ｈ2 Ｏ、Ｔｉ｛（ＣＨ3)2 Ｃ
ＨＯ｝4 、Ｚｒ｛ＣＨ3(ＣＨ2)2 ＣＨ2 Ｏ｝4 及びＮＨ
（ＣＨ2 ＣＨ2 ＯＨ)2のＣＨ3 ＯＣ2 Ｈ4 ＯＨ溶液であ
ってよく、これを塗布、乾燥する。この原料溶液（又は
非晶質薄膜）の組成は、Ｐｂ過剰であって原子数比でＰ
ｂ：Ｚｒ：Ｔｉ＝１．１：０．５：０．５であってよ
い。
【０１０８】次に、本実施例の高誘電体キャパシタＣＡ
Ｐ（３）及びメモリセルＭ−ＣＥＬ（３）の作製プロセ
スを図２６〜図３３について説明する。但し、図２６に
至るまでの工程は、上述した第１の実施例の図３〜図１
１の工程と同一であるので、その図示及び説明は省略す
る。
【０１０９】上述した第１の実施例の図１２では、絶縁
膜２１としてシリコン酸化膜が被着されているが、本実
施例においては、図２６に示すように、絶縁膜３３とし
てチタン酸化膜を化学的気相成長法によって被着する。
【０１１０】次いで、図２７のように、フォトリソグラ
フィにより、フォトレジスト４０をマスクとして絶縁層
３３をエッチングして、スルーホール１７を形成する。
【０１１１】次いで、図２８のように、全面にＴｉ接着
剤層及びＴｉＮ層からなるバリアメタル層３２Ａ用材料
を真空蒸着法等によって被着後、図２９のように、エッ
チバックにより、絶縁層３３の欠除部１７にバリアメタ
ル層３２を残す。
【０１１２】次いで、図３０のように、Ｐｔ層からなる
下部電極材料層２９Ａを真空蒸着法等によって全面に形
成する。
【０１１３】次いで、図３１のように、下部電極材料層
２９Ａを化学機械的研磨加工（ＣＭＰ）により、絶縁層
３３の欠除部１７に埋設された形状となるように下部電
極２９を所定パターンに形成する。この際、化学機械的
研磨加工による研磨をやや多めにして、第１の電極の形
状がなめらかな凹状面２９ａとなるように形成する。こ
の下部電極２９は、厚さ１００ｎｍ程度に形成してい
る。
【０１１４】次いで、図３２のように、ＰＺＴからなる
強誘電体膜用材料３４Ａをゾル−ゲル法によって被着
し、更にこの上に、図３３のように、上部電極用のＰｔ
層２３Ａを真空蒸着法等によって被着する。
【０１１５】次いで、上部電極材料層２３Ａ及び強誘電
体膜用材料３４Ａをほぼ同一パターンに重ねてウエット
エッチングし、上部電極２３とこれと同一パターンのＰ
ＺＴ強誘電体膜用材料３４とを形成し、図２５に示した
如き強誘電体キャパシタＣＡＰ（３）を有するメモリセ
ルＭ−ＣＥＬ（３）を作製する。
【０１１６】この実施例においては、ＰＺＴ強誘電体膜
３４はシリコン酸化膜と接することなく形成されている
ので、ＰＺＴ強誘電体膜は十分に結晶化されている。
【０１１７】図３４〜図４９は、本発明をＣＵＢ構造の
高誘電体キャパシタ及びそのメモリ装置に適用した第４
の実施例を示すものである。
【０１１８】次に、第４の実施例を説明する。
【０１１９】まず、図３４及び図３５について、本実施
例による高誘電体キャパシタＣＡＰ（４）と、これを組
み込んだ高誘電体メモリセルＭ−ＣＥＬ（４）を説明す
る。
【０１２０】本実施例によるメモリセルＭ−ＣＥＬ
（４）は、高誘電体キャパシタＣＡＰ（４）がビット線
２４（ＢＬ）より下方に設けられている、いわゆるＣＵ
Ｂタイプであること以外は、上述した第１の実施例と基
本的には同様の構成からなっている。
【０１２１】本実施例の高誘電体キャパシタＣＡＰ
（４）及びメモリセルＭ−ＣＥＬ（４）の作製プロセス
を図３６〜図４９について説明する。
【０１２２】まず、図３６に示すように、上述した第１
の実施例の図３の工程後に、全面に化学的気相成長法で
ＳｉＯ2 絶縁層７を堆積させる。
【０１２３】次いで、図３７に示すように、ＳｉＯ2 絶
縁層７に対し、ソース領域４上にフォトリソグラフィで
コンタクトホール１４を形成する。
【０１２４】次いで、図３８のように、コンタクトホー
ル１４においてソース領域４に接触するようにポリシリ
コン層８を化学的気相成長法によって埋め込むように被
着する。
【０１２５】次いで、図３９のように、ポリシリコン層
８をエッチバックし、コンタクトホール１４にストレー
ジノードとして埋め込んで残す。
【０１２６】次いで、ここからが重要であるが、図４０
のように、ＳｉＯ2 絶縁層２１を化学的気相成長法によ
って全面に被着し、次いで、図４１のように、フォトリ
ソグラフィにより、フォトレジスト３１をマスクにして
絶縁層２１をエッチングして欠除部１７を形成する。
【０１２７】次いで、図４２のように、真空蒸着法等に
よって全面にＴｉ接着剤層及びＴｉＮ層からなるバリア
メタル層３２Ａ用材料を被着後、図４３のように、エッ
チバックにより、絶縁層２１の欠除部１７にバリアメタ
ル層３２を形成する。
【０１２８】次いで、図４４のように、真空蒸着法等に
よってＰｔ層からなる下部電極材料層２９Ａを全面に形
成する。
【０１２９】次いで、図４５のように、下部電極材料層
２９Ａを化学機械的研磨加工（ＣＭＰ）により、絶縁層
２１の欠除部１７に埋設された形状となるように下部電
極２９を形成する。この際、化学機械的研磨加工による
研磨をやや多めにして、下部電極２９の形状がなめらか
な凹状面２９ａとなるように形成する。この下部電極２
９は、厚さ１００ｎｍ程度に形成してよい。
【０１３０】次いで、図４６のように、スパッタリング
法等によってＢＳＴからなる高誘電体膜用材料２０Ａを
被着し、更にこの上に、図４７のように、真空蒸着法等
によって上部電極用のＰｔ層２３Ａを被着する。
【０１３１】次いで、図４８のように、上部電極材料層
２３Ａ及びＢＳＴ高誘電体膜用材料２０Ａをほぼ同一パ
ターンに重ねてエッチングし、上部電極２３とこれと同
一パターンのＢＳＴ高誘電体膜２０とを形成する。
【０１３２】こうして高誘電体キャパシタＣＡＰ（４）
を作製した後、図４９のように、層間絶縁膜１５を化学
的気相成長法（ＣＶＤ）で形成し、これにコンタクトホ
ール１６を形成し、更に図３４に示したように、ビット
ライン２４（ＢＬ）を形成し、メモリセルＭ−ＣＥＬ
（４）を作製する。
【０１３３】本実施例では、下部電極については、下部
電極２９を化学機械的研磨加工（ＣＭＰ）によって処理
して絶縁層２１のスルーホール１７に埋め込み、その表
面が凹状面２９ａを呈している点で、上述した実施例と
同じであり、上述した効果を得ることができる。
【０１３４】以上、本発明の実施例を説明したが、上述
の実施例は本発明の技術的思想に基づいて更に変形が可
能である。
【０１３５】例えば、上述した実施例は、シリコン酸化
膜又はチタン酸化膜等の絶縁膜を予めパターニングして
設けた欠除部を含めて下部電極材料を被着し、これを化
学機械的研磨加工したが、これに代えて下部電極材料を
プラズマエッチングでエッチバックしても、図１や図２
０に示した如きなめらかな凹状又は凸状の下部電極を所
定パターンに形成することができる。
【０１３６】また、電極や誘電体膜の材質や形状、サイ
ズ等は種々変更してよい。例えば、電極としてはＰｔ以
外にもＩｒ等の貴金属が使用可能であり、バリアメタル
としてＴａＮやＴａＳｉＮ、ＴｉＡｌＮの使用も可能で
ある。また、構造についても、高誘電体キャパシタ部が
ビット線より下方に設けられている（ＣＵＢタイプ）高
誘電体キャパシタにおいて、下部電極がなめらかな凸状
を形成していてもよいし、強誘電体キャパシタ部がビッ
ト線より下方に設けられている（ＣＵＢタイプ）強誘電
体キャパシタにおいて、下部電極がなめらかな凹状又は
凸状を形成していてもよい等、高誘電体又は強誘電体キ
ャパシタにおいて、ＣＯＢタイプ又はＣＵＢタイプ、下
部電極の形状（なめらかな凹状又は凸状）等、様々な組
み合わせが考えられる。上部電極については、誘電体膜
と必ずしも同一パターンにエッチングしなくてよく、別
々にエッチングしてよい。
【０１３７】また、ＣＵＢタイプの誘電体メモリ装置に
おいては、ビット線は誘電体キャパシタの上部に絶縁体
を介して重なるように配されていてもよいし、重ならな
いように配されていてもよい。
【０１３８】更に、本発明は、上述したＤＲＡＭ、ＦＲ
ＡＭ以外のデバイスにも勿論適用可能である。
【０１３９】
【発明の作用効果】本発明によれば、絶縁膜に欠除部が
予めパターニングされているので、第１の電極をパター
ニングする必要がない。つまり、その欠除部に被着され
た電極材料を化学機械的研磨加工又はエッチバック等で
処理すれば、第１の電極をエッチングによりパターニン
グしなくても所定形状の第１の電極が得られることにな
る。従って、第１の電極がＰｔ等の貴金属からなってい
ても、これを従来のようにウエットエッチング又はドラ
イエッチングする必要はなく、電極サイズを小さくして
高集積度が得られると共に、エッチングの際に生じる残
渣がない。また、第１の電極が絶縁膜に囲まれているこ
ともあって、上部電極及び誘電体膜をセル間で良好に分
離でき、また上部電極−下部電極間も良好に分離できる
ので、電流のリークが少なく、絶縁性の良好な誘電体キ
ャパシタ及びメモリセルを得ることができる。また、第
２の電極は、ウエットエッチングにより余裕を以て所定
形状に加工することができる。
【０１４０】また、本発明によれば、絶縁膜の欠除部を
予め電極形状に形成しておくことによって、電極材料を
表面から処理するだけで第１の電極を所定形状に形成で
きるので、第１の電極のエッチングによるパターニング
が不要となり、エッチングが困難な電極のパターニング
の工程を１つ減らすことにもなるので、コストを削減
し、製造時間を短縮できる等、経済的かつ高効率に製造
することができる。
【０１４１】絶縁膜（例えば、酸化シリコン膜又は酸化
チタン膜）のパターニングは、白金等の貴金属からなる
電極のパターニングに比べてはるかに容易であり、設計
通りの欠除部を再現性良く形成することができる。
【０１４２】また、本発明において、予め絶縁膜がパタ
ーニングで形成された欠除部に第１の電極が設けられて
いるので、誘電体キャパシタを製造する工程において、
誘電体キャパシタの下地部分を従来例（図５４）のよう
に平坦化する必要がなく、また第１の電極の側面に絶縁
用のサイドウォールを形成することもない。従って、メ
モリセルの作製工程数を更に減らすことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例による高誘電体キャパシ
タを組み込んだ高誘電体メモリセルの断面図（図２のＩ
−Ｉ線断面図）である。
【図２】同、メモリセルの平面図である。
【図３】同、メモリセルの製造方法の一工程段階を示す
断面図である。
【図４】同、メモリセルの製造方法の他の一工程段階を
示す断面図である。
【図５】同、メモリセルの製造方法の他の一工程段階を
示す断面図である。
【図６】同、メモリセルの製造方法の他の一工程段階を
示す断面図である。
【図７】同、メモリセルの製造方法の他の一工程段階を
示す断面図である。
【図８】同、メモリセルの製造方法の他の一工程段階を
示す断面図である。
【図９】同、メモリセルの製造方法の他の一工程段階を
示す断面図である。
【図１０】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図１１】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図１２】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図１３】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図１４】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図１５】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図１６】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図１７】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図１８】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図１９】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図２０】本発明の第２の実施例による高誘電体キャパ
シタを組み込んだ高誘電体メモリセルの断面図である。
【図２１】同、メモリセルの製造方法の一工程段階を示
す断面図である。
【図２２】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図２３】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図２４】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図２５】本発明の第３の実施例による強誘電体キャパ
シタを組み込んだ強誘電体メモリセルの断面図である。
【図２６】同、メモリセルの製造方法の一工程段階を示
す断面図である。
【図２７】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図２８】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図２９】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図３０】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図３１】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図３２】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図３３】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図３４】本発明の第４の実施例による高誘電体キャパ
シタを組み込んだ高誘電体メモリセルの断面図（図３５
の XXXIV−XXXIV 線断面図）である。
【図３５】同、メモリセルの平面図である。
【図３６】同、メモリセルの製造方法の一工程段階を示
す断面図である。
【図３７】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図３８】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図３９】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図４０】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図４１】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図４２】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図４３】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図４４】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図４５】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図４６】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図４７】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図４８】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図４９】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図５０】従来例による高誘電体キャパシタを組み込ん
だ高誘電体メモリセルの断面図である。
【図５１】同、メモリセルの製造方法の一工程段階を示
す断面図である。
【図５２】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図５３】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図５４】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図５５】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図５６】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図５７】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図５８】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図５９】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図６０】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図６１】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図６２】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図６３】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【図６４】同、メモリセルの製造方法の他の一工程段階
を示す断面図である。
【符号の説明】
１・・・シリコン基板 ３・・・Ｎ+ 型ドレイン領域 ４・・・Ｎ+ 型ソース領域 ６（ＷＬ）・・・ワード線 ７、２１、４７・・・シリコン酸化膜 ８・・・ポリシリコン層 ２９、３８・・・下部電極 ２０、４０・・・高誘電体膜 ３４・・・強誘電体膜 ３３・・・酸化チタン膜（チタン酸化膜） ３１・・・フォトレジスト ２３、３７・・・上部電極 ２４（ＢＬ）・・・ビット線 ２９ａ・・・凹状面 ２９ｂ・・・凸状面 ＣＡＰ（１）、ＣＡＰ（２）、ＣＡＰ（３）、ＣＡＰ
（４）、Ｃａｐ・・・誘電体キャパシタ Ｍ−ＣＥＬ（１）、Ｍ−ＣＥＬ（２）、Ｍ−ＣＥＬ
（３）、Ｍ−ＣＥＬ（４）、Ｍ−ｃｅｌ・・・メモリセ
ル ＴＲ・・・トランスファゲート
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/10 ４５１ Ｈ０１Ｌ 29/78 ３７１ 21/8247 29/788 29/792 (72)発明者 福田 幸夫 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 西村 明俊 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 第１の電極と、この第１の電極上に接し
    て形成された誘電体膜と、この誘電体膜上に接して形成
    された第２の電極と、前記第１の電極の周囲に接して設
    けられた絶縁膜とを有し、この絶縁膜に欠除部が所定パ
    ターンに形成され、少なくともこの欠除部内に被着され
    た前記第１の電極が、なめらかな表面を呈するように所
    定形状に加工され、この表面上に前記誘電体膜が形成さ
    れている誘電体キャパシタ。
  2. 【請求項２】 第１の電極の表面が化学機械的研磨加工
    又はエッチバックによってなめらかな凹状又は凸状に加
    工されている、請求項１に記載した誘電体キャパシタ。
  3. 【請求項３】 第１の電極の少なくとも一部が、予めパ
    ターニングされた絶縁膜の欠除部に埋設されている、請
    求項１に記載した誘電体キャパシタ。
  4. 【請求項４】 第１の電極が貴金属からなっている、請
    求項１〜３のいずれか１項に記載した誘電体キャパシ
    タ。
  5. 【請求項５】 誘電体膜が高誘電体又は強誘電体からな
    る、請求項１に記載した誘電体キャパシタ。
  6. 【請求項６】 誘電体膜が高誘電体膜であり、絶縁膜が
    シリコン酸化膜からなる、請求項５に記載した誘電体キ
    ャパシタ。
  7. 【請求項７】 誘電体膜が強誘電体膜であり、絶縁膜が
    チタン酸化膜からなる、請求項５に記載した誘電体キャ
    パシタ。
  8. 【請求項８】 誘電体膜と第２の電極とが第１の電極の
    周囲の絶縁膜上で同一のパターンにエッチングされてい
    る、請求項１に記載した誘電体キャパシタ。
  9. 【請求項９】 第１の電極の下部にバリアメタル層が設
    けられている、請求項１に記載した誘電体キャパシタ。
  10. 【請求項１０】 請求項１〜９のいずれか１項に記載し
    た誘電体キャパシタをメモリセルに有する誘電体メモリ
    装置。
  11. 【請求項１１】 誘電体キャパシタ部がビット線より上
    方又は下方に設けられている、請求項１０に記載した誘
    電体メモリ装置。
  12. 【請求項１２】 第１の電極と、この第１の電極上に接
    して形成された誘電体膜と、この誘電体膜上に接して形
    成された第２の電極と、前記第１の電極の周囲に接して
    設けられた絶縁膜とを有する誘電体キャパシタを製造す
    るに際し、前記絶縁膜をパターニングして欠除部を形成
    する工程と、少なくともこの欠除部内に前記第１の電極
    用の材料を被着する工程と、しかる後に、前記第１の電
    極用の材料を表面から処理することによって、なめらか
    な表面を呈する所定形状の前記第１の電極に加工する工
    程と、この表面上に前記誘電体膜を形成する工程とを有
    する、誘電体キャパシタの製造方法。
  13. 【請求項１３】 第１の電極の表面を化学機械的研磨加
    工又はエッチバックによってなめらかな凹状又は凸状に
    形成する、請求項１２に記載した製造方法。
  14. 【請求項１４】 第１の電極の少なくとも一部を、予め
    パターニングされた絶縁膜の欠除部に埋設する、請求項
    １２に記載した製造方法。
  15. 【請求項１５】 第１の電極を貴金属で形成する、請求
    項１２〜１４のいずれか１項に記載した製造方法。
  16. 【請求項１６】 誘電体膜を高誘電体又は強誘電体で形
    成する、請求項１２に記載した製造方法。
  17. 【請求項１７】 誘電体膜を高誘電体膜で形成し、絶縁
    膜をシリコン酸化膜で形成する、請求項１６に記載した
    製造方法。
  18. 【請求項１８】 誘電体膜を強誘電体膜で形成し、絶縁
    膜をチタン酸化膜で形成する、請求項１６に記載した製
    造方法。
  19. 【請求項１９】 誘電体膜と第２の電極とを第１の電極
    の周囲の絶縁膜上で同一のパターンにエッチングする、
    請求項１２に記載した製造方法。
  20. 【請求項２０】 第１の電極の下部にバリアメタル層を
    設ける、請求項１２に記載した製造方法。
  21. 【請求項２１】 請求項１２〜２０のいずれか１項に記
    載した製造方法によって、メモリセルに誘電体キャパシ
    タを作製する、誘電体メモリ装置の製造方法。
  22. 【請求項２２】 誘電体キャパシタ部をビット線より上
    方又は下方に設ける、請求項２１に記載した製造方法。
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