KR19980032584A - 유전체 커패시터, 유전체 메모리 디바이스, 및 그 제조 방법 - Google Patents

유전체 커패시터, 유전체 메모리 디바이스, 및 그 제조 방법 Download PDF

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KR19980032584A
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후꾸다유끼오
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윌리엄비.켐플러
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Abstract

본 발명의 목적은 잔량의 최소화, 누설 전류 최소화, 우수한 형태를 갖추고 있으며, 집적도 향상에 적합하고 절연특성이 우수한 유전체 메모리 디바이스 및 유전체 커패시터와 이들을 경제적이고 효과적으로 제조하는 방법에 있다. 유전체 커패시터CAP(1)-CAP(4)는 하부 전극(29), 이 하부 전극과 접촉식으로 형성된 유전체 막(20, 34), 이 유전체 막과 접촉식으로 형성된 상부 전극(23), 상기 하부 전극(29)의 주변부와 접촉식으로 제공되는 절연체 막(21, 33)을 갖고 있는데, 제거부(17)은 상기 절연막내에 미리 형성되며, 상기 제거부내에 적어도 결합된 하부 전극(29)은 에치백 혹은 화학적-기계적 연마 공정에 따른 완만한 오목면(29a) 혹은 볼록면(29b)으로 형성되며, 유전체 막(20)은 상기 면에 형성되며, 유전체 메모리 디바이스 M-CEL(1)-M-CEL(4)는 이들 유전체 커패시터를 갖고 있으며, 이들 커패시터 혹은 메모리 셀의 제조 방법에 관한 것이다.

Description

유전체 커패시터, 유전체 메모리 디바이스, 및 그 제조 방법
본 발명은 유전체 커패시터(특히, 고 유전체 커패시터, 혹은 강 유전체 커패시터), 유전체 메모리 디바이스(특히, 고 유전체 커패시터 혹은 강 유전체 커패시터를 사용하는 반도체 메모리), 및 그 제조 방법에 관한 것이다.
최근들어, 반도체 메모리로서 고 유전체 커패시터 혹은 강 유전체 커패시터를 가진 고 유전체 메모리 디바이스 혹은 강 유전체 메모리 디바이스에 대한 요구가 증가되고 있다. 고 유전체 커패시터는 유전체 막으로서 BST((Sr, Ba) TiO3)와 같은 고 유전체 물질을 사용하고 있으며, DRAM(동적 등속 호출 메모리)에서의 메모리 셀의 셀 용량을 형성한다.
또한, 유전체 막으로서 PZT(Pb(ZR, Ti)O3)와 같은 강 유전체 물질을 사용하는 셀 커패시터를 형성하므로써, FRAM(강 유전체 등속 호출 메모리)의 메모리 셀이 구성되는데 이는 그의 잔류 자기 특성을 이용한 불 휘발성 메모리 소자이다.
이하, 고 유전체 커패시터를 가진 고 유전체 메모리 셀에 대하여 상세히 설명한다.
도 50에 도시한 종래의 고 유전체 커패시터(Cap)에서는 Pt 혹은 Ir이 하부 전극(38)으로서 전극 조성부의 확산 방지 장벽 금속 층(39)으로서 TiN/Ti상에 적층되어 있는 Pt/TiN/Ti 혹은 Ir/TiN/Ti구조가 사용되고 있다. 이러한 적층된 바디상에는 고 유전체 박막(40)이 스퍼터링 혹은 화학적 기상 증착(CVD)에 의해서 형성되며, Pt 혹은 Ir이 다소간 동일 패턴으로 상부 전극(37)으로서 형성되어 있다.
이 경우에, 스페이서(절연을 확실히 하기 위한 측벽)(35)이 장벽 금속 층(39) 및 Pt 혹은 Ir로 구성된 하부 전극(38)의 측벽상에 형성된다.
또한, 고 유전체 커패시터를 이루는 고 유전체 막(40)은 BST막, 즉 스퍼터링등에 의해서 형성된 (Ba, Sr)TiO3막으로 이루어 진다. 또한, 하부 전극(38)은 SiO2등의 절연막(7)의 접촉홀(14)내에 매립된 저장 노드로서의 다결정 실리콘 층(플러그)(8)을 통해서 실리콘 기판측에 접속된다.
이러한 고 유전체 커패시터를 가진 DRAM의 메모리 셀을 설명하면, 필드 산화물 막(2)으로 구획된 소자 영역은 예를 들면 P-형 실리콘 기판의 하나의 주면상에 형성된다. 여기서, 고 유전체 커패시터(Cap)로 구성된 메모리셀(M-Cel) 및 MOS 트랜지스터로 구성된 전송 게이트(TR)이 제공된다.
예를 들면, 전송 게이트(TR)에서는 N+형 드레인 영역(3) 및 N-형 소스 영역(4)이 불순물 확산에 의해서 형성되고, 워드 라인(6)(WL)이 게이트 산화물 막(5)을 통해서 2개의 영역사이에 제공되고, 비트 라인(24)(BL)이 SiO2등의 절연막(7, 47)의 접촉홀을 통해서 드레인 영역(3)에 접속된다.
여기서, 도 50에 도시된 커패시터(Cap) 및 메모리 셀(M-Cel)에 대한 제조 공정에 대하여 도 51-64를 참조하여 설명한다. 여기에서, 이것은 CUB(Cell Under Bit Line)형태이다.
첫째, 필드 산화물 막(2)은 P-형 실리콘 기판(웨이퍼)(1)상에 선택적인 산화에 의해서 형성되고, 게이트 산화물 막(5)은 열적 산화에 의해서 형성되며, 다결정 실리콘 워드 라인(6)(WL)이 화학적 기상 증착에 의해서 형성되고, 이들을 패터닝한 후에 N+형 드레인 영역(3) 및 소스 영역(4)이 도 51에 도시한 바와 같이 AS 등의 N+형 불순물의 열적 확산에 의해서 형성된다.
이어서, 화학적 기상 증착에 의해서 전면에 SiO2절연층(7)을 증착한 후에
절연층(7)이 도 52에 도시된 바와 같이 포토레지스트 마스크(도시 생략)를 사용하여 에칭되고, 접촉홀(14)이 도 53에 도시된 바와 같이 소스 영역(4)상에 규정된 모양으로 형성된다.
이어서, 다결정 실리콘 층(8)이 화학적 기상 증착에 의해서 소스 영역(4)과 접촉하도록 접촉홀(4)에 고착된다.
이어서, 저장 노드로서의 다결정 실리콘 층(8) 및 SiO2층(7)이 플라즈마 에칭 혹은 화학적-기계적 연마 공정(CMP/평탄화)에 따라 에치백되어 도 54에 도시한 바와 같이 표면이 평탄하게 된다.
여기서, 상기 평탄화 공정이 실시되지 않는 경우에, 즉 상부층이 정도의 차이는 있겠지만은 적층되는 경우에 상부층의 커버링 특성이 저하되어 누설 전류가 발생되고 막 분리가 발생된다.
이어서, 도 55에 도시된 바와 같이 상기 평탄화된 면상에 TiN 층 및 Ti 접착 층으로 이루어진 장벽 금속 층 재료(39A)를 스퍼터링 혹은 기상 증착한 후에, Pt로 이루어진 하부 전극 재료 층(38A)이 도 56에 도시된 바와 같이 스퍼터 혹은 기상 증착된다.
이어서, 하부 전극(38) 및 장벽 금속 층(39)이 도 57에 도시된 바와 같이 포토레지스트 마스크(도시 생략)를 사용한 대략 동일한 패턴으로 에칭된다.
이어서, 도 58에 도시된 바와 같이 화학적 기상 증착에 따른 스페이서(절연을 확실히 하기 위한 측벽)를 형성하기 위한 SiO2의막(35A)을 형성한 후에 이방성 플라즈마 에칭에한 에치 백을 실시하므로써 규정된 모양의 SiO2스페이서(35)가 도 59에 도시된 바와 같이 측벽으로서 형성된다.
이어서, BST(Ti(Ba, Sr)O3) 막으로 된 고 유전체 재료(40A)의 막이 도 60에 도시된 바와 같이 스퍼터링 혹은 기상 증착에 의해서 형성된다. 이어서, 그위에 도 60에 도시된 바와 같이 Pt 혹은 Ir로 이루어진 상부 전극 재료 층(37A)이 스퍼터 혹은 기상 증착된다.
이어서, 도 62에 도시된 바와 같이 포토레지스트 마스크(도시 생략)를 사용한 에칭에 따른 패터닝에 의해서 상부 전극(37) 및 고 유전체 막(40)이 규정된 모양으로 형성된다.
이어서, SiO2등의 절연층(47)을 고착한 후에 도 63에 도시된 바와 같이 화학적 기상 증착에 의해서 접촉홀(16)이 도 64에 도시된 바와 같이 플라즈마 에칭에 따라 규정된 모양으로 형성된다. 이어서, 비트라인(24)(BL)이 접촉홀(16)을 통해서 드레인 영역에 접속되고 도 50에 도시된 고 유전체 커패시터(Cap)로 집적된 고 유전체 메모리 셀(M-Cel)이 제조된다.
고 유전체 커패시터를 가진 고 유전체 메모리 셀은 상술한 방법으로 제조된다. 그러나, 또한 이것은 상술한 것과 대략 동일한 공정에 따라 유전체 물질로서 PZT를 사용한 강 유전체 커패시터를 가진 강 유전체 메모리 셀을 제조하는 것이 가능하다.
상기 메모리 셀 및 그 제조 방법에 있어서, 백금(Pt)등의 희귀 금속은 고 유전체 혹은 강 유전체 커패시터의 하부 전극(38) 및 상부 전극(37)으로서 사용된다. 그러나, 도 57 및 도 62에 도시된 바와 같이 상기 희귀 금속을 에칭하여 각 전극을 형성할 필요성이 있다는 점이 문제가 된다.
일반적으로 희귀 금속을 에칭하는 것은 쉬운일이 아니다.
고 유전체 혹은 강 유전체 커패시터를 가진 메모리 셀로 이루어진 DRAM 혹은 FRAM은 256 메가비트이상의 비트 카운트를 갖고 있어서 장차 집적도가 향상될 수 있다는 점에서 고려되고 있다. 또한, 하부 전극(38)은 각 메모리 셀마다 분리되어야 하므로 그의 통상적인 크기는 0.5㎛ 정도가 된다.
예를 들면, 전극 재료로서 대표적인 백금에 있어서는 아쿠아 레지아(aqua regia)에 의한 습식 에칭은 가능하지만, 하부 전극(38)의 에칭에 이러한 습식 에칭을 적용하는 것은 곤란하다. 즉, 습식 에칭에 따른 에칭은 등방성이므로 에칭 부족(Under etching)이 발생되는 경향이 있다. 습식 에칭이 미세 구조의 상기 하부 전극에서 사용되는 경우, 그 크기는 디자인 값에서 벗어나며 재생성이 나쁘게 된다. 이를 방지하기 위하여, 에칭시에 마스크 균일성을 위한 마진이 제공되지만, 이것은 집적도를 감소시킨다.
또한, 백금의 건식 에칭은 근년에 연구되어 왔지만, 높은 증기압의 백금 화합물은 발견되지 않았으며, 따라서 반응성 에칭 가스를 선택하기 어렵다.
현재 실시되고 있는 백금의 건식 에칭은 물리적 스퍼터링 방법에 기초한 에칭이며 역 스퍼터링의 원리를 이용한다. 그러나, 스퍼터링에 기초한 에칭은 화학적 방법이 아니므로, 백금과 에칭 마스크인 포토레지스트 간의 선택비(포토레지스트의 에칭 속도에 대한 백금의 에칭 속도의 비)를 향상시키기 어렵다.
또한, 이러한 스퍼터링에 의한 에칭에 있어서, 백금 등을 포함하는 유기물과 같은 폴리머로 구성된 잔류물이 종종 전극의 측면에 생성된다. 이러한 잔류물은 화학적 세정에 의해 제거하기 어렵기 때문에, 이러한 잔류물이 전극 등의 측면에 부착된 상태로 유전체 메모리 셀이 제조되는 경우에는 이러한 잔류물에 의해 전류 누설 등과 같은 전기적 결함이 발생하는 경향이 있다.
또한, 상기 종래의 유전체 메모리 셀 제조 공정에 있어서는 백금 등의 희귀 금속으로 구성된 하부 전극(38)과 상부 전극(37)을 형성하기 위하여 패터닝을 2회 실시해야 한다. 따라서, 추가적인 비용 및 제조 시간이 필요하게 된다.
본 발명의 목적은 향상된 집적도, 우수한 절연 특성 및 잔류물의 감소를 실현할 수 있는 유전체 커패시터와 유전체 메모리 장치 및 이들을 경제적으로, 그리고 효율적으로 제조할 수 있는 방법을 제공하는 데 있다.
즉, 본 발명은 유전 캐패시터 및 메모리 셀내에 이 유전 캐패시터를 갖는 유전 메모리 장치(예를 들어, DRAM, FRAM: 이와 같이 지칭함)에 관한 것으로, 이는 제1 전극(예를 들어, Pt, Ir 등과 같은 희금속으로 이루어진 하부 전극: 이후 이와 같이 지칭함), 상기 제1 전극과 접촉함으로써 형성된 유전막(예를 들어, BST 등과 같은 고유전체막, 또는 PZT 등과 같은 강유전성막: 이후 이와 같이 지칭함), 상기 유전막과 접촉함으로써 형성된 제2 전극(예를 들어, Pt, Ir 등과 같은 희금속으로 이루어진 상부 전극: 이후 이와 같이 지칭함), 및 상기 제1 전극의 주변과 접촉함으로써 제공된 절연막(예를 들어, 실리콘 산화막, 티타늄 산화막: 이후 이와 같이 지칭함)을 갖는다. 이 절연막에서, 제거부(예를 들어, 에칭된 관통 홀: 이후 이와 같이 지칭함)가 에칭 등에 의해 규정된 패턴으로 형성된다. 제거부내에 접착된 제1 전극은 적어도 화학-기계 연마 공정(CMP) 또는 에칭 백 등에 의해 규정된 형태로 처리되고, 상기 유전막은 이 표면상에 형성된다.
또한, 본 발명은 절연막을 패터닝함으로써 제거부를 형성하는 단계, 상기 제거부내에 적어도 제1 전극을 위한 물질을 접착시키는 단계, 화학-기계 연마 공정 또는 에칭 백 등에 의해 상기 제1 전극의 표면을 위한 물질을 처리함으로써 완만한 표면을 갖도록 상기 제1 전극을 규정된 형태의 제1 전극으로 생성하는 단계, 및 제1 전극과, 상기 제1 전극과 접촉함으로써 형성된 유전막, 상기 유전막과 접촉함으로써 형성된 제2 전극, 및 상기 전극의 주변과 접촉함으로써 제공된 절연막을 갖는 유전 캐패시터를 제조할 때 아 표면상에 유전막을 형성하는 단계를 포함하는 유전 캐패시터의 제조 방법을 제공하고, 상술한 제조 방법에 따라 메모리 셀내에 상기 유전 캐패시터를 제조하는 유전 메모리 장치의 제조 방법을 제공한다.
본 발명에 따르면, 제거부는 절연막내에 패턴되어 제1 전극을 패터닝할 필요가 없다. 즉, 화학-기계 연마 공정 또는 에칭 백으로 상기 제거부에 접착된 전극 물질을 처리함으로써 규정된 형태의 제1 전극은 제1 전극을 에칭에 의해 패터닝함으로써 얻어질 수 있다. 그러므로, 제1 전극이 Pt 등과 같은 희금속으로 이루어져도, 종래의 방법에서와 같이 이것을 웨트 에칭 또는 드라이 에칭할 필요가 없고, 에칭할 때 발생되는 잉여물이 없다. 또한, 전극 크기를 작게 함으로써 고집적화를 얻을 수 있다. 또한, 제1 전극은 절연막에 의해 둘러싸여, 상부 전극 및 유전막은 셀들사이에 양호하게 분리될 수 있고, 상부 전극과 하부 전극도 양호하게 분리될 수 있다. 그러므로, 최소 전류 누설 및 양호한 절연의 유전 캐패시터 및 메모리 셀이 얻어질 수 있다. 또한, 제2 전극은 웨트 에칭에 의해 마진을 갖는 규정된 패턴으로 처리될 수 있다.
또한, 본 발명에 따르면, 절연막의 제거부를 미리 전극 형태로 형성함으로써, 제1 전극은 표면으로부터 전극 물질을 처리함으로써만 규정된 형태로 형성될 수 있다. 그러므로, 에칭에 의한 제1 전극의 패터닝은 필요하지 않고, 이것은 에칭이 어려운 전극을 패터닝하기 위한 공정의 수가 1개 감소되어, 경제적이고 효율이 높은 제조가 가능하고, 비용 및 제조 시간 등을 감소시킬 수 있다는 것을 의미한다.
절연막(예를 들어, 실리콘 산화막 또는 티타늄 산화막)의 패터닝은 백금 등과 같은 희금속으로 이루어진 전극을 패터닝하는 것보다 훨씬 쉽고, 디자인에 따른 제거부는 양호한 재생성으로 형성될 수 있다.
또한, 본 발명에서, 제1 전극은 절연막을 미리 패터닝함으로써 형성된 제거부내에 제공된다. 그러므로, 유전 캐패시터를 제조하는 공정 동안에 종래의 예(도 54)에서와 같이 유전 캐패시터의 배면부를 평탄화할 필요가 없고, 제1 전극의 측면상에 절연용 측벽을 형성할 필요가 없다. 그러므로, 메모리 셀을 위한 제조 공정 수가 더욱 감소될 수 있다.
본 발명에서, 제1 전극이 완만한 표면(특히, 완만한 오목형 또는 볼록형)을 갖는 것이 중요하다. 그 이유는 이 표면이 화학-기계 연마 공정 또는 에칭 백 등에 의해 얻어진 표면으로부터 동일 처리에 의해 형성되고, 드라이 에칭에 의해 얻어진 패터닝 형태(전극의 에지부는 각이 진 에지로 됨)와는 완전히 다르다는 것이다.
본 발명에서, 제거부는 에칭 등과 같은 미세 처리 수단에 따른 절연막에 제공된 절연막 제거부이고, 그 형태는 둥근 형태와 같이 선택적이다. 또한, 제1 전극 및 제2 전극은 각각 실리콘 기판(웨이퍼)와 같은 반도체 기판 상의 유전 캐패시터의 하부 전극 및 상부 전극으로 지칭된다. 이들 전극의 형태는 둥근 또는 다각형이다.
본 발명에 따른 유전 캐패시터, 유전 메모리 장치, 및 이들의 제조 방법에서,상술한 이유로 인해 제1 전극의 적어도 하나의 일부를 미리 패턴된 절연막의 제거부내에 매립되게 하는 것이 바람직하다.
이 경우애서, 실리콘 산화물, 티타늄 산화물 등의 절연막내에 미리 형성된 제거부내에 제1 전극이 매립되는 구조를 갖는다. 그러므로, 메모리 셀들 사이의 제1 전극의 분리는 충분하게 되고, 그에 따라 제1 전극 및 제2 전극의 분리 또한 각각의 메모리 셀에서 충분하게 된다.
또한, 본 발명에서, 제1 전극은 Pt 등의 단일 층으로 이루어지고, 그 표면은 화학-기계 연마 공정 또는 에칭 백에 의해 완만한 오목형 또는 볼록형으로 형성되는 것이 바람직하다. 그러나, 제1 전극의 표면이 상기 화학-기계 연마 공정에서 너무 많이 연마될 때, 제1 전극은 완만한 오목형을 형성하고, 너무 적게 연마될 때, 제1 전극은 볼록형을 형성한다. 상기 화학-기계 연마 공정에 의해 이루어진 오목형 또는 볼록형 및 그 정도는 접착 물질의 형태 또는 화학-기계 연마 장치의 다양한 파라메터에 따라 적합하게 변화될 수 있다. 상기 오목형 또는 볼록형으로 형성되지 않는 평탄형으로 처리하는 것도 가능하다.
제1 전극의 표면이 이렇게 화학-기계 연마 공정에 따라 완만한 오목형 또눈 볼록형으로 형성될 때, 표면 특성은 양호하여, 제1 전극과 유전막의 접착 및 제2 전극의 접착은 양호해지고 따라서, 캐패시터의 성능에 바람직하다. 또한, 제1 전극의 표면 영역은 완전히 평탄한 표면 보다 크므로, 저장 용량은 증가될 수 있다. 특히, 이후에 설명되는 상세를 통해, 제1 전극은 완만한 볼록 형태를 가지는 것이 바람직한데, 왜냐 하면 제1 전극의 표면 영역이 보다 크기 때문이다.
제1 전극의 상기 완만한 오목 또는 볼록 표면은 장벽 금속층 또는 백킹에 의한 영향을 받지 않으나, 화학-기계 연마 공정 또는 에칭 백이라고 하는 강제적인 공정에는 영향을 받는다.
본 발명에서 사용가능한 상기 화학-기계 연마 공정(CMP/평탄화)는 알루미나(Al2O3)와 같은 1㎛이하의 미립자 및 금속 또는 산화물의 표면을 화학적 기계적으로 연마하기 위한 접착 물질로서 KOH 등과 같은 산 또는 알카리를 사용하는 처리 수단이다. 금속의 CMP는 다마스커스의 특별 제품인 아이보리 워크와 같은 것으로, 이를 다마신이라고 한다. 이러한 화학-기계 연마 장치로서, 예를 들어, Tokyo Electron Co.에서 제조한 AVANT 1472 등이 있을 수 있다.
본 발명에서, 화학-기계 연마 공정에 의해 규정된 형태로 형성된 제1 전극은 표면의 원자 상태, [예를 들어, 웨트 에칭된 부분내의 등방성 부식에 따른 에칭(형태 결함)하에서의] 전극의 형태, 드라이 에칭된 부분내의 전극의 표면의 잉여물의 접착등에 관련하여 에칭에 의해 형성된 제1 전극과는 다르다. 이들의 상태 및 형태는 얘를 들어 투과 전자 현미경(TEM)으로 구별된다.
본 발명에서, 제1 전극은 희금속으로 이루어지는 것이 바람직하다. 이 전극 물질로서, Pt가 제1 전극 및 제2 전극용으로 주로 사용되나. Ir, Pd, Ru, W, Ti, Cr 및 Ni와 같은 물질이 Pt와 대치될 수 있다. 이들 물질은 독립적으로 또는 다른 금속과 조합 또는 혼합되어 사용될 수 있다.
또한, 본 발명에서, 유전막은 고유전막 또는 강유전막으로 이루어지는 것이 바람직하다. 고유전막 또는 강유전막의 특성은 위에서 언급되었다.
예를 들어, 고유전막 또는 강유전막용으로 사용가능한 물질은 PZT, PLT((Pb, La)x(Ti, Zr)1-xO3), PTO(PbTiO3), BTO(BaTiO3), STO(SrTiO3) 등일수 있고, 상술한 BST 및 PZT이외에 Nb, Zr, Fe 등이 부가될 수 있다.
또한, 유전막이 고유전막일 때 절연막은 실리콘 산화물막인 것이 바람직하다. 또한 유전막이 강유전막일 때, 절연막은 티타늄 산화물막인 것이 바람직하나, 이들 절연막은 강유전 물질이 PZT일 때 지르코늄 산화물막일 수 있다. (티타늄 산화물울 포함하는) 이런 형태의 절연막은 그 위에 형성된 유전막의 조성 원소를 포함해서는 안되고, 유전 물질의 결정화를 방지해서는 안되고 실리콘 산화물과 반응해서는 안된다.
특히, 강유전 물질을 대표하는 PZT는 절연막으로서 실리콘 산화물막을 결정화시키지 않는 그 원 물질 용액 이외에, 막 분리를 발생시키는 경향이 있다. 그러므로, 절연막으로서 티타늄 산화물막을 사용하는 것이 바람직하다.
또한, 본 발명에서, 유전막과 제2 전극은 제1 전극의 주변에서 절연막상에 동일한 패턴으로 에칭되는 것이 바람직하다. 동일한 패턴으로 에칭시킨다는 것은 패터닝 빈도가 다른 패턴으로 에칭하는 것에 비해 감소된다는 것을 의미한다.
본 발명에서, 제1 전극의 하부 부분에 장벽 금속층을 제공하는 것이 비람직하다. 일반적으로, 이 장벽 금속층은 Ti 접착층 및 TiN 층 또는 TaN층으로 이루어지나, 장벽 금속으로서 임의의 편의대로 공지된 형태가 사용될 수 있다.
본 발명은 또한 상기 유전 캐패시터를 갖는 유전 메모리 장치 및 그 제조 방법을 제공하나, 유전 캐패시터부가 비트 라인 위에 제공되는 것도 바람직하다.
이것은 유전 캐패시터부가 비트 라인 아래에 제공되는 CUB 구조 또는 비트 라인 위에 제공되는 구조(이른바 COB: Cell Over Bit Line)일 수 있으나, COB일 때 다음의 장점이 있다.
첫째로, 유전막 및 제2 전극은 유전 메모리 장치의 표면층 측면 위에 배치되어, 이들 사이의 절연과 바트 라인 접촉은 용이하게 이루어질 수 있고, 유전막 및 제2 전극은 마진으로 형성될 수 있고, 그 패터닝은 웨트 에칭에 의해 실행될 수 있다. 그러므로, 드라이 에칭은 유전막의 패터닝에서 사용될 필요가 없고, 왕수 등과 같은 산에 의한 에칭이 사용될 수 있다.
둘째로, 유전 캐패시터는 유전 메모리 셀 제조의 최종 공정에서 제조될 수 있으므로, 그 이후의 공정에서 가해지는 압력 및 열은 최소이다. 그러므로, 유전막의 물리적 특성의 저하가 줄어들수 있다.
세째로, 접지된 플레이트 전극(제2 전극)은 층의 전면에 배치되어, 내부 전위는 그에 따라 안정화된다.
도 1은 본 방명의 제1 실시예에 따른 고유전체 캐패시터를 구성하는 (도2의 라인 I-I를 따라 취한)고유전체 메모리 셀의 단면도.
도 2는 본 발명의 제1 실시예에 따른 메모리 셀의 평면도.
도 3은 본 발명의 제1 실시예에 따른 메모리 셀 제조 방법에서의 처리 단계를 보여주는 단면도.
도 4는 본 발명의 제1 실시예에 따른 메모리 셀 제조 방법에서의 다른 처리 단계를 보여주는 단면도.
도 5은 본 발명의 제1 실시예에 따른 메모리 셀 제조 방법에서의 또 다른 처리 단계를 보여주는 단면도.
도 6은 본 발명의 제1 실시예에 따른 메모리 셀 제조 방법에서의 처리 단계를 보여주는 단면도.
도 7은 본 발명의 제1 실시예에 따른 메모리 셀 제조 방법에서의 처리 단계를 보여주는 단면도.
도 8은 본 발명의 제1 실시예에 따른 메모리 셀 제조 방법에서의 처리 단계를 보여주는 단면도.
도 9은 본 발명의 제1 실시예에 따른 메모리 셀 제조 방법에서의 처리 단계를 보여주는 단면도.
도 10은 본 발명의 제1 실시예에 따른 메모리 셀 제조 방법에서의 처리 단계를 보여주는 단면도.
도 11은 본 발명의 제1 실시예에 따른 메모리 셀 제조 방법에서의 처리 단계를 보여주는 단면도.
도 12은 본 발명의 제1 실시예에 따른 메모리 셀 제조 방법에서의 처리 단계를 보여주는 단면도.
도 13은 본 발명의 제1 실시예에 따른 메모리 셀 제조 방법에서의 처리 단계를 보여주는 단면도.
도 14은 본 발명의 제1 실시예에 따른 메모리 셀 제조 방법에서의 처리 단계를 보여주는 단면도.
도 15은 본 발명의 제1 실시예에 따른 메모리 셀 제조 방법에서의 처리 단계를 보여주는 단면도.
도 16은 본 발명의 제1 실시예에 따른 메모리 셀 제조 방법에서의 처리 단계를 보여주는 단면도.
도 17은 본 발명의 제1 실시예에 따른 메모리 셀 제조 방법에서의 처리 단계를 보여주는 단면도.
도 18은 본 발명의 제1 실시예에 따른 메모리 셀 제조 방법에서의 처리 단계를 보여주는 단면도.
도 19은 본 발명의 제1 실시예에 따른 메모리 셀 제조 방법에서의 처리 단계를 보여주는 단면도.
도 20은 본 발명의 제2 실시예에 따른 고유전체 캐패시터를 구성하는 고유전체 메모리 셀의 단면도.
도 21은 본 발명의 제2 실시예에 따른 메모리 셀 제조 방법에서의 처리 단계를 보여주는 단면도.
도 22은 본 발명의 제2 실시예에 따른 메모리 셀 제조 방법에서의 다른 처리 단계를 보여주는 단면도.
도 23은 본 발명의 제2 실시예에 따른 메모리 셀 제조 방법에서의 다른 처리 단계를 보여주는 단면도.
도 24은 본 발명의 제2 실시예에 따른 메모리 셀 제조 방법에서의 다른 처리 단계를 보여주는 단면도.
도 25은 본 발명의 제3 실시예에 따른 강유전체 캐패시터를 구성하는 강유전체의 단면도.
도 26은 본 발명의 제3 실시예에 따른 메모리 셀 제조 방법에서의 처리 단계를 보여주는 단면도.
도 27은 본 발명의 제3 실시예에 따른 메모리 셀 제조 방법에서의 다른 처리 단계를 보여주는 단면도.
도 28은 본 발명의 제3 실시예에 따른 메모리 셀 제조 방법에서의 다른 처리 단계를 보여주는 단면도.
도 29은 본 발명의 제3 실시예에 따른 메모리 셀 제조 방법에서의 다른 처리 단계를 보여주는 단면도.
도 30은 본 발명의 제3 실시예에 따른 메모리 셀 제조 방법에서의 다른 처리 단계를 보여주는 단면도.
도 31은 본 발명의 제3 실시예에 따른 메모리 셀 제조 방법에서의 다른 처리 단계를 보여주는 단면도.
도 32은 본 발명의 제3 실시예에 따른 메모리 셀 제조 방법에서의 다른 처리 단계를 보여주는 단면도.
도 33은 본 발명의 제3 실시예에 따른 메모리 셀 제조 방법에서의 다른 처리 단계를 보여주는 단면도.
도 34는 본 발명의 제4 실시예에 따른 고유전체 캐패시터를 구선하는 고 유전체 메모리 셀의 (도 35의 라인 XXXIV-XXXIV을 따라 취한)단면도.
도 35는 본 발명의 제4 실시예에 따른 메모리 셀의 평면도.
도 36은 본 발명의 제4 실시예에 따른 메모리 셀 제조 방법에 있어서의 처리 단계를 보여주는 단면도.
도 37은 본 발명의 제4 실시예에 따른 메모리 셀 제조 방법에 있어서의 다른 처리 단계를 보여주는 단면도.
도 38은 본 발명의 제4 실시예에 따른 메모리 셀 제조 방법에 있어서의 다른 처리 단계를 보여주는 단면도.
도 39은 본 발명의 제4 실시예에 따른 메모리 셀 제조 방법에 있어서의 다른 처리 단계를 보여주는 단면도.
도 40은 본 발명의 제4 실시예에 따른 메모리 셀 제조 방법에 있어서의 다른 처리 단계를 보여주는 단면도.
도 41은 본 발명의 제4 실시예에 따른 메모리 셀 제조 방법에 있어서의 다른 처리 단계를 보여주는 단면도.
도 42은 본 발명의 제4 실시예에 따른 메모리 셀 제조 방법에 있어서의 다른 처리 단계를 보여주는 단면도.
도 43은 본 발명의 제4 실시예에 따른 메모리 셀 제조 방법에 있어서의 다른 처리 단계를 보여주는 단면도.
도 44은 본 발명의 제4 실시예에 따른 메모리 셀 제조 방법에 있어서의 다른 처리 단계를 보여주는 단면도.
도 45은 본 발명의 제4 실시예에 따른 메모리 셀 제조 방법에 있어서의 다른 처리 단계를 보여주는 단면도.
도 46은 본 발명의 제4 실시예에 따른 메모리 셀 제조 방법에 있어서의 다른 처리 단계를 보여주는 단면도.
도 47은 본 발명의 제4 실시예에 따른 메모리 셀 제조 방법에 있어서의 다른 처리 단계를 보여주는 단면도.
도 48은 본 발명의 제4 실시예에 따른 메모리 셀 제조 방법에 있어서의 다른 처리 단계를 보여주는 단면도.
도 49은 본 발명의 제4 실시예에 따른 메모리 셀 제조 방법에 있어서의 다른 처리 단계를 보여주는 단면도.
도 50은 종래의 예에 따른 고유전체 캐패시터를 구성하는 고유 전체 메모리 셀의 단면도.
도 51은 종래의 예에 따른 메모리 셀을 제조하는 방법에 있어서의 처리 단계를 보여주는 단면도.
도 52은 종래의 예에 따른 메모리 셀을 제조하는 방법에 있어서의 다른 처리 단계를 보여주는 단면도.
도 53은 종래의 예에 따른 메모리 셀을 제조하는 방법에 있어서의 다른 처리 단계를 보여주는 단면도.
도 54은 종래의 예에 따른 메모리 셀을 제조하는 방법에 있어서의 다른 처리 단계를 보여주는 단면도.
도 55은 종래의 예에 따른 메모리 셀을 제조하는 방법에 있어서의 다른 처리 단계를 보여주는 단면도.
도 56은 종래의 예에 따른 메모리 셀을 제조하는 방법에 있어서의 다른 처리 단계를 보여주는 단면도.
도 57은 종래의 예에 따른 메모리 셀을 제조하는 방법에 있어서의 다른 처리 단계를 보여주는 단면도.
도 58은 종래의 예에 따른 메모리 셀을 제조하는 방법에 있어서의 다른 처리단계를 보여주는 단면도.
도 59은 종래의 예에 따른 메모리 셀을 제조하는 방법에 있어서의 다른 처리 단계를 보여주는 단면도.
도 60은 종래의 예에 따른 메모리 셀을 제조하는 방법에 있어서의 다른 처리 단계를 보여주는 단면도.
도 61은 종래의 예에 따른 메모리 셀을 제조하는 방법에 있어서의 다른 처리 단계를 보여주는 단면도.
도 62은 종래의 예에 따른 메모리 셀을 제조하는 방법에 있어서의 다른 처리 단계를 보여주는 단면도.
도 63은 종래의 예에 따른 메모리 셀을 제조하는 방법에 있어서의 다른 처리 단계를 보여주는 단면도.
도 64은 종래의 예에 따른 메모리 셀을 제조하는 방법에 있어서의 다른 처리 단계를 보여주는 단면도.
도면의 주요 부분에 대한 부호의 설명
1 : 실리콘 기판
3 : N+형 드레인 영역
4 : N+형 소스 영역
6 : 워드 라인(WL)
7, 21, 47 : 실리콘 산화막
8 : 폴리실리콘 층
23, 37 : 상부 전극
24 : 비트 라인
29, 38 : 하부 전극
29a : 오목면
29b : 볼록면
20, 40 : 고유전체 막
31 : 포토레지스트
33 : 산화 티타늄 막(티타늄 산화막)
34: 강유전체 막
이하, 본 발명은 실시예에 대해 설명될 것이다.
도 1 내지 도 19는 본 발명이 고 유전체 캐패시터 및 그 메모리 소자에 적용되는 제1 실시예를 도시한다.
먼저, 고 유전체 캐패시터, 및 본 발명의 실시예에 따라 상기를 집적한 COB(셀 오버 비트 라인) 구조를 갖는 고 유전체 메모리 소자가 도 1과 도 2를 참조로 서술될 것이다.
본 실시예에 따른 고 유전체 캐패시터 CAP(1)은 절연층(21)의 제거부(17)에 내장된 바닥 전극으로써의 백금(Pt)층(29), 그 위에 부착된 BST((Ba, Sr) TiO2로 구성된 고 유전체막(20), 및 고 유전체막(20)과 동일한 패턴으로 상부 전극으로써 그 위에 제공된 백금(Pt)층(23)으로 구성된다.
여기서, 관통 구멍(17)은 SiO2으로 구성된 절연막(21) 이전에 에칭으로써 패터닝함으로써 상기 제거부로써 규정된 크기와 형태 (본 실시예에서 거의 라운드 형태)로 형성되고, 바닥 전극(29)은 상기 관통 구멍(17)에 내장될 수 있도록 화학 기계 폴리싱 공정(CMP)에 따라 선정된 형태로 형성되는 것이 중요하다. 다음에, 바닥 전극(24)을 단일 층으로 하고 화학 기계 폴리싱 공정을 연속적으로 실행함으로써, 표면에는 유연한 오목면(29a)이 제공된다.
바닥 전극(29)의 바닥 층에 대해, TiN과 Ti 접착층으로 구성된 장벽 금속층(32)이 제공되고, SiO2절연층(7 및 47)의 접촉 구멍(14)에 내장되도록 접착되는 실리콘 기판측 비아 폴리실리콘층(플러그)(8)에 접속된다. 폴리실리콘층(8)의 상면은 나중에 논의될 에칭 백에 의해 다소 오목한 형태를 이루고, 이와 같은 형태 다음에, 장벽 금속층(32)의 상면조차 나중에 논의될 에칭 백에 의해 다소 오목한 형태라고 가정한다.
바닥 전극(29)과 상부 전극(23)은 전극-빔-열 진공 증기 증착법에 따라 50-300㎚의 두께로 형성된다. 이와 같은 고 유전체막(20)은 Ba:Sr:Ti=X:(1-X):1 (그러나, 0≤X＜0.8, 예를 들면 0.5:0.5:1)의 조성으로 형성될 수 있다.
상기 고 유전체 캐패시터 CAP(1)를 갖는 DRAM의 메모리 셀 M-CEL(1)에서, 필드 산화막(2)에 의해 분할된 소자 영역이 예를 들면 P--형 실리콘 기판(1)의 한 주 표면 상에 형성된다. 여기서, 캐패시터 CAP(1)로 구성된 메모리 셀 M-CEL(1)와 MOS 트랜지스터로 구성된 전달 게이트(TR)가 제공된다.
예를 들면, 전달 게이트(TR)에서, N+-형 드레인 영역(3)과 N+-형 소스 영역(4)은 불순물 확산에 의해 형성되고, 워드 라인(6)(WL)이 게이트 산화막(5)을 거쳐 이들 영역 간에 제공되고, 비트 라인(24)(BL)은 SiO2등의 절연층(7)과 접촉 구멍(16)을 거쳐 드레인 영역(3)에 접속된다. 이 비트 라인의 상부는 SiO2등의 절연막(47)으로 피복된다.
본 실시예에 따른 고 유전체 캐패시터 CAP(1)은 비트 라인(24)(BL) 위에 놓이도록 제공되고, 상술된 특징을 갖는 고 유전체 메모리 장치의 COB형이다.
다음에, 본 실시예에서 고 유전체 캐패시터 CAP(1)과 메모리 셀 M-CEL(1)의 제조가 도 3 내지 도 19를 참조로 서술될 것이다.
먼저, 도 3에 도시된 바와 같이, 필드 산화막(2)이 선택적 산화에 의해 P--형 실리콘 기판(웨이퍼) 상에 형성되고, 게이트 산화막(5)이 열 산화에 의해 형성되고, 폴리실리콘 워드 라인(6)(WL)이 화학 증기 증착(소위, CVD)에 의해 형성되고, N+-형 드레인 영역(3)과 소스 영역(4)이 As 등과 같은 N-형 불순물의 열 확산에 의해 형성된다.
다음에, SiO2절연층(7)이 도 4에 도시된 바와 같이 화학 증기 증착법에 의해 전 표면 상에 증착된다. 이와 같은 SiO2절연층(7)에 대해, 접촉 구멍(16)이 도 5에 도시된 바와 같은 마스크로써 패턴화된 포토레지스트(41)로 드레인 영역(3) 상에 포토리소그래피에 의해 형성된다.
다음에, 도 6에 도시된 바와 같이, 비트 라인을 위한 재료인 폴리실리콘(24A)이 접촉 구멍(16)에 내장되도록 SiO2절연층(7) 상에 접착된다. 이때, 특히 SiO2절연층(7)을 열처리할 필요가 있지만, 큰 단차가 형성되어 있으면 평탄화가 실시될 수 있다.
다음에, 도 7에 도시된 바와 같이, 비트 라인(24)은 에칭에 의해 선정된 형태로 형성된다. 이와 같이 형성된 비트 라인(24)은 SiO2절연층(7)의 표면 형태와 연관된 형태를 띤다.
다음에, 도 8에 도시된 바와 같이, SiO2절연층(7)이 화학적 증기 증착법에 의해 전 표면 상에 증착된다.
다음에, 도 9에 도시된 바와 같이, SiO2절연층(7 및 47)에 대해, 접촉 구멍(14)이 마스크로써 패턴화된 포토레지스트(31)로 소스 영역(4) 상에 형성된다. 상기 포토리소그래피에 의한 SiO2절연층의 패터닝은 에칭제로써 CF2, C2F8등과 같은 염화물을 이용하는 플라즈마 에칭에 의해 실행된다.
다음에, 도 10에 도시된 바와 같이, 폴리실리콘(8)이 화학 증기 증착에 의해 소스 영역(4)을 접촉함으로써 접촉 구멍(14)에 내장되도록 접착된다.
다음에, 도 11에 도시된 바와 같이, 폴리실리콘층(8)이 에칭 백되어 접촉 구멍(14)의 저장 노드로서 남겨지도록 내장된다. 폴리실리콘층(8)은 이제 이와 같은 에치 백에 의해 접촉 구멍(14) 내에 남겨질 필요가 있고, 표면을 평탄화할 필요는 없다.
다음에, 여기서부터 SiO2절연층(21)은 도 12에 도시된 바와 같이 화학 증기 증착에 의해 전 표면에 접착되는 것이 중요하다. 즉, 종래 방법에서와 같이 장벽 금속층과 제1 전극(바닥 전극)을 형성하는 대신에, 바닥 전극의 두께 및 패턴을 결정하는 절연층(21)이 형성된다. 절연층(21)의 두께는 300-8000Å, 예를 들어 약 5000Å일 수 있다.
다음에, 도 13에 도시된 바와 같이, 절연층(21)은 마스크로써 포토레지스트(4)로 포토리소그래피에 따라 에칭되고, 제거부로써 관통 구멍(17)이 선정된 패턴으로 형성된다. 상기 포토리소그래피에 의한 절연층(21)의 패터닝은 에칭제로써 CF4, C2F6등과 같은 염화탄소화물을 이용하는 플라즈마 에칭에 의해 실행된다.
다음에, 도 14에 도시된 바와 같이, TiN층과 Ti 접착층으로 구성된 장벽 금속층(32A)용 재료가 진공 증기 증착과 같은 물리적 증착법에 의해 전 표면에 접착된다.
다음에, 도 15에 도시된 바와 같이, 장벽 금속층(32)은 이와 같은 관통 구멍의 형태가 되도록 에치 백에 의해 절연층(21)의 관통 구멍(17)에 선택적으로 형성된다.
다음, 도 16에 도시된 바와 같이, Pt층으로 구성된 하부 전극 재료층(29A)은 진공 증착법과 같은 물리적 피착법에 의해 전체 표면 상에 형성된다.
다음, 도 17에 도시된 바와 같이, 전극 재료층(29A)의 표면은 상기 화학-기계적 연마 공정(CMP)에 의해 균일하게 연마되고, 하부 전극(29)는 절연층(21)의 스루-홀(17) 내에 삽입되도록 형성된다. 이 시점에서, 화학-기계적 연마 공정에 의한 연마는 좀 더 실행되고, 하부 전극(29)는 스루-홀(17)과 같은 형태 (또는 패턴)로 형성되어, 하부 전극(29)의 표면 형태는 평활한 오목면(29a)으로 된다. 이러한 하부 전극(29)는 약 100 nm의 두께로 형성될 수 있다.
다음, 도 18에 도시된 바와 같이, BST로 이루어진 고-유전막 재료(20A)는 스퍼터링에 의해 예를 들어, 약 300Å 두께로 접착된다. 이의 접착 성질은 뒷면이 불규칙한 경우에도 유리하고, 하부 전극(29)의 오목면(29a)에 의해 더욱 개선된다.
다음, 도 19에 도시된 바와 같이, 상부 전극의 Pt층(23A)는 진공 증착과 같은 물리적 피착법에 의해 접착된다.
다음, 상부 전극 재료층(23A) 및 고-유전막 재료(20A)은 대체로 동일한 패턴 상에 중첩되고 공통 마스크 (포토레지스트: 도시 안됨)로 습식 에칭되며, 동일 패턴의 상부 전극(23) 및 고-유전막(20)이 형성되고, 도 1에 도시된 고-유전체 캐패시터 CAP(1)을 갖는 메모리 셀 M-CEL(1)이 제조된다.
상술한 바와 같이, 본 실시예에 따르면, 제거부(17)은 절연막(21) 내에서 이전에 패턴된다. 따라서, 화학-기계적 연마 공정에 의해 이 제거부에 접착된 전극 재료(29A)를 처리하므로써, 선정된 형태의 하부 전극(29)는 하부 전극(29)가 에칭에 의해 패턴화되지 않은 경우에도 얻어질 수 있다. 따라서, 하부 전극이 Pt로 이루어지는 경우에도, 종래 기술에서와 같이 하부 전극을 습식 에칭 또는 건식 에칭할 필요가 있으므로, 잔류물은 에칭 중에 생성되지 않고 고집적이 전극 사이즈를 작게 하므로써 달성된다. 또한, 하부 전극(29)는 절연막(21)에 의해 둘러싸여, 상부 전극(23) 및 고-유전막(20)이 셀들 간에서 유리하게 분리될 수 있다. 양호한 분리는 전극(23)과 하부 전극(29) 사이에서도 가능하다. 따라서, 전류 누설이 최소화되고 절연 성질이 양호한 유전체 캐패시터 CAP(1) 및 메모리 셀 M-CEL(1)을 얻을 수 있다. 또한, 상부 전극(23)은 습식 에칭에 따른 마진을 갖는 선정된 형태로 처리될 수 있다.
또한, 본 실시예에 따르면, 절연막(21)의 제거부(17)을 이전에 전극 형태로 형성하므로써, 하부 전극(29)는 표면으로부터 하부 전극 재료를 처리하므로써 선정된 형태로 형성될 수 있다. 따라서, 에칭에 의한 패터닝은 불필요하게 되고, 에칭이 어려운 전극을 패터닝하기 위한 처리들[의 회수]는 한번씩 감소될 수 있어, 경제적이며 고효율의 제조가 가능하는데, 이는 비용, 제조 시간 등을 감소시킬 수 있다.
절연막 (예를 들면, 실리콘 산화막 또는 티탄 산화막)의 패터닝은 플라티늄 등과 같은 희유 금속으로 이루어진 전극의 패터닝보다 쉬우며, 설계에 따른 (특히 0.5 이하의 미세한) 제거부(17)가 재생이 양호하게 형성될 수 있다.
또한, 패터닝에 의해 이전에 절연막(21)로 형성된 제거부(17)에 하부 전극(29)이 제공된다. 따라서, 종래 예에서와 같이 유전체 캐패시터를 제조하는 공정에서 유전체 캐패시터의 하부를 평탄화시킬 필요는 없고, 하부 전극(29)의 측면 상에 절연을 위한 측벽을 형성할 필요는 없다. 따라서, 메모리 셀을 위한 제조 공정 회수를 더 감소시킬 수 있다.
도 20 내지 도 24는 본 발명을 고-유전 캐패시터 및 메모리 디바이스에 응용한 제2 실시예를 도시한다.
본 실시예에 따른 고-유전 캐패시터 CAP(2)는 절연층(21)의 제거부(17) 내에 삽입된 하부 전극으로서 플라티늄 (Pt) 층(29)로 구성되고, 고-유전막(20)은 상기 층에 부착된 BST ((Ba, Sr) TiO3막)로 구성되며, 플라티늄 (Pt) 층(23)은 도 20에 도시된 상기 제1 실시예에서와 같은 상부 전극으로서 고-유전막(20)과 같은 패턴으로 그 상부에 제공된다. 그러나, 상기 제1 실시예와 비교할 때, 하부 전극(29)의 표면이 평활한 (완만한) 오목면(29b)을 갖고 있고, 그 한 부분(29c)이 절연막(21) 상으로 약간 돌출하고 있다는 점에서 다르다.
즉, 제거부로서의 스루-홀(17)은 SiO2로 이루어진 절연막(21) 내에서 에칭에 이어 패터닝하므로써 선정된 사이즈 및 선정된 형태로 이전에 형성된다. 상기 스루-홀(17)에 부착된 하부 전극(29)는 단층이고, 화학-기계적 연마 공정(CMP)에 의해 선정된 형태로 형성되며, 표면은 상기 화학-기계적 연마 공정을 적게 실행하므로써 평활한 오목면(29b)을 갖는다.
본 실시예에 따른 고-유전 캐패시터 CAP(2)의 하부 전극(29)는 평활한 오목면(29b)를 갖고 있고, 이의 한 부분(29c)는 절연막(21) 상으로 돌출해 있다. 따라서, 전극 영역은 상기 제1 실시예에서의 하부 전극(29)보다 더 크고, 캐패시터에 대해서는 차지 저장 용량이 커진다.
하부 전극(29)의 표면 형상과는 다르게, 상기 제1 실시예와 동일한 구성을 가지므로 동일한 상기 효과를 얻을 수 있다.
또한, 이 실시예의 고 유전성 캐패시터 CAP(2)가 비트 라인(24) (BL) 상에 제공되며 COB형 고 유전성 메모리 장치의 상기 장점을 갖는다.
다음에, 본 발명에 따라 고 유전성 캐패시터 CAP(2) 및 메모리 셀(M-CEL)2)에 대한 제조 공정에서 주요 단계에 대해 도 21 내지 도 24를 참조하면서 기술하기로 한다. 그러나, 도 21까지의 공정은 상기 제1 실시예에 대한 도 3 내지 도 16의 공정과 동일하므로, 도시 및 설명은 생략하기로 한다.
진공 증기 증착 등에 의해 표면 전체 상에 하부 전극 재료인 Pt층(29A)을 형성한 후, 하부 전극 재료(29A)를 도 21에서 도시된 바와 같이 화학-기계 연마(CMP)시킴으로써, 도 22에서 도시된 바와 같이 절연층(21) 중에 이전에 형성된 관통 구멍(17)에 매립되는 규정된 패턴으로 하부 전극(29)이 형성된다. 이 때, 화학-기계 연마 공정에 따른 연마는 약간 적어 하부 전극(29)의 형상은 평탄한 볼록면(29b)을 가지며, 그 한 부분(29c)은 절연층(21) 위로 돌출되어 있다. 이 하부 전극(29)은 그 두께가 약 100nm가 되도록 형성될 수 있다.
다음에, BST로 이루어진 고 유전성 막 재료(20A)를 도 23에서 도시된 바와 같이 스퍼터링에 의해 접착시키며, 상부 전극용 Pt층(23A)을 도 24에서 도시된 바와 같이 잔공 증기 증착 등에 의해 고 유전성 막 재료에 접착시킨다.
다음에, 상부 전극 재료층(23A) 및 고 유전성 막 재료층(20A)이 거의 동일한 패턴으로 중첩하여 에칭되고, 상부 전극(23) 및 동일한 패턴의 고 유전성 막(20)이 형성되어, 도 20에서 도시된 메모리 셀 M-CEL(2)이 제조된다.
도 25 내지 도 33은 본 발명을 강유전성 캐패시터에 적용시킨 제3 실시예를 도시한다.
상기 각 실시예에서는 BST를 사용하는 고 유전성 캐패시터를 포함한 고 유전성 메모리 장치에 대해 설명하였다. 그러나, 이 실시예에서는 강유전성 캐패시터를 포함한 강유전성 메모리 장치에 대해 기술하기로 한다.
이 실시예의 강유전성 캐패시터 CAP(3)는 도 25에서 도시된 바와 같이, 하부 전극(29)으로서의 플라튬(Pt)층(29), 졸-겔 방식에 따라 이 층(29) 상에 형성된 PZT (Pb(Zr, Ti)O3)로 이루어진 강유전성 막(34), 및 상부 전극으로서의 강유전성 막(34)과 동일한 패턴으로 막(34) 상에 제공된 풀라튬(Pt)층(23)으로 구성되어 있다.
이 실시예에서, 하부 전극(29)에 관해서는 하부 전극(29)이 절연막(33)의 관통 구멍(17)에 매립되도록 화학-기계 연마 공정(CMP)으로 처리되며, 하부 전극(29)의 표면이 오목면(29a)을 가지며, 상기 효과들을 얻을 수 있다는 점에서 상기 제1 실시예와 동일하다. 그러나, 특히 절연층(33)으로서 산화 티탄(TiO2)을 사용한 점이 다르다. 절연층(33)이 SiO2인 경우, SiO2절연층과 PZT(Pb(Zr, Ti)O3막)의 강유전성 막의 접촉부에서 SiO2에 의해 PZT 내의 Pb에서 산화(PbO2)가 발생한다. 따라서, PZT는 충분히 결정화되지 않아, 상기 접촉부에서 막 분리(separation)가 발생된다. 절연층(33)으로서 TiO2막을 사용할 경우에는 PZT와의 반응이 일어나지 않아, 상기 현상을 충분히 방지할 수 있다.
또한, 졸-겔 방식이외에, 스퍼터링이나 또는 CVD에 의해 PZT(Pb(Zr, Ti)O3막)으로 이루어진 강유전성 막(34)을 형성할 수 있다.
졸-겔 방식에 따르면, PZT의 강유전성 기판용 졸-겔 소스 재료는 예를 들어, 100 내지 300℃(예를 들어, 170℃)에서 3분 동안 가열 및 건조시킴으로써 건조된 겔로 되고, (약 480℃에서) 다시 가열 처리함으로써 비정질로 된다. 게다가, 비정질로 되어진 PZT막을 대기 중 또는 산소-함유 대기 중에서 600℃ 이상으로 10분 동안 어닐링(신터링)함으로써 페로브스카이트(perovskite) 구조를 갖는 PZT 강유전성 박막이 된다.
졸-겔 방식에서 소스 재료(PZT 전구체)는 Pb(CH3COO)2·3H2O, Ti{(CH3)2CHO}4, Zr{CH3(CH2)2CH2O}4, 및 NH(CH2CH2OH)2의 CH3OC2H4OH 용액일 수 있으며, 이것은 피복되어 건조된다. 이 소스 재료 용액(또는 비정질 박막)의 조성은 Pb를 초과할 수 있으며 원자수 비는 Pb:Zr:Ti=1.1:0.5:0.5일 수 있다.
다음에는, 이 실시예의 고 유전성 캐패시터 CAP(3) 및 메모리 셀 M-CEL(3)에 대한 제조 공정에 대해 도 26 내지 도 33을 참조하면서 기술하기로 한다. 그러나, 도 26까지의 공정은 상기 제1 실시예에 대한 도 3 내지 도 11에서 도시된 공정과 동일하므로, 도시및 설명은 생략하기로 한다.
상기 제1 실시예의 도 12에서는 절연층(21)으로서 산화 실리콘막을 접착하었다. 그러나, 이 실시예에서는 도 26에서 도시된 바와 같이 화학 증기 증착에 의해 절연층(33)으로서 산화 티탄막을 접착하였다.
다음에, 절연층(33)을 포토리소그래피에 따라 포토레지스트(40)를 마스크로 사용하여 에칭을 행함으로써 도 27에서 도시된 바와 같은 관통 구멍(17)이 형성되었다.
다음에, 도 28에서 도시된 바와 같이 TiN층 및 Ti 접착층으로 이루어진 장벽 금속층 재료(32A)를 진공 증기 증착에 의해 표면 전체 상에 접착시킨 후, 도 29에서 도시된 바와 같은 에칭 백에 의해 장벽 금속층(32)을 절연층(33)의 제거 부분(17)에만 남겨 놓았다.
다음에는, 도 30에서 도시된 바와 같이, 표면 전체 상에 Pt층으로 이루어진 하부 전극 재료층(29A)을 진공 증기 증착에 의해 형성하였다.
다음에, 하부 전극 재료층(29a)의 화학-기계적 폴리싱(CMT)을 수행함으로써, 하부 전극(29)는 규정된 패턴으로 형성되어 도 31에 도시된 바와 같이 절연층(33)의 제거부(17)에 매립되는 형태로 이루어진다. 이 시점에서, 화학-기계적 폴리싱 프로세스에 따른 폴리싱이 좀더 실행되므로, 제1 전극의 모양은 원만한 오목면(29a)으로 된다. 이러한 하부 전극(29)는 약 100nm의 두께로 형성된다.
다음에, 도 32에 도시된 바와 같이, PZT로 구성된 강유전성 필름 재료(34a)는 솔-겔(sol-gel) 방법에 따라 부착된다. 이 위에, 도 33에 도시된 바와 같이, 상부 전극용 Pt 층(23)이 진공 가스 증착법 등에 의해 형성된다.
다음에, 상부 전극 재료층(23)과 강유전성 필름 재료(34a)가 대략 동일한 패턴 위에 포개어진 후 식각되며, 상부 전극(23)과 동일한 패턴의 PZT 강유전성 필름 재료(34)가 형성되고, 도 25에 도시된 바와 같이 강유전성 커패시터 CAP(3)을 갖는 메모리 셀 M-CEL(3)이 제조된다.
이러한 실시예에서는, 실리콘 산화물 필름을 접촉시키지 않고 PZT 강유전성 필름(34)이 형성되므로 PZT 강유전성 필름이 충분히 결정화된다(crystallize).
도 34 내지 39는 제4 실시예를 도시하고 있는데, 이는 본 발명을 고-유전성 커패시터에 적용한 것으로서, 그 내부에 CUB 구조와 메모리 장치가 포함된다.
다은에 제4 실시예에 대해 설명하겠다.
우선, 도 34 및 도 35를 참조하며, 이 실시예에 따른 고-유전성 커패시터 CAP(4)와 이에 통합되는 고-유전성 메모리 셀 M-CEL(4)를 설명하겠다.
본 실시예의 메모리 셀 M-CEL(4)는 고-유전성 커패시터 CAP(4)가 비트 라인(BL, 24) 아래에 설치된다는 사실 이외에도, 기본적으로 전술한 제1 실시예와 동일한 구성으로 이루어진다.
본 실시예의 고-유전성 커패시터 CAP(4)와 메모리 셀의 제조 공정에 대해 도 36 내지 도 49를 참조하며 설명하겠다.
우선, 상기 제1 실시예의 프로세스 이후에, 도 36에 도시된 바와 같이, 화학 기상 증착법에 의해 전체 표면에 SiO2절연층(7)이 증착된다.
다음에, 소스 영역(4)의 포토리소그래피에 따라 SiO2절연층(7)에 대해 접촉 홀(14)가 형성된다.
다음에, 도 38에 도시된 바와 같이, 화학 기상 증착법에 의해 소스 영역(4)을 접촉시킴으로써 폴리실리콘 층(8)이 접촉 홀(14)에 매립될 수 있도록 부착된다.
다음에, 도 39에 도시된 바와 같이, 폴리실리콘층(8)이 에치 백(etch back)되어 접촉 홀(14)에 매립됨으로써 저장 노드로 남겨진다.
다음에, 도 40에 도시된 바와 같이, 여기로부터 SiO2절연층(21)이 화학 기상 증착법에 의해 전체 표면에 부착되는 것이 중요하다. 그런 후에, 도 41에 도시된 바와 같이, 포토리소그래피에 의한 마스크로서 포토레지스트(31)을 갖는 절연층을 식각함으로써 제거부(17)이 형성된다.
다음, 도 42에 도시된 바와 같이, TiN 층과 Ti 부착층으로 구성된 장벽 금속층(32a)용 재료를 화학 기상 증착법 등에 의해 전체 표면에 부착한 후에, 도 43에 도시된 바와 같이, 에치 백(etch back)에 의해 절연층(21)의 제거부(17)에 장벽 금속층(32)을 형성한다.
다음에, 도 44에 도시된 바와 같이, Pt 층으로 구성된 하부 전극 재료층(29a)가 화학 기상 증착법 등에 의해 전체 표면 위에 형성된다.
다음, 도 45에 도시된 바와 같이, 하부 전극 재료층(29a)에 화학-기계적 폴리싱(CMP)를 수행함으로써, 하부 전극(29)를 절연층(21)의 제거부(17)에 매립되도록 형성한다. 이 시점에서, 화학-기계적 폴리싱 프로세스에 의한 폴리싱이 좀더 실행되어, 하부 전극(29)의 모양이 원만한 오목면(29a)를 형성하게 된다. 이러한 하부 전극(29)는 약 100nm의 두께로 형성된다.
다음, 도 46에 도시된 바와 같이, BST로 구성된 고-유전성 필름 재료(20a)가 스퍼터링(sputtering) 등에 의해 부착된다. 이것의 상부에, 상부 전극용 Pt 층(23a)가, 도 47에 도시된 바와 같이, 진공 가스 증착법에 의해 부착된다.
다음, 도 48에 도시된 바와 같이, 상부 전극 재료층(23a)와 고-유전성 필름 재료(20a)가 대략 동일한 패턴으로 포개어진 후에 식각되어, 동일한 패턴을 갖는 상부 전극(23)과 BST 고-유전성 필름(20)이 형성된다.
따라서, 고-유전성 커패시터 CAP(4)를 제조한 이후에, 도 49에 도시된 바와 같이, 층간 절연막(15)가 화학 기상 증착법(CVD)에 의해 형성되고, 접촉 홀(16)이 그 내부에 형성된다. 또한, 메모리 셀 M-CEL(4)를 제조하기 위해 도 34에 도시된 바와 같이 비트 라인(BL, 24)이 형성된다.
이러한 실시예에서, 하부 전극과 관련하여 화학-기계적 폴리싱 프로세스(CMP)로 처리함으로써 하부 전극(29)가 절연층(21)의 스루-홀(through-hole, 17)에 매립되고 표면이 오목면(29a)으로 된다는 사실은 전술한 실시예와 동일하며, 따라서 전술한 효과를 얻을 수 있다.
상기에서, 본 발명의 실싱예를 설명하였지만, 전술한 실시예는 본 발명의 기술적 개념에 기초하여 더욱 변형될 수 있다.
예를 들면, 전술한 실시예에서, 하부 전극 재료가 부착되어 이전의 실리콘 이산화물 필름 또는 티타늄 산화물 필름의 절연막을 패턴화함으로써 제공되는 제거부를 포함한다. 이는 화학-기계적 폴리싱으로 사용되었지만, 그 대신에 하부 전극 재료를 플라스마 식각에 의해 에치 백하더라도, 도 1 및 도 20에 도시된 바와 같은 원만한 오목 또는 볼록 모양의 하부 전극을 규정된 패턴으로 형성할 수 있다.
또한, 유전체 필름과 전극의 재료의 속성, 모양, 크기 등은 다양하게 변경될 수 있다. 예를 들면, 전극의 재료로서 Pt 이외에 Ir 등의 희귀한 재료가 사용될 수 있으며, 장벽 금속으로서, TaN, RaSiN, TiAlN이 사용될 수 있다. 또한, 구조에 관련해서도, 비트 라인 아래에 고-유전성 커패시터 부분이 제공되는 (CUB 형) 고-유전성 커패시터 내에 하부 전극이 원만한 볼록 모양으로 형성되거나, 비트 라인 아래에 강유전성 커패시터 부분이 제공되는 (CUB 형) 강유전성 커패시터 내에 하부 전극이 원만한 오목 또는 볼록 모양으로 형성될 수 있다. 고-유전성 또는 강유전성 커패시터에 하부 전극의 모양(원만한 오목 또는 졸록 모양)으로서 COB 형 또는 CUB 형 등의 다양한 조합이 고려될 수 있다. 상부 전극에 관련하여, 그것이 항상 유전체 필름과 동일한 패턴으로 식각될 필요는 없으며 개별적으로 식각될 수 있다.
또한, CUB 형 유전체 메모리 소자에서, 비트 라인은 절연층을 통해 유전체 커패시터의 상부에 포개어지거나 포개어지지 않도록 구성될 수 있다.
또한, 본 발명은 전술한 DRAM 및 FRAM 이외의 소자에도 자연스럽게 적용될 수 있다.
본 발명에 따르면, 제거부는 절연막 이전에 패턴되므로, 제1 전극을 패턴화할 필요는 없다. 즉, 화학-기계적 폴리싱, 에치 백 등으로 상기 제거부에 전극 재료를 부착하는 처리를 수행함으로써, 제1 전극이 식각에 의해 패턴되지 않더라도 규정된 모양의 제1 전극을 얻을 수 있다.
그러므로, 제1 전극이 Pt 등과 같은 희귀 금속으로 구성되어 있는 경우라 하더라도, 종래 기술에서와 같이 이를 습식 에칭하거나 건식 에칭할 필요가 없다. 더욱이, 에칭 도중에 잔류물이 생기지 않는다. 더욱이, 전극의 사이즈를 작게 함으로써 집적도를 향상시킬 수 있다. 또한, 제1 전극은 절연막에 의해 둘러싸여 있으므로, 셀들 사이에서 상부 전극과 유전체막이 바람직하게 분리될 수 있다. 상부 전극과 하부 전극 사이도 바람직하게 분리될 수 있으므로, 유전체 커패시터 및 메모리 셀의 누설 전류가 최소화되고 절연 특성이 양호해진다. 또한, 제2 전극은 습식 에칭에 따라 여유를 갖고 상술한 형상으로 처리될 수 있다.
또한, 본 발명에 따르면, 절연막의 제거부를 전술한 전극 형상으로 형성함으로써, 표면으로부터 단지 전극 물질을 처리하여 제1 전극은 상술한 형상으로 형성될 수 있다. 그리하여, 에칭에 의해 제1 전극을 패터닝하는 것은 불필요하게 되고, 에칭하는 것이 어려운 전극 패터닝에서의 절차의 수가 1 만큼 감소되어, 비용과 제조 시간을 감소시키는 등 경제적이고 매우 효율적인 제조가 가능하게 된다.
절연막 (예를 들면, 실리콘 산화물막 또는 티타늄 산화물막)의 패터닝은 플라티늄 등과 같은 희귀 금속으로 구성되어 있는 전극의 패터닝보다 훨신 용이하고, 설계에 따른 제거부는 양호한 재생산성을 갖고 형성될 수 있다.
또한, 본 발명에 있어서, 전술한 패터닝에 따라 절연막과 함께 형성된 제거부에 제1 전극이 제공된다. 그리하여, 종래의 예시 (도 54)에서와 같이 유전체 커패시터의 제조 절차 중에 유전체 커패시터의 배면부를 프래트닝할 필요가 없다. 그러므로, 메모리 셀에 대한 제조 절차의 수가 더욱 감소될 수 있다.

Claims (22)

  1. 제1 전극, 상기 제1 전극과 접촉하여 형성되는 유전성 막, 상기 유전성 막과 접촉하여 형성되는 제2 전극, 및 상기 제1 전극의 주변부와 접촉하여 제공되는 절연막을 포함하고, 상기 절연막에 제거 부분이 선정된 형상으로 형성되며, 적어도 상기 제거 부분 내에 부착된 상기 제1 전극은 선정된 형상으로 처리되어 평탄한 표면을 가지고, 상기 유전성 막이 상기 표면 상에 형성되는 유전성 커패시터.
  2. 제1항에 있어서,
    상기 제1 전극의 표면은 에치 백(etch back) 또는 화학적-기계적 연마 공정에 의해서 평탄한 오목 형상 또는 볼록 형상으로 처리되는 유전성 커패시터.
  3. 제1항에 있어서,
    상기 제1 전극의 적어도 일부분이 사전에 형상화된 상기 절연막의 제거 부분 내에 매립되는 유전성 커패시터.
  4. 제1항 내지 제3항 중의 어느 한 항에 있어서,
    상기 제1 전극은 희금속(rare metal)으로 구성되는 유전성 커패시터.
  5. 제1항에 있어서,
    상기 유전성 막은 고-유전성 물질 또는 강유전성 물질로 구성되는 유전성 커패시터.
  6. 제5항에 있어서,
    상기 유전성 막은 고-유전성 막이고 상기 절연막은 산화 실리콘(silicon oxide) 막으로 구성된 유전성 커패시터.
  7. 제5항에 있어서,
    상기 유전성 막은 강유전성 물질이고 상기 절연막은 산화 티타늄(titanium oxide) 막으로 구성된 유전성 커패시터.
  8. 제1항에 있어서,
    상기 유전성 막과 상기 제2 전극은 상기 제1 전극의 주변부에서 절연막 상에 동일한 패턴(pattern)으로 에칭되는 유전성 커패시터.
  9. 제1항에 있어서,
    장벽 금속층이 상기 제1 전극의 저부(bottom part)에 제공되는 유전성 커패시터.
  10. 제1항의 유전성 커패시터를 메모리 셀 내에 구비하는 유전성 메모리 장치.
  11. 제10항에 있어서,
    유전성 커패시터 부분이 비트선(bit line)의 상부 또는 하부에 되는 유전성 메모리 장치.
  12. 제1 전극, 상기 제1 전극과 접촉하여 형성되는 유전성 막, 상기 유전성 막과 접촉하여 형성되는 제2 전극, 및 상기 제1 전극의 주변부와 접촉하여 제공되는 절연막을 포함하는 유전성 커패시터의 제작 방법에 있어서,
    상기 절연막을 패턴화하여 제거 부분을 형성하는 단계,
    상기 제1 전극용 재료를 적어도 상기 제거 부분 내에 부착시키는 단계,
    상기 제1 전극용 재료를 표면으로부터 처리하여 평탄한 표면을 갖는 선정된 형상으로 만드는 단계, 및
    상기 표면 상에 상기 유전성 막을 형성하는 단계
    를 포함하는 제작 방법.
  13. 제12항에 있어서,
    상기 제1 전극의 표면은 에치 백(etch back) 또는 화학적-기계적 연마 공정에 의해서 평탄한 오목 형상 또는 볼록 형상으로 처리되는 제작 방법.
  14. 제12항에 있어서,
    상기 제1 전극의 적어도 일부분이 사전에 형상화된 상기 절연막의 제거 부분 내에 매립되는 제작 방법.
  15. 제12항에 있어서,
    상기 제1 전극은 희금속으로 구성되는 제작 방법.
  16. 제12항에 있어서,
    상기 유전성 막은 고-유전성 물질 또는 강유전성 물질로 구성되는 제작 방법.
  17. 제16항에 있어서,
    상기 유전성 막은 고-유전성 막이고 상기 절연막은 산화 실리콘 막으로 구성된 제작 방법.
  18. 제16항에 있어서,
    상기 유전성 막은 강유전성 물질이고 산화 티타늄(titanium oxide) 막으로 상기 절연막을 형성하는 제작 방법.
  19. 제12항에 있어서,
    상기 유전성 막과 상기 제2 전극은 상기 제1 전극의 주변부에서 절연막 상에 동일한 패턴으로 에칭되는 제작 방법.
  20. 제12항에 있어서,
    장벽 금속층이 상기 제1 전극의 저부에 제공되는 제작 방법.
  21. 유전성 메모리 장치의 제작 방법에 있어서,
    유전성 커패시터가 제12항의 제작 방법에 따라 메모리 셀 내에 제작되는 제작 방법.
  22. 제21항에 있어서,
    유전성 커패시터 부분이 비트선(bit line)의 상부 또는 하부에 되는 제작 방법.
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