JP4497260B2 - 半導体集積回路装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）を有する半導体集積回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＤＲＡＭのメモリセルは、一般に、半導体基板の主面上にマトリクス状に配置された複数のワード線と複数のビット線との交点に配置される。１個のメモリセルは、それを選択する１個のＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor）と、このＭＩＳＦＥＴに直列に接続された１個の情報蓄積用容量素子（キャパシタ）とで構成される。
【０００３】
メモリセル選択用ＭＩＳＦＥＴは、周囲を素子分離領域で囲まれた活性領域に形成され、主としてゲート絶縁膜、ワード線と一体に構成されたゲート電極およびソース、ドレインを構成する一対の半導体領域によって構成される。メモリセル選択用ＭＩＳＦＥＴは、通常１つの活性領域に２個形成され、これら２個のＭＩＳＦＥＴのソース、ドレイン（半導体領域）の一方が活性領域の中央部で共有される。
【０００４】
ビット線は、上記メモリセル選択用ＭＩＳＦＥＴの上部に配置され、多結晶シリコンなどからなるプラグが埋め込まれた接続孔を通じてソース、ドレイン（半導体領域）の一方（２個のＭＩＳＦＥＴに共有された半導体領域）と電気的に接続される。また、情報蓄積用容量素子は、ビット線の上部に配置され、同じく多結晶シリコンなどからなるプラグが埋め込まれた接続孔を通じてメモリセル選択用ＭＩＳＦＥＴのソース、ドレイン（半導体領域）の他方と電気的に接続される。
【０００５】
このように、近年のＤＲＡＭは、メモリセルの微細化に伴う蓄積電荷量の減少を補う対策として、情報蓄積用容量素子をビット線の上部に配置する立体構造を採用している。しかし、メモリセルの微細化がさらに進む２５６メガビット以降の大容量ＤＲＡＭの場合は、情報蓄積用容量素子を立体化するだけでは蓄積電荷量の減少を補うことが困難であると考えられている。
【０００６】
そこで、情報蓄積用容量素子の誘電体膜として、酸化タンタル（Ｔａ2Ｏ5）、チタン酸ストロンチウム（ＳＴＯ）、チタン酸バリウムストロンチウム（ＢＳＴ）などの高誘電体（強誘電体）材料を採用することが検討されている。すなわち、酸化タンタルは、比誘電率が４０程度、ＳＴＯ、ＢＳＴは２００〜５００程度と高いことから、これらの高（強）誘電体材料を誘電体膜として用いることにより、窒化シリコン（比誘電率＝７〜８）などを誘電体膜に用いる場合に比べて蓄積電荷量の大幅な増加が期待できるからである。
【０００７】
しかし、これらの高（強）誘電体材料は、単に成膜しただけでは高い比誘電率が得られず、かつ膜のリーク電流も大きいため、成膜後に７５０℃以上の酸素雰囲気中で熱処理を行うことによって、結晶化および膜質の改善を図る必要がある。そのため、情報蓄積用容量素子の誘電体膜に高（強）誘電体材料を用いる場合は、この高温熱処理によるＭＩＳＦＥＴの特性変動といった問題が生じる。
【０００８】
そこで、誘電体膜に高（強）誘電体材料を用いる場合には、その下地となる下部電極にＲｕ（ルテニウム）、Ｐｔ（プラチナ）、Ｉｒ（イリジウム）などの白金族金属が使用される。これらの金属表面に高（強）誘電体膜を堆積した場合には、６５０℃〜６００℃といった通常の熱処理より１００℃以上も低温の熱処理で膜の結晶化および膜質の改善を図ることができるため、製造工程全体の熱処理量を低減し、ＭＩＳＦＥＴの特性変動を防止することができる。
【０００９】
【発明が解決しようとする課題】
本発明者らは、２５６メガビット以降のＤＲＡＭを開発するにあたり、ビット線の上部に厚い酸化シリコン膜を堆積し、次いでこの酸化シリコン膜をエッチングして深い溝を形成した後、この溝の内壁に白金族金属膜を堆積することによって表面積の大きい下部電極を形成する、というプロセスを検討している。
【００１０】
ところが、Ｒｕなどの白金族金属は、一般に酸化シリコンなどの絶縁膜に対する接着性が乏しいため、下部電極の上部に高（強）誘電体膜を堆積した後の熱処理工程などにおいて金属膜に体積変化が生じた際、酸化シリコン膜との界面で剥離が生じ易いという問題がある。そのため、誘電体膜を高（強）誘電体材料で構成し、その下地の電極をＲｕ、Ｐｔ、Ｉｒなどの白金族金属で構成した容量素子を有するＤＲＡＭにおいては、白金族金属膜と酸化シリコン膜との界面での剥離を防止する対策が不可欠となる。
【００１１】
なお、上記のような問題について対策した技術として、本願の出願人と同一の出願人が日本国に出願した特願平１２−６３７３５号がある。
【００１２】
本発明の目的は、容量素子の下部電極を構成する白金族金属膜と酸化シリコン膜との接着性を向上させる技術を提供することにある。
【００１３】
本発明の他の目的は、容量素子の表面積を増やすと共に誘電体膜の高誘電率化を図ることによって、メモリセルを微細化した場合においても所望する蓄積電荷量値を確保することのできる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明の半導体集積回路装置は、半導体基板の主面上の絶縁膜に開孔された溝または孔の内部に第１電極、誘電体膜および第２電極からなる容量素子が形成され、前記溝または孔の側壁と前記第１電極との間にＴａＮ層が介在しているものである。
【００１７】
本発明の半導体集積回路装置の製造方法は、半導体基板の主面上に絶縁膜を形成し、前記絶縁膜に溝または孔を開孔した後、前記溝または孔の側壁にＴａＮ層を形成する工程と、前記ＴａＮ層の上部に金属膜からなる第１電極、誘電体膜および第２電極からなる容量素子を形成する工程とを有している。
【００１８】
上記した手段によれば、容量素子の誘電体膜に高温熱処理を施したときに第１電極が絶縁膜から剥離する不具合を防止できる。
【００１９】
本発明の半導体集積回路装置の製造方法は、半導体基板の主面上に第１絶縁膜を形成し、前記第１絶縁膜に複数の溝または孔を開孔した後、前記溝または孔の側壁にＴａＮ層を形成する工程と、塩素を含む雰囲気中でのドライエッチングによって、前記第１絶縁膜の上部の前記ＴａＮ膜を選択的に除去する工程と、前記溝または孔の内部に金属膜からなる第１電極、誘電体膜および第２電極からなる容量素子を形成する工程とを有している。
【００２０】
上記した手段によれば、塩素を含む雰囲気中でＴａＮ膜をドライエッチングすることにより、第１絶縁膜に対するＴａＮ膜のエッチング選択比が大きくなるので、ＴａＮ膜をエッチングする際に生じる第１絶縁膜の目減り量を低減することができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
（実施の形態１）
図１は、本実施形態のＤＲＡＭを形成したシリコンチップ１Ａの全体平面図である。長方形のシリコンチップ１Ａの主面には、例えば２５６Ｍbit(メガビット)〜１Ｇbit(ギガビット)の記憶容量を有するＤＲＡＭが形成されている。このＤＲＡＭは、複数のメモリアレイ（ＭＡＲＹ）に分割された記憶部とそれらの周囲に配置された周辺回路部（ＰＣ）とで構成されている。シリコンチップ１Ａの主面の中央部には、ワードドライバＷＤ、データ線選択回路などの制御回路や、入出力回路、ボンディングパッドＢＰなどが配置されている。また、メモリアレイ（ＭＡＲＹ）の間には、センスアンプＳＡが配置されている。
【００２３】
メモリアレイ（ＭＡＲＹ）は、マトリクス状に配置された複数のワード線およびビット線と、それらの交点に配置された複数のメモリセルとによって構成されている。図２および図３は、ＤＲＡＭのメモリアレイ（ＭＡＲＹ）の一部を示すシリコン基板（以下、単に基板という）１の断面図である。
【００２４】
１ビットの情報を記憶する１個のメモリセルは、基板１のｐ型ウエル３に形成された１個のメモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された１個の情報蓄積用容量素子（キャパシタ）Ｃとで構成されている。メモリセル選択用ＭＩＳＦＥＴＱｓは、主としてゲート電極６（ワード線ＷＬ）、ソース、ドレイン（ｎ型半導体領域８）およびこれらの図には示さないゲート絶縁膜５によって構成されている。メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域８）の一方は情報蓄積用容量素子Ｃと電気的に接続され、他方はビット線ＢＬと電気的に接続されている。
【００２５】
図示のように、メモリセルは、情報蓄積容量部である情報蓄積用容量素子Ｃをメモリセル選択用ＭＩＳＦＥＴＱｓの上部に配置するスタックド・キャパシタ(Stacked capacitor)構造を採用している。情報蓄積用容量素子Ｃは、Ｒｕ（ルテニウム）を主成分として含む金属からなる下部電極（ストレージノード）３２と、下部電極３２の上部に形成されたＴａ2Ｏ5（酸化タンタル）を主成分として含む誘電体膜３４と、誘電体膜３４の上部に形成されたＲｕ膜およびＷ（タングステン）膜を主成分として含む金属からなる上部電極（プレート電極）３５とによって構成されている。この情報蓄積用容量素子Ｃは、メモリセル選択用ＭＩＳＦＥＴＱｓの上部の厚い膜厚の酸化シリコン膜２４に形成された高アスペクト比の溝２９の内部に形成されている。
【００２６】
情報蓄積用容量素子Ｃの下部電極３２とメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方（ｎ型半導体領域８）とは、コンタクトホール１２およびその上部のスルーホール１９を通じて電気的に接続されている。コンタクトホール１２およびスルーホール１９のそれぞれの内部には、多結晶シリコン膜からなるプラグ１３、２２が埋め込まれている。
【００２７】
情報蓄積用容量素子Ｃの下部電極３２とその下部のスルーホール１９に埋め込まれたプラグ２２との界面には、下部電極３２を構成するＲｕとプラグ２２を構成する多結晶シリコンとが、製造工程の途中で行われる熱処理によって不所望のシリサイド反応を引き起こすのを防ぐために、ＴａＮ（窒化タンタル）などからなるバリア層２５が形成されている。また、下部電極３２が形成された溝２９の内壁には、下部電極３２を構成するＲｕと酸化シリコン膜２４との剥離を防ぐための接着層として、ＴａＮ膜３０が形成されている。
【００２８】
次に、本実施形態のＤＲＡＭの製造方法を図４〜図６５を用いて工程順に説明する。なお、以下で説明するＤＲＡＭの製造工程のうち、基板１の主面上にメモリセル選択用ＭＩＳＦＥＴＱｓを形成し、続いてメモリセル選択用ＭＩＳＦＥＴＱｓの上部にビット線ＢＬを形成するまでの工程については、例えば特願平１１−１６６３２０号（松岡ら）に詳細な記載がある。従って、本実施形態では、ビット線ＢＬを形成するまでの工程についてはその概要を記載するに止め、主要な構成部分である情報蓄積用容量素子Ｃの製造工程について詳述する。なお、ビット線ＢＬを形成するまでの工程は、以下で説明する工程に限定されるものではない。
【００２９】
まず、図４（メモリアレイの要部平面図）、図５（図４のＡ−Ａ線に沿った断面図）、図６（図４のＢ−Ｂ線に沿った断面図）および図７（図４のＣ−Ｃ線に沿った断面図）に示すように、例えばｐ型の単結晶シリコンからなる基板１の主面の素子分離領域に素子分離溝２を形成する。素子分離溝２は、基板１の表面をエッチングして深さ３００〜４００ｎｍ程度の溝を形成し、続いてこの溝の内部を含む基板１上にＣＶＤ(Chemical Vapor Deposition)法で酸化シリコン膜４（膜厚６００ｎｍ程度）を堆積した後、酸化シリコン膜４を化学機械研磨(Chemical Mechanical Polishing;ＣＭＰ)法で研磨、平坦化することによって形成する。酸化シリコン膜４は、例えば酸素（またはオゾン）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積し、その後、１０００℃程度のドライ酸化を行って膜を緻密化（デンシファイ）する。
【００３０】
図４に示すように、上記素子分離溝２を形成することにより、素子分離溝２によって周囲を囲まれた細長い島状の活性領域（Ｌ）が同時に多数形成される。後述するように、これらの活性領域（Ｌ）のそれぞれには、ソース、ドレインの一方を共有するメモリセル選択用ＭＩＳＦＥＴＱｓが２個ずつ形成される。
【００３１】
次に、基板１にＢ（ホウ素）をイオン打ち込みすることによってｐ型ウエル３を形成し、続いてｐ型ウエル３の表面をＨＦ（フッ酸）系の洗浄液で洗浄した後、基板１を熱酸化することによってｐ型ウエル３の活性領域（Ｌ）の表面に酸化シリコン系の清浄なゲート絶縁膜５（膜厚６ｎｍ程度）を形成する。なお、ゲート絶縁膜５は、基板１の熱酸化によって形成される酸化シリコン系絶縁膜の他、それよりも誘電率が大きい窒化シリコン系絶縁膜、金属酸化物系絶縁膜（酸化タンタル膜、酸化チタン膜など）であってもよい。これらの高誘電体絶縁膜は、基板１上にＣＶＤ法やスパッタリング法で成膜することによって形成する。
【００３２】
次に、図８〜図１０に示すように、ゲート絶縁膜５の上部にゲート電極６を形成する。ゲート電極６は、活性領域（Ｌ）以外の領域ではワード線（ＷＬ）として機能する。ゲート電極６（ワード線ＷＬ）は、例えばゲート絶縁膜５の上部にＰ（リン）などをドープしたｎ型多結晶シリコン膜（膜厚７０ｎｍ程度）、ＷＮ（窒化タングステン）またはＴｉＮ（窒化チタン）からなるバリアメタル膜（膜厚５ｎｍ〜１０ｎｍ程度）、Ｗ（タングステン）膜（膜厚１００ｎｍ程度）および窒化シリコン膜７（膜厚１５０ｎｍ程度）を順次堆積した後、フォトレジスト膜をマスクにしてこれらの膜をドライエッチングすることによって形成する。多結晶シリコン膜および窒化シリコン膜７はＣＶＤ法で堆積し、バリアメタル膜およびＷ膜はスパッタリング法で堆積する。
【００３３】
次に、図１１〜図１３に示すように、ｐ型ウエル３にＡｓ（ヒ素）またはＰ（リン）をイオン打ち込みしてゲート電極６の両側のｐ型ウエル３にｎ型半導体領域８（ソース、ドレイン）を形成する。ここまでの工程により、メモリセル選択用ＭＩＳＦＥＴＱｓが略完成する。
【００３４】
次に、図１４〜図１７に示すように、基板１上にＣＶＤ法で窒化シリコン膜９（膜厚５０ｎｍ）および酸化シリコン膜１０（膜厚６００ｎｍ程度）を堆積し、続いて酸化シリコン膜１０の表面を化学機械研磨法で平坦化した後、フォトレジスト膜（図示せず）をマスクにして酸化シリコン膜１０および窒化シリコン膜９をドライエッチングすることにより、メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域８）の上部にコンタクトホール１１、１２を形成する。酸化シリコン膜１０のエッチングは、窒化シリコンに対する選択比が大きい条件で行い、窒化シリコン膜９のエッチングは、シリコンや酸化シリコンに対するエッチング選択比が大きい条件で行う。これにより、コンタクトホール１１、１２をゲート電極６（ワード線ＷＬ）に対して自己整合（セルフアライン）で形成することができる。
【００３５】
次に、図１８および図１９に示すように、コンタクトホール１１、１２の内部にプラグ１３を形成する。プラグ１３を形成するには、酸化シリコン膜１０の上部にＰをドープしたｎ型多結晶シリコン膜をＣＶＤ法で堆積することによってコンタクトホール１１、１２の内部にｎ型多結晶シリコン膜を埋め込んだ後、コンタクトホール１１、１２の外部のｎ型多結晶シリコン膜を化学機械研磨法（またはドライエッチング）で除去する。
【００３６】
次に、酸化シリコン膜１０の上部にＣＶＤ法で酸化シリコン膜１４（膜厚１５０ｎｍ程度）を堆積した後、図２０〜図２２に示すように、フォトレジスト膜（図示せず）をマスクにしてコンタクトホール１１の上部の酸化シリコン膜１４をドライエッチングすることにより、後の工程で形成されるビット線（ＢＬ）とコンタクトホール１１とを接続するためのスルーホール１５を形成する。
【００３７】
次に、図２３および図２４に示すように、スルーホール１５の内部にプラグ１６を形成する。プラグ１６を形成するには、酸化シリコン膜１４の上部に例えばスパッタリング法でＴｉＮからなるバリアメタル膜を堆積し、続いてバリアメタル膜の上部にＣＶＤ法でＷ膜を堆積することによってスルーホール１５の内部にこれらの膜を埋め込んだ後、スルーホール１５の外部のこれらの膜を化学機械研磨法で除去する。
【００３８】
次に、図２５〜図２８に示すように、酸化シリコン膜１４の上部にビット線ＢＬを形成する。ビット線ＢＬを形成するには、例えば酸化シリコン膜１４の上部にスパッタリング法でＴｉＮ膜（膜厚１０ｎｍ程度）を堆積し、続いてＴｉＮ膜の上部にＣＶＤ法でＷ膜（膜厚５０ｎｍ程度）を堆積した後、フォトレジスト膜をマスクにしてこれらの膜をドライエッチングする。ビット線ＢＬは、その下部のスルーホール１５に埋め込まれたプラグ１６およびさらにその下部のコンタクトホール１１に埋め込まれたプラグ１３を介してメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域８）の一方と電気的に接続される。
【００３９】
次に、図２９〜図３２に示すように、ビット線ＢＬの上部にＣＶＤ法で膜厚３００ｎｍ程度の酸化シリコン膜１７および膜厚２００ｎｍ程度の窒化シリコン膜１８を堆積した後、フォトレジスト膜（図示せず）をマスクにして窒化シリコン膜１８および酸化シリコン膜１７をドライエッチングすることにより、プラグ１３が埋め込まれたコンタクトホール１１の上部にスルーホール１９を形成する。
【００４０】
スルーホール１９は、その径がその下部のコンタクトホール１１の径よりも小さくなるように形成する。具体的には、窒化シリコン膜１８の上部にＣＶＤ法で多結晶シリコン膜２０を堆積し、続いてスルーホール１９を形成する領域の多結晶シリコン膜２０をドライエッチングして孔を形成した後、多結晶シリコン膜２０の上部にさらに多結晶シリコン膜（図示せず）を堆積する。次に、多結晶シリコン膜２０の上部の多結晶シリコン膜を異方性エッチングすることによって孔の側壁にサイドウォールスペーサ２１を形成し、続いて多結晶シリコン膜２０とサイドウォールスペーサ２１とをマスクに用いて孔の底部の窒化シリコン膜１８および酸化シリコン膜１７をドライエッチングする。
【００４１】
また、図２９および図３２に示すように、スルーホール１９は、その中心がその下部のコンタクトホール１１の中心よりもビット線ＢＬから離れる方向にオフセットされる。このように、スルーホール１９の径をその下部のコンタクトホール１１の径よりも小さくし、かつその中心をビット線ＢＬから離れる方向にオフセットさせることにより、メモリセルサイズを縮小した場合においても自己整合コンタクト(Self Align Contact；ＳＡＣ)技術を用いることなく、スルーホール１９（の内部に埋め込まれるプラグ２２）とビット線ＢＬとのショートを防止することができる。また、スルーホール１９の径をその下部のコンタクトホール１１の径よりも小さくすることにより、それらの中心をずらしても両者のコンタクト面積を十分に確保することができる。
【００４２】
次に、スルーホール１９の形成に用いたマスク（多結晶シリコン膜２０およびサイドウォールスペーサ２１）をドライエッチングで除去した後、図３３および図３４に示すように、スルーホール１９の内部にプラグ２２を形成する。プラグ２２を形成するには、まず窒化シリコン膜１８の上部にＰをドープしたｎ型多結晶シリコン膜をＣＶＤ法で堆積することによって、スルーホール１９の内部に多結晶シリコン膜を埋め込み、続いてスルーホール１９の外部の多結晶シリコン膜を化学機械研磨法（またはドライエッチング）で除去する。このとき、多結晶シリコン膜をオーバー研磨（またはオーバーエッチング）することによって、プラグ２２の表面の高さをスルーホール１９の上端部より下方に後退させる。
【００４３】
次に、図３５および図３６に示すように、プラグ２２の上部にバリア層２５を形成する。バリア層２５を形成するには、窒化シリコン膜１８の上部にスパッタリング法でＴａＮ膜を堆積した後、続いてスルーホール１９の外部のＴａＮ膜を化学機械研磨法（またはドライエッチング）で除去する。バリア層２５は、後述する製造工程の途中で行われる熱処理によって、下部電極３２を構成するＲｕとプラグ２２を構成する多結晶シリコンとが不所望のシリサイド反応を引き起こすのを防ぐために形成する。
【００４４】
次に、図３７および図３８に示すように、窒化シリコン膜１８の上部にＣＶＤ法で酸化シリコン膜２４を堆積する。情報蓄積用容量素子Ｃの下部電極３２は、次の工程で酸化シリコン膜２４に形成される溝２９の内部に形成される。従って、酸化シリコン膜２４の膜厚がこの下部電極３２の高さを規定するので、下部電極３２の表面積を大きくして蓄積電荷量を増やすためには、酸化シリコン膜２４を２μｍ程度の厚い膜厚で堆積する。酸化シリコン膜２４は、例えば酸素とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積し、その後、必要に応じてその表面を化学機械研磨法で平坦化する。
【００４５】
次に、図３９および図４０に示すように、酸化シリコン膜２４の上部にスパッタリング法で膜厚２００ｎｍ程度のＷ膜２６を堆積し、続いてＷ膜２６の上部に反射防止膜２７を塗布した後、反射防止膜２７の上部にフォトレジスト膜２８を形成する。Ｗ膜２６は、酸化シリコン膜２４に対するエッチング選択比がフォトレジスト膜に比べて大きいので、厚い膜厚の酸化シリコン膜２４をエッチングする際のマスクとして使用される。
【００４６】
次に、図４１および図４２に示すように、フォトレジスト膜２８をマスクにして反射防止膜２７をドライエッチングし、続いて図４３および図４４に示すように、Ｗ膜２６をドライエッチングすることによって、酸化シリコン膜２４をエッチングするためのマスクパターン（Ｗ膜２８）を形成する。
【００４７】
次に、フォトレジスト膜２８および反射防止膜２７を除去した後、図４５および図４６に示すように、Ｗ膜２８をマスクにして酸化シリコン膜２４をドライエッチングすることにより、その底部にスルーホール１９内のバリア層２５の表面が露出する深い溝２９を形成する。溝２９の形成には、例えばＣ5Ｆ8＋Ｏ2＋Ａｒ（アルゴン）ガスをエッチングガスに用いた平行平板型反応性イオンエッチング装置を使用し、酸化シリコン膜２４を異方的にドライエッチングする。図４７に示すように、溝２９は、ワード線ＷＬの延在方向に長辺を有し、かつビット線ＢＬの延在方向に短辺を有する矩形の平面パターンで構成される。
【００４８】
特に限定はされないが、本実施形態では、酸化シリコン膜２４をドライエッチングして上記溝２９を形成した後、フッ酸系のエッチング液（ＨＦ：ＮＨ4Ｆ＝１：２００）を使って溝２９の内壁の酸化シリコン膜２４をウェットエッチングする。このウェットエッチングを行うことにより、溝２９の内壁が等方的にエッチングされ、溝２９の径が僅かに大きくなると共に、図４８および図４９に示すように、溝２９の側壁下端部と底面部分との間（図の矢印で示す領域）の酸化シリコン膜２４に丸みが付く。この丸みを効果的に付けるためには、酸化シリコン膜２４をドライエッチングして溝２９を形成する際、溝２９の底部のエッチング量を少なくすることによって、あらかじめ溝２９の底部近傍の径を上部の径より細くしておき、その後、溝２９の内壁の酸化シリコン膜２４をウェットエッチングするとよい。
【００４９】
このように、溝２９の側壁下端部と底面部分との間の酸化シリコン膜２４に丸みを付けておくことにより、後の工程で溝２９の内部に堆積する接着層（ＴａＮ膜３０）や下部電極材料（Ｒｕ膜３２ａ）がその後の熱処理によって体積変化した場合でも、溝２９の側壁下端部と底面部分との間の領域で剥離を引き起こすことがない。
【００５０】
次に、酸化シリコン膜２４のエッチングマスクとして使用したＷ膜２６を過酸化水素水で除去した後、図５０および図５１に示すように、溝２９の内部を含む酸化シリコン膜２４の上部に膜厚１５ｎｍ程度のＴａＮ膜３０をスパッタリング法で堆積する。ＴａＮ膜３０は、後の工程で溝２９の内部に堆積する下部電極材料（Ｒｕ膜３２ａ）および酸化シリコン膜２４のいずれに対しても接着性が高いという特徴があるため、下部電極材料（Ｒｕ膜３２ａ）と酸化シリコン膜２４との界面剥離を防ぐ接着層として機能する。
【００５１】
次に、図５２および図５３に示すように、溝２９の内部に絶縁膜３１を堆積した後、溝２９の外部のＴａＮ膜３０をドライエッチングによって除去する。絶縁膜３１は、溝２９の底部のＴａＮ膜３０がエッチングイオンによって削られるのを防ぐマスクとして使用するので、溝２９の内部全体に埋め込む必要はなく、少なくとも溝２９の底部近傍を覆う程度の膜厚で堆積すればよい。絶縁膜３１は、例えばフォトレジストやスピンオングラスなどで構成する。絶縁膜３１をフォトレジストで構成する場合は、ポジ型のフォトレジスト膜を溝２９の内部を含む酸化シリコン膜２４の上部にスピン塗布した後、全面露光および現像を行って溝２９の外部の露光部を除去し、溝２９の内部に未露光部を残せばよい。
【００５２】
図５４（ａ）は、溝２９の側壁上端部の拡大図である。図示のように、溝２９の外部のＴａＮ膜３０をドライエッチングによって除去する際は、溝２９の側壁上端部のＴａＮ膜３０も除去し、ＴａＮ膜３０の上端部を溝２９の開孔端部よりも下方に後退（リセス）させると共にテーパ状に加工する。ＴａＮ膜３０の上端部のリセス量は、例えば１００ｎｍ程度とし、テーパ角（θ）は、例えば４５°以下とする。また、酸化シリコン膜２４に対するＴａＮ膜３０のエッチング選択比を十分に確保するため、ＴａＮ膜３０をエッチングするガスは、塩素ガスまたは塩素ガスとＡｒ（アルゴン）との混合ガスを使用する。
【００５３】
次に、溝２９の内部の絶縁膜３１をアッシング処理などによって除去した後、図５５、図５６および図５４（ｂ）に示すように、溝２９の内部を含む酸化シリコン膜２４の上部にＲｕ膜３２ａを堆積する。Ｒｕ膜３２ａは、スパッタリング法で堆積した膜厚１５ｎｍ程度の膜とＣＶＤ法で堆積した膜厚３５ｎｍ程度の膜との積層膜で構成する。スパッタリング法で堆積したＲｕ膜は、ＣＶＤ法で堆積したＲｕ膜に比べて酸化シリコン膜２４との接着性がよいという特徴がある。一方、ＣＶＤ法で堆積したＲｕ膜は、スパッタリング法で堆積したＲｕ膜に比べて段差被覆性がよいため、深い溝２９の底部および側壁をほぼ均一な膜厚で覆うことができる。
【００５４】
次に、７００℃、１分程度の熱処理を行ってＲｕ膜３２ａをデンシファイ（緻密化）した後、図５７および図５８に示すように、溝２９の内部に絶縁膜３３を埋め込み、溝２９の外部のＲｕ膜３２ａをドライエッチングによって除去する。絶縁膜３３は、溝２９の底部のＲｕ膜３２ａがエッチングイオンによって削られるのを防ぐマスクとして使用され、例えばフォトレジストやスピンオングラスなどで構成する。
【００５５】
前述したように、本実施形態では、ＴａＮ膜３０の上端部を溝２９の開孔端部よりも下方にリセスさせる。そのため、図５４（ｃ）に拡大して示すように、溝２９の外部のＲｕ膜３２ａを除去した際、溝２９の側壁に残ったＲｕ膜３２ａの上端部にＴａＮ膜３０が露出することはない。また、ＴａＮ膜３０の上端部をテーパ状に加工したことにより、ＴａＮ膜３０の上端部近傍においてＲｕ膜３２ａの膜厚が薄くなることもない。
【００５６】
次に、図５９および図６０に示すように、溝２９の内部に埋め込んだ絶縁膜３３をアッシング処理などによって除去する。ここまでの工程により、溝２９の内壁にＲｕ膜３２ａによって構成される下部電極３２が形成される。下部電極３２は、その下部のスルーホール１９およびさらにその下部のコンタクトホール１２を通じてメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域８（ソース、ドレイン）の他方と電気的に接続される。
【００５７】
次に、図６１および図６２に示すように、下部電極３２が形成された溝２９の内壁および酸化シリコン膜２４の表面に酸化タンタルからなる膜厚１０ｎｍ程度の誘電体膜３４を堆積する。酸化タンタル膜は、例えば原料ガスにペンタエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5）と酸素とを用い、温度４３０℃、圧力５０Ｐａの条件で堆積し、その後、膜の結晶化と膜質の改善とを図るために、酸素雰囲気中で６５０°程度の熱処理を行う。
【００５８】
本実施形態では、ＴａＮ膜３０の上端部を溝２９の開孔端部よりも下方にリセスさせ、ＴａＮ膜３０をＲｕ膜３２ａで完全に覆うようにしたので、図５４（ｄ）に拡大して示すように、溝２９の内壁および酸化シリコン膜２４の表面に酸化タンタルからなる誘電体膜３４を堆積したときに、ＴａＮ膜３０と誘電体膜３４とが接触することはない。
【００５９】
これにより、酸化タンタル膜を酸素雰囲気中で熱処理した際、酸化タンタル膜中の酸素がＴａＮ膜３０中に拡散することがないので、ＴａＮ膜３０が酸化されることによって生じる形状異常（ふくれ）や、酸化シリコン膜２４との界面での剥がれを防止することができる。また、酸化タンタル膜が還元されて導電性を持った金属タンタルとなることによるリーク電流の増加を防止することができる。
【００６０】
次に、図６３および図６４に示すように、誘電体膜３４の上部にスパッタリング法およびＣＶＤ法で膜厚１００ｎｍ程度のＲｕ膜３５ａを堆積し、続いてＲｕ膜３５ａの上部にスパッタリング法で膜厚１００ｎｍ程度のＷ膜３５ｂを堆積した後、図６５および図６６に示すように、フォトレジスト膜３６をマスクにしたドライエッチングでメモリアレイ（ＭＡＲＹ）以外の領域のＷ膜３５ｂおよびＲｕ膜３５ａを除去することによって上部電極３５を形成する。このエッチングを行う際は、図６５に示すように、フォトレジスト膜３５の端部をラウンド状に加工しておくとよい。これにより、Ｗ膜３５ｂおよびＲｕ膜３５ａの端部側壁にエッチングの反応生成物が付着し難くなるので、これらの膜のエッチング制御性が向上する。
【００６１】
ここまでの工程により、下部電極３２、誘電体膜３４および上部電極３５によって構成される情報蓄積用容量素子Ｃが完成し、前記図２および図３に示したような、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積容量素子Ｃとで構成されるメモリセルが略完成する。
【００６２】
その後、情報蓄積用容量素子Ｃの上部に層間絶縁膜を挟んで２層程度のＡｌ配線を形成し、最上層のＡｌ配線の上部にパッシベーション膜を形成するが、これらの図示は省略する。
【００６３】
以上詳述したように、本実施形態によれば、酸化シリコン膜２４に開孔した溝２９の内壁に情報蓄積用容量素子Ｃの下部電極３２を形成するに際し、下部電極３２を構成するＲｕ膜３２ａと酸化シリコン膜２４との界面に、ＴａＮ膜３０によって構成される接着層を介在させることにより、Ｒｕ膜３２ａの剥離を確実に防止することができる。
【００６４】
また、酸化シリコン膜２４に開孔した溝２９の側壁下端部と底面部分との間に丸みを付けることにより、溝２９の内部に堆積する接着層（ＴａＮ膜３０）や下部電極材料（Ｒｕ膜３２ａ）がその後の熱処理によって体積変化した場合でも、溝２９の側壁下端部と底面部分との間の領域で剥離を引き起こすことがない。
【００６５】
また、接着層を構成するＴａＮ膜３０の上端部を溝２９の開孔端部よりも下方にリセスさせ、ＴａＮ膜３０をＲｕ膜３２ａで完全に覆うことにより、ＴａＮ膜３０と誘電体膜３４との接触を確実に防ぐことができるので、ＴａＮ膜３０の形状異常（ふくれ）や剥がれを防止することができると共に、誘電体膜３４のリーク電流の増加を防止することができる。
【００６６】
なお、情報蓄積用容量素子Ｃの下部電極材料は、本実施形態で用いたＲｕに限定されるものではなく、Ｐｔ（プラチナ）、Ｉｒ（イリジウム）など、Ｒｕ以外の白金族金属で構成することもできる。本実施形態で使用したＲｕは、過剰な酸化性雰囲気中で熱処理した場合、Ｒｕ自身が酸化されて酸化ルテニウムを形成し、後の工程で不都合を生じる場合があるが、Ｐｔはこのような酸化物を形成しないという利点がある。
【００６７】
また、情報蓄積用容量素子Ｃの誘電体膜材料は、本実施形態で用いた酸化タンタルに限定されるものではなく、チタン酸バリウム、チタン酸ストロンチウム、チタン酸バリウムストロンチウム、チタン酸鉛、チタン酸ジルコン酸鉛などのペロブスカイト型金属酸化物からなる高（強）誘電体またはそれらの積層体で構成することもできる。これらの高（強）誘電体材料を使用する場合でも、成膜後に膜を結晶化または改質する熱処理工程が必須となるため、酸化タンタルを使用する本実施形態と同様の効果が得られる。
【００６８】
さらに、情報蓄積用容量素子Ｃの上部電極材料は、本実施形態で用いたＲｕとＷとの積層体に限定されるものではなく、Ｗ、Ｒｕ、Ｐｔ、Ｉｒなどの金属またはこれらの金属とＴｉＮとを積層したものなどで構成することもできる。
【００６９】
（実施の形態２）
本実施形態の製造方法は、酸化シリコン膜２４に溝２９を形成し、続いて溝２９の内部を含む酸化シリコン膜２４の上部にＴａＮ膜３０を堆積するまでの工程（前記図４〜図５１の工程）が前記実施の形態１と同一であるため、その説明は省略し、以降の工程についてのみ説明する。
【００７０】
まず、前記図５１に示した工程に引き続き、図６７に示すように、溝２９の内部に絶縁膜３１を堆積し、溝２９の外部のＴａＮ膜３０をドライエッチングによって除去する。エッチングガスは、塩素ガスまたは塩素ガスとＡｒ（アルゴン）との混合ガスを使用する。
【００７１】
次に、溝２９の内部の絶縁膜３１をアッシング処理などによって除去した後、図６８に示すように、溝２９の内部に残ったＴａＮ膜３０の表面にＲｕ膜３２ｂを形成する。このＲｕ膜３２ｂは、Ｒｕが金属の表面に選択的に成長し、酸化シリコンなどの絶縁膜の表面には成長しないという性質を利用した選択ＣＶＤ法によって形成する。ここまでの工程により、溝２９の内壁にＲｕ膜３２ｂによって構成される下部電極３２が形成される。
【００７２】
次に、図６９に示すように、下部電極３２が形成された溝２９の内壁および酸化シリコン膜２４の表面に、前記実施の形態１と同様の方法で酸化タンタルからなる誘電体膜３４を堆積し、続いて膜の結晶化と膜質の改善とを図るために、酸素雰囲気中で６５０°程度の熱処理を行う。
【００７３】
ここで、前記図６７に示した工程で行われるＴａＮ膜３０のエッチング量と誘電体膜３４の特性との関係について、図７０を用いて説明する。
【００７４】
図７０（ａ）は、溝２９の外部、すなわち酸化シリコン膜２４の上部のＴａＮ膜３０をドライエッチングによって除去する際、下地の酸化シリコン膜２４との選択比を小さくし、酸化シリコン膜２４の上面をある程度エッチングした場合である。この場合は、溝２９の内部に残ったＴａＮ膜３０の上端部が酸化シリコン膜２４の上面よりも上方に突き出た状態となる。
【００７５】
この状態でＴａＮ膜３０の表面にＲｕ膜３２ｂを選択成長させると、ＴａＮ膜３０の上端部に選択成長したＲｕ膜３２ｂが酸化シリコン膜２４の上面よりも上方に突き出た状態となる。そのため、この領域に電界が集中し、その後に堆積する誘電体膜３４のリーク電流がこの領域で増大してしまう。
【００７６】
図７０（ｂ）は、ＴａＮ膜３０の上端部が酸化シリコン膜２４の上面と同じ高さになるようにエッチングした場合である。この場合も、ＴａＮ膜３０の上端部に選択成長したＲｕ膜３２ｂが酸化シリコン膜２４の上面よりも上方に突き出た状態となるため、その後に堆積する誘電体膜３４のリーク電流がこの領域で増大してしまう。
【００７７】
図７０（ｃ）は、ＴａＮ膜３０の上端部が酸化シリコン膜２４の上面よりも下方にリセスするようにエッチングした場合である。ここでのリセス量は、Ｒｕ膜３２ｂの膜厚（例えば５０ｎｍ）と同程度とする。
【００７８】
この場合は、ＴａＮ膜３０の上端部に選択成長したＲｕ膜３２ｂの上端部が酸化シリコン膜２４の上面と同じ高さになり、それよりも上方に突き出ることはない。従って、Ｒｕ膜３２ｂの上端部に電界が集中することはないので、その後に堆積する誘電体膜３４のリーク電流がこの領域で増大することはない。
【００７９】
図７０（ｄ）は、同図（ｃ）と同じくＴａＮ膜３０の上端部が酸化シリコン膜２４の上面よりも下方にリセスするようにエッチングした場合であるが、リセス量は、Ｒｕ膜３２ｂの膜厚以上とする。この場合は、同図（ｃ）と同じくＴａＮ膜３０の上端部に選択成長したＲｕ膜３２ｂの上端部に電界が集中することはないので、その後に堆積する誘電体膜３４のリーク電流がこの領域で増大することはない。しかし、ＴａＮ膜３０のリセス量が大きくなった分、ＴａＮ膜３０の表面に選択成長するＲｕ膜３２ｂのリセス量も大きくなるため、Ｒｕ膜３２ｂによって構成される下部電極３２の表面積が低減し、その分、情報蓄積用容量素子Ｃの蓄積電荷量が減少してしまう。
【００８０】
以上のことから、前記図６７に示した工程でＴａＮ膜３０をエッチングする際には、リーク電流の低減の観点から、ＴａＮ膜３０の上端部を酸化シリコン膜２４の上面よりも下方にリセスさせる必要がある。このときのＴａＮ膜３０のリセス量は、少なくともＴａＮ膜３０の上端部に選択成長させるＲｕ膜３２ｂの上端部が酸化シリコン膜２４の上面よりも上方に突き出ない量、すなわちＴａＮ膜３０の表面に選択成長させるＲｕ膜３２ｂの膜厚以上とする。一方、蓄積電荷量の減少を最小限に止める観点から、リセス量の上限は、Ｒｕ膜３２ｂの膜厚の３倍以下、より好ましくは２倍以下（Ｒｕ膜３２ｂの膜厚を５０ｎｍとした場合は、１００ｎｍ以下）とするのがよい。
【００８１】
その後、図７１に示すように、前記実施の形態１の図６３〜図６６に示す工程に従い、誘電体膜３４の上部に上部電極３５を形成することにより、下部電極３２、誘電体膜３４および上部電極３５によって構成される情報蓄積用容量素子Ｃが完成し、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積容量素子Ｃとで構成されるメモリセルが略完成する。
【００８２】
本実施形態によれば、前記実施の形態１と同様の効果が得られることに加え、酸化シリコン膜２４に開孔した溝２９の内部に絶縁膜を埋め込む工程が前記実施の形態１の２回から１回に減少すると共に、Ｒｕ膜３２ｂをエッチングする工程も不要となるので、ＤＲＡＭの製造工程を短縮することができる。
【００８３】
以上、本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８４】
前記実施の形態１、２では、下部電極の剥離を防止する接着層（ＴａＮ膜３０）と誘電体膜との接触を防止する方法として、接着層を構成するＴａＮ膜３０をリセスさせる方法（実施の形態１）、またはＴａＮ膜３０の表面に下部電極材料を選択成長させる方法（実施の形態２）を用いたが、これらの方法は、ＴａＮ以外の材料、例えばＴｉＮやＴｉを接着層として用いる場合にも適用することができる。
【００８５】
前記実施の形態１、２では、ＤＲＡＭおよびその製造プロセスに適用した場合について説明したが、本発明は、汎用ＤＲＡＭのみならず、ロジック混載ＤＲＡＭやＦｅＲＡＭなどにも適用することができる。
【００８６】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
（１）本発明によれば、メモリセルの微細化がより一層進み、容量素子の下部電極とその下部の接続孔との合わせずれが不可避となった場合でも、下部電極のパターニング時に接続孔内のバリア層がエッチングされてシリコンプラグの表面が露出する不具合を防止すことができる。
（２）本発明によれば、容量素子の下部電極上に形成した誘電体膜を酸素雰囲気中で熱処理する際、下部電極を透過した酸素がバリア層自体を酸化して、高抵抗、低誘電率の酸化物層を形成する不具合を防止することができる。
（３）本発明によれば、容量素子の下部電極を構成する白金族金属膜と酸化シリコン膜との接着性を向上させることができる。
（４）本発明によれば、容量素子の表面積を増やすと共に誘電体膜の高誘電率化を図ることによって、メモリセルを微細化した場合においても所望する蓄積電荷量値を確保することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＤＲＡＭを形成したシリコンチップの全体平面図である。
【図２】本発明の一実施の形態であるＤＲＡＭを形成した半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＤＲＡＭを形成した半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図１５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図２１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図２６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図３０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図４８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５９】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図６０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図６１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図６２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図６３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図６４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図６５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図６６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図６７】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図６８】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図６９】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図７０】ＴａＮ膜のエッチング形状、選択ＣＶＤ−Ｒｕ膜の形状および酸化タンタル膜の特性を説明する図である。
【図７１】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【符号の説明】
１ シリコン基板
１Ａ シリコンチップ
２ 素子分離溝
３ ｐ型ウエル
４ 酸化シリコン膜
５ ゲート絶縁膜
６ ゲート電極
７ 酸化シリコン膜
８ ｎ型半導体領域（ソース、ドレイン）
９ 窒化シリコン膜
１０ 酸化シリコン膜
１１、１２ コンタクトホール
１３ プラグ
１４ 酸化シリコン膜
１５ スルーホール
１６ プラグ
１７ 酸化シリコン膜
１８ 窒化シリコン膜
１９ スルーホール
２０ 多結晶シリコン膜
２１ サイドウォールスペーサ
２２ プラグ
２４ 酸化シリコン膜
２５ バリア層
２６ Ｗ膜
２７反射防止膜
２８ フォトレジスト膜
２９ 溝
３０ ＴａＮ膜（接着層）
３１ フォトレジスト膜
３２ 下部電極（ストレージノード）
３２ａ、３２ｂ Ｒｕ膜
３３ フォトレジスト膜
３４ 誘電体膜
３５ 上部電極（プレート電極）
３５ａ Ｒｕ膜
３５ｂ Ｗ膜
３６ フォトレジスト膜
ＢＬ ビット線
ＢＰ ボンディングパッド
Ｃ 情報蓄積容量素子（キャパシタ）
Ｌ 活性領域
ＭＡＲＹ メモリアレイ
ＰＣ 周辺回路部
Ｑｓ メモリセル選択用ＭＩＳＦＥＴ
ＳＡ センスアンプ
ＷＤ ワードドライバ
ＷＬ ワード線
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）を有する半導体集積回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＤＲＡＭのメモリセルは、一般に、半導体基板の主面上にマトリクス状に配置された複数のワード線と複数のビット線との交点に配置される。１個のメモリセルは、それを選択する１個のＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor）と、このＭＩＳＦＥＴに直列に接続された１個の情報蓄積用容量素子（キャパシタ）とで構成される。
【０００３】
メモリセル選択用ＭＩＳＦＥＴは、周囲を素子分離領域で囲まれた活性領域に形成され、主としてゲート絶縁膜、ワード線と一体に構成されたゲート電極およびソース、ドレインを構成する一対の半導体領域によって構成される。メモリセル選択用ＭＩＳＦＥＴは、通常１つの活性領域に２個形成され、これら２個のＭＩＳＦＥＴのソース、ドレイン（半導体領域）の一方が活性領域の中央部で共有される。
【０００４】
ビット線は、上記メモリセル選択用ＭＩＳＦＥＴの上部に配置され、多結晶シリコンなどからなるプラグが埋め込まれた接続孔を通じてソース、ドレイン（半導体領域）の一方（２個のＭＩＳＦＥＴに共有された半導体領域）と電気的に接続される。また、情報蓄積用容量素子は、ビット線の上部に配置され、同じく多結晶シリコンなどからなるプラグが埋め込まれた接続孔を通じてメモリセル選択用ＭＩＳＦＥＴのソース、ドレイン（半導体領域）の他方と電気的に接続される。
【０００５】
このように、近年のＤＲＡＭは、メモリセルの微細化に伴う蓄積電荷量の減少を補う対策として、情報蓄積用容量素子をビット線の上部に配置する立体構造を採用している。しかし、メモリセルの微細化がさらに進む２５６メガビット以降の大容量ＤＲＡＭの場合は、情報蓄積用容量素子を立体化するだけでは蓄積電荷量の減少を補うことが困難であると考えられている。
【０００６】
そこで、情報蓄積用容量素子の誘電体膜として、酸化タンタル（Ｔａ2Ｏ5）、チタン酸ストロンチウム（ＳＴＯ）、チタン酸バリウムストロンチウム（ＢＳＴ）などの高誘電体（強誘電体）材料を採用することが検討されている。すなわち、酸化タンタルは、比誘電率が４０程度、ＳＴＯ、ＢＳＴは２００〜５００程度と高いことから、これらの高（強）誘電体材料を誘電体膜として用いることにより、窒化シリコン（比誘電率＝７〜８）などを誘電体膜に用いる場合に比べて蓄積電荷量の大幅な増加が期待できるからである。
【０００７】
しかし、これらの高（強）誘電体材料は、単に成膜しただけでは高い比誘電率が得られず、かつ膜のリーク電流も大きいため、成膜後に７５０℃以上の酸素雰囲気中で熱処理を行うことによって、結晶化および膜質の改善を図る必要がある。そのため、情報蓄積用容量素子の誘電体膜に高（強）誘電体材料を用いる場合は、この高温熱処理によるＭＩＳＦＥＴの特性変動といった問題が生じる。
【０００８】
そこで、誘電体膜に高（強）誘電体材料を用いる場合には、その下地となる下部電極にＲｕ（ルテニウム）、Ｐｔ（プラチナ）、Ｉｒ（イリジウム）などの白金族金属が使用される。これらの金属表面に高（強）誘電体膜を堆積した場合には、６５０℃〜６００℃といった通常の熱処理より１００℃以上も低温の熱処理で膜の結晶化および膜質の改善を図ることができるため、製造工程全体の熱処理量を低減し、ＭＩＳＦＥＴの特性変動を防止することができる。
【０００９】
【発明が解決しようとする課題】
本発明者らは、２５６メガビット以降のＤＲＡＭを開発するにあたり、ビット線の上部に厚い酸化シリコン膜を堆積し、次いでこの酸化シリコン膜をエッチングして深い溝を形成した後、この溝の内壁に白金族金属膜を堆積することによって表面積の大きい下部電極を形成する、というプロセスを検討している。
【００１０】
ところが、Ｒｕなどの白金族金属は、一般に酸化シリコンなどの絶縁膜に対する接着性が乏しいため、下部電極の上部に高（強）誘電体膜を堆積した後の熱処理工程などにおいて金属膜に体積変化が生じた際、酸化シリコン膜との界面で剥離が生じ易いという問題がある。そのため、誘電体膜を高（強）誘電体材料で構成し、その下地の電極をＲｕ、Ｐｔ、Ｉｒなどの白金族金属で構成した容量素子を有するＤＲＡＭにおいては、白金族金属膜と酸化シリコン膜との界面での剥離を防止する対策が不可欠となる。
【００１１】
なお、上記のような問題について対策した技術として、本願の出願人と同一の出願人が日本国に出願した特願平１２−６３７３５号がある。
【００１２】
本発明の目的は、容量素子の下部電極を構成する白金族金属膜と酸化シリコン膜との接着性を向上させる技術を提供することにある。
【００１３】
本発明の他の目的は、容量素子の表面積を増やすと共に誘電体膜の高誘電率化を図ることによって、メモリセルを微細化した場合においても所望する蓄積電荷量値を確保することのできる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明の半導体集積回路装置は、半導体基板の主面上の絶縁膜に開孔された溝または孔の内部に第１電極、誘電体膜および第２電極からなる容量素子が形成され、前記溝または孔の側壁と前記第１電極との間にＴａＮ層が介在しているものである。
【００１７】
本発明の半導体集積回路装置の製造方法は、半導体基板の主面上に絶縁膜を形成し、前記絶縁膜に溝または孔を開孔した後、前記溝または孔の側壁にＴａＮ層を形成する工程と、前記ＴａＮ層の上部に金属膜からなる第１電極、誘電体膜および第２電極からなる容量素子を形成する工程とを有している。
【００１８】
上記した手段によれば、容量素子の誘電体膜に高温熱処理を施したときに第１電極が絶縁膜から剥離する不具合を防止できる。
【００１９】
本発明の半導体集積回路装置の製造方法は、半導体基板の主面上に第１絶縁膜を形成し、前記第１絶縁膜に複数の溝または孔を開孔した後、前記溝または孔の側壁にＴａＮ層を形成する工程と、塩素を含む雰囲気中でのドライエッチングによって、前記第１絶縁膜の上部の前記ＴａＮ膜を選択的に除去する工程と、前記溝または孔の内部に金属膜からなる第１電極、誘電体膜および第２電極からなる容量素子を形成する工程とを有している。
【００２０】
上記した手段によれば、塩素を含む雰囲気中でＴａＮ膜をドライエッチングすることにより、第１絶縁膜に対するＴａＮ膜のエッチング選択比が大きくなるので、ＴａＮ膜をエッチングする際に生じる第１絶縁膜の目減り量を低減することができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
（実施の形態１）
図１は、本実施形態のＤＲＡＭを形成したシリコンチップ１Ａの全体平面図である。長方形のシリコンチップ１Ａの主面には、例えば２５６Ｍbit(メガビット)〜１Ｇbit(ギガビット)の記憶容量を有するＤＲＡＭが形成されている。このＤＲＡＭは、複数のメモリアレイ（ＭＡＲＹ）に分割された記憶部とそれらの周囲に配置された周辺回路部（ＰＣ）とで構成されている。シリコンチップ１Ａの主面の中央部には、ワードドライバＷＤ、データ線選択回路などの制御回路や、入出力回路、ボンディングパッドＢＰなどが配置されている。また、メモリアレイ（ＭＡＲＹ）の間には、センスアンプＳＡが配置されている。
【００２３】
メモリアレイ（ＭＡＲＹ）は、マトリクス状に配置された複数のワード線およびビット線と、それらの交点に配置された複数のメモリセルとによって構成されている。図２および図３は、ＤＲＡＭのメモリアレイ（ＭＡＲＹ）の一部を示すシリコン基板（以下、単に基板という）１の断面図である。
【００２４】
１ビットの情報を記憶する１個のメモリセルは、基板１のｐ型ウエル３に形成された１個のメモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された１個の情報蓄積用容量素子（キャパシタ）Ｃとで構成されている。メモリセル選択用ＭＩＳＦＥＴＱｓは、主としてゲート電極６（ワード線ＷＬ）、ソース、ドレイン（ｎ型半導体領域８）およびこれらの図には示さないゲート絶縁膜５によって構成されている。メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域８）の一方は情報蓄積用容量素子Ｃと電気的に接続され、他方はビット線ＢＬと電気的に接続されている。
【００２５】
図示のように、メモリセルは、情報蓄積容量部である情報蓄積用容量素子Ｃをメモリセル選択用ＭＩＳＦＥＴＱｓの上部に配置するスタックド・キャパシタ(Stacked capacitor)構造を採用している。情報蓄積用容量素子Ｃは、Ｒｕ（ルテニウム）を主成分として含む金属からなる下部電極（ストレージノード）３２と、下部電極３２の上部に形成されたＴａ2Ｏ5（酸化タンタル）を主成分として含む誘電体膜３４と、誘電体膜３４の上部に形成されたＲｕ膜およびＷ（タングステン）膜を主成分として含む金属からなる上部電極（プレート電極）３５とによって構成されている。この情報蓄積用容量素子Ｃは、メモリセル選択用ＭＩＳＦＥＴＱｓの上部の厚い膜厚の酸化シリコン膜２４に形成された高アスペクト比の溝２９の内部に形成されている。
【００２６】
情報蓄積用容量素子Ｃの下部電極３２とメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方（ｎ型半導体領域８）とは、コンタクトホール１２およびその上部のスルーホール１９を通じて電気的に接続されている。コンタクトホール１２およびスルーホール１９のそれぞれの内部には、多結晶シリコン膜からなるプラグ１３、２２が埋め込まれている。
【００２７】
情報蓄積用容量素子Ｃの下部電極３２とその下部のスルーホール１９に埋め込まれたプラグ２２との界面には、下部電極３２を構成するＲｕとプラグ２２を構成する多結晶シリコンとが、製造工程の途中で行われる熱処理によって不所望のシリサイド反応を引き起こすのを防ぐために、ＴａＮ（窒化タンタル）などからなるバリア層２５が形成されている。また、下部電極３２が形成された溝２９の内壁には、下部電極３２を構成するＲｕと酸化シリコン膜２４との剥離を防ぐための接着層として、ＴａＮ膜３０が形成されている。
【００２８】
次に、本実施形態のＤＲＡＭの製造方法を図４〜図６５を用いて工程順に説明する。なお、以下で説明するＤＲＡＭの製造工程のうち、基板１の主面上にメモリセル選択用ＭＩＳＦＥＴＱｓを形成し、続いてメモリセル選択用ＭＩＳＦＥＴＱｓの上部にビット線ＢＬを形成するまでの工程については、例えば特願平１１−１６６３２０号（松岡ら）に詳細な記載がある。従って、本実施形態では、ビット線ＢＬを形成するまでの工程についてはその概要を記載するに止め、主要な構成部分である情報蓄積用容量素子Ｃの製造工程について詳述する。なお、ビット線ＢＬを形成するまでの工程は、以下で説明する工程に限定されるものではない。
【００２９】
まず、図４（メモリアレイの要部平面図）、図５（図４のＡ−Ａ線に沿った断面図）、図６（図４のＢ−Ｂ線に沿った断面図）および図７（図４のＣ−Ｃ線に沿った断面図）に示すように、例えばｐ型の単結晶シリコンからなる基板１の主面の素子分離領域に素子分離溝２を形成する。素子分離溝２は、基板１の表面をエッチングして深さ３００〜４００ｎｍ程度の溝を形成し、続いてこの溝の内部を含む基板１上にＣＶＤ(Chemical Vapor Deposition)法で酸化シリコン膜４（膜厚６００ｎｍ程度）を堆積した後、酸化シリコン膜４を化学機械研磨(Chemical Mechanical Polishing;ＣＭＰ)法で研磨、平坦化することによって形成する。酸化シリコン膜４は、例えば酸素（またはオゾン）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積し、その後、１０００℃程度のドライ酸化を行って膜を緻密化（デンシファイ）する。
【００３０】
図４に示すように、上記素子分離溝２を形成することにより、素子分離溝２によって周囲を囲まれた細長い島状の活性領域（Ｌ）が同時に多数形成される。後述するように、これらの活性領域（Ｌ）のそれぞれには、ソース、ドレインの一方を共有するメモリセル選択用ＭＩＳＦＥＴＱｓが２個ずつ形成される。
【００３１】
次に、基板１にＢ（ホウ素）をイオン打ち込みすることによってｐ型ウエル３を形成し、続いてｐ型ウエル３の表面をＨＦ（フッ酸）系の洗浄液で洗浄した後、基板１を熱酸化することによってｐ型ウエル３の活性領域（Ｌ）の表面に酸化シリコン系の清浄なゲート絶縁膜５（膜厚６ｎｍ程度）を形成する。なお、ゲート絶縁膜５は、基板１の熱酸化によって形成される酸化シリコン系絶縁膜の他、それよりも誘電率が大きい窒化シリコン系絶縁膜、金属酸化物系絶縁膜（酸化タンタル膜、酸化チタン膜など）であってもよい。これらの高誘電体絶縁膜は、基板１上にＣＶＤ法やスパッタリング法で成膜することによって形成する。
【００３２】
次に、図８〜図１０に示すように、ゲート絶縁膜５の上部にゲート電極６を形成する。ゲート電極６は、活性領域（Ｌ）以外の領域ではワード線（ＷＬ）として機能する。ゲート電極６（ワード線ＷＬ）は、例えばゲート絶縁膜５の上部にＰ（リン）などをドープしたｎ型多結晶シリコン膜（膜厚７０ｎｍ程度）、ＷＮ（窒化タングステン）またはＴｉＮ（窒化チタン）からなるバリアメタル膜（膜厚５ｎｍ〜１０ｎｍ程度）、Ｗ（タングステン）膜（膜厚１００ｎｍ程度）および窒化シリコン膜７（膜厚１５０ｎｍ程度）を順次堆積した後、フォトレジスト膜をマスクにしてこれらの膜をドライエッチングすることによって形成する。多結晶シリコン膜および窒化シリコン膜７はＣＶＤ法で堆積し、バリアメタル膜およびＷ膜はスパッタリング法で堆積する。
【００３３】
次に、図１１〜図１３に示すように、ｐ型ウエル３にＡｓ（ヒ素）またはＰ（リン）をイオン打ち込みしてゲート電極６の両側のｐ型ウエル３にｎ型半導体領域８（ソース、ドレイン）を形成する。ここまでの工程により、メモリセル選択用ＭＩＳＦＥＴＱｓが略完成する。
【００３４】
次に、図１４〜図１７に示すように、基板１上にＣＶＤ法で窒化シリコン膜９（膜厚５０ｎｍ）および酸化シリコン膜１０（膜厚６００ｎｍ程度）を堆積し、続いて酸化シリコン膜１０の表面を化学機械研磨法で平坦化した後、フォトレジスト膜（図示せず）をマスクにして酸化シリコン膜１０および窒化シリコン膜９をドライエッチングすることにより、メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域８）の上部にコンタクトホール１１、１２を形成する。酸化シリコン膜１０のエッチングは、窒化シリコンに対する選択比が大きい条件で行い、窒化シリコン膜９のエッチングは、シリコンや酸化シリコンに対するエッチング選択比が大きい条件で行う。これにより、コンタクトホール１１、１２をゲート電極６（ワード線ＷＬ）に対して自己整合（セルフアライン）で形成することができる。
【００３５】
次に、図１８および図１９に示すように、コンタクトホール１１、１２の内部にプラグ１３を形成する。プラグ１３を形成するには、酸化シリコン膜１０の上部にＰをドープしたｎ型多結晶シリコン膜をＣＶＤ法で堆積することによってコンタクトホール１１、１２の内部にｎ型多結晶シリコン膜を埋め込んだ後、コンタクトホール１１、１２の外部のｎ型多結晶シリコン膜を化学機械研磨法（またはドライエッチング）で除去する。
【００３６】
次に、酸化シリコン膜１０の上部にＣＶＤ法で酸化シリコン膜１４（膜厚１５０ｎｍ程度）を堆積した後、図２０〜図２２に示すように、フォトレジスト膜（図示せず）をマスクにしてコンタクトホール１１の上部の酸化シリコン膜１４をドライエッチングすることにより、後の工程で形成されるビット線（ＢＬ）とコンタクトホール１１とを接続するためのスルーホール１５を形成する。
【００３７】
次に、図２３および図２４に示すように、スルーホール１５の内部にプラグ１６を形成する。プラグ１６を形成するには、酸化シリコン膜１４の上部に例えばスパッタリング法でＴｉＮからなるバリアメタル膜を堆積し、続いてバリアメタル膜の上部にＣＶＤ法でＷ膜を堆積することによってスルーホール１５の内部にこれらの膜を埋め込んだ後、スルーホール１５の外部のこれらの膜を化学機械研磨法で除去する。
【００３８】
次に、図２５〜図２８に示すように、酸化シリコン膜１４の上部にビット線ＢＬを形成する。ビット線ＢＬを形成するには、例えば酸化シリコン膜１４の上部にスパッタリング法でＴｉＮ膜（膜厚１０ｎｍ程度）を堆積し、続いてＴｉＮ膜の上部にＣＶＤ法でＷ膜（膜厚５０ｎｍ程度）を堆積した後、フォトレジスト膜をマスクにしてこれらの膜をドライエッチングする。ビット線ＢＬは、その下部のスルーホール１５に埋め込まれたプラグ１６およびさらにその下部のコンタクトホール１１に埋め込まれたプラグ１３を介してメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域８）の一方と電気的に接続される。
【００３９】
次に、図２９〜図３２に示すように、ビット線ＢＬの上部にＣＶＤ法で膜厚３００ｎｍ程度の酸化シリコン膜１７および膜厚２００ｎｍ程度の窒化シリコン膜１８を堆積した後、フォトレジスト膜（図示せず）をマスクにして窒化シリコン膜１８および酸化シリコン膜１７をドライエッチングすることにより、プラグ１３が埋め込まれたコンタクトホール１１の上部にスルーホール１９を形成する。
【００４０】
スルーホール１９は、その径がその下部のコンタクトホール１１の径よりも小さくなるように形成する。具体的には、窒化シリコン膜１８の上部にＣＶＤ法で多結晶シリコン膜２０を堆積し、続いてスルーホール１９を形成する領域の多結晶シリコン膜２０をドライエッチングして孔を形成した後、多結晶シリコン膜２０の上部にさらに多結晶シリコン膜（図示せず）を堆積する。次に、多結晶シリコン膜２０の上部の多結晶シリコン膜を異方性エッチングすることによって孔の側壁にサイドウォールスペーサ２１を形成し、続いて多結晶シリコン膜２０とサイドウォールスペーサ２１とをマスクに用いて孔の底部の窒化シリコン膜１８および酸化シリコン膜１７をドライエッチングする。
【００４１】
また、図２９および図３２に示すように、スルーホール１９は、その中心がその下部のコンタクトホール１１の中心よりもビット線ＢＬから離れる方向にオフセットされる。このように、スルーホール１９の径をその下部のコンタクトホール１１の径よりも小さくし、かつその中心をビット線ＢＬから離れる方向にオフセットさせることにより、メモリセルサイズを縮小した場合においても自己整合コンタクト(Self Align Contact；ＳＡＣ)技術を用いることなく、スルーホール１９（の内部に埋め込まれるプラグ２２）とビット線ＢＬとのショートを防止することができる。また、スルーホール１９の径をその下部のコンタクトホール１１の径よりも小さくすることにより、それらの中心をずらしても両者のコンタクト面積を十分に確保することができる。
【００４２】
次に、スルーホール１９の形成に用いたマスク（多結晶シリコン膜２０およびサイドウォールスペーサ２１）をドライエッチングで除去した後、図３３および図３４に示すように、スルーホール１９の内部にプラグ２２を形成する。プラグ２２を形成するには、まず窒化シリコン膜１８の上部にＰをドープしたｎ型多結晶シリコン膜をＣＶＤ法で堆積することによって、スルーホール１９の内部に多結晶シリコン膜を埋め込み、続いてスルーホール１９の外部の多結晶シリコン膜を化学機械研磨法（またはドライエッチング）で除去する。このとき、多結晶シリコン膜をオーバー研磨（またはオーバーエッチング）することによって、プラグ２２の表面の高さをスルーホール１９の上端部より下方に後退させる。
【００４３】
次に、図３５および図３６に示すように、プラグ２２の上部にバリア層２５を形成する。バリア層２５を形成するには、窒化シリコン膜１８の上部にスパッタリング法でＴａＮ膜を堆積した後、続いてスルーホール１９の外部のＴａＮ膜を化学機械研磨法（またはドライエッチング）で除去する。バリア層２５は、後述する製造工程の途中で行われる熱処理によって、下部電極３２を構成するＲｕとプラグ２２を構成する多結晶シリコンとが不所望のシリサイド反応を引き起こすのを防ぐために形成する。
【００４４】
次に、図３７および図３８に示すように、窒化シリコン膜１８の上部にＣＶＤ法で酸化シリコン膜２４を堆積する。情報蓄積用容量素子Ｃの下部電極３２は、次の工程で酸化シリコン膜２４に形成される溝２９の内部に形成される。従って、酸化シリコン膜２４の膜厚がこの下部電極３２の高さを規定するので、下部電極３２の表面積を大きくして蓄積電荷量を増やすためには、酸化シリコン膜２４を２μｍ程度の厚い膜厚で堆積する。酸化シリコン膜２４は、例えば酸素とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積し、その後、必要に応じてその表面を化学機械研磨法で平坦化する。
【００４５】
次に、図３９および図４０に示すように、酸化シリコン膜２４の上部にスパッタリング法で膜厚２００ｎｍ程度のＷ膜２６を堆積し、続いてＷ膜２６の上部に反射防止膜２７を塗布した後、反射防止膜２７の上部にフォトレジスト膜２８を形成する。Ｗ膜２６は、酸化シリコン膜２４に対するエッチング選択比がフォトレジスト膜に比べて大きいので、厚い膜厚の酸化シリコン膜２４をエッチングする際のマスクとして使用される。
【００４６】
次に、図４１および図４２に示すように、フォトレジスト膜２８をマスクにして反射防止膜２７をドライエッチングし、続いて図４３および図４４に示すように、Ｗ膜２６をドライエッチングすることによって、酸化シリコン膜２４をエッチングするためのマスクパターン（Ｗ膜２８）を形成する。
【００４７】
次に、フォトレジスト膜２８および反射防止膜２７を除去した後、図４５および図４６に示すように、Ｗ膜２８をマスクにして酸化シリコン膜２４をドライエッチングすることにより、その底部にスルーホール１９内のバリア層２５の表面が露出する深い溝２９を形成する。溝２９の形成には、例えばＣ5Ｆ8＋Ｏ2＋Ａｒ（アルゴン）ガスをエッチングガスに用いた平行平板型反応性イオンエッチング装置を使用し、酸化シリコン膜２４を異方的にドライエッチングする。図４７に示すように、溝２９は、ワード線ＷＬの延在方向に長辺を有し、かつビット線ＢＬの延在方向に短辺を有する矩形の平面パターンで構成される。
【００４８】
特に限定はされないが、本実施形態では、酸化シリコン膜２４をドライエッチングして上記溝２９を形成した後、フッ酸系のエッチング液（ＨＦ：ＮＨ4Ｆ＝１：２００）を使って溝２９の内壁の酸化シリコン膜２４をウェットエッチングする。このウェットエッチングを行うことにより、溝２９の内壁が等方的にエッチングされ、溝２９の径が僅かに大きくなると共に、図４８および図４９に示すように、溝２９の側壁下端部と底面部分との間（図の矢印で示す領域）の酸化シリコン膜２４に丸みが付く。この丸みを効果的に付けるためには、酸化シリコン膜２４をドライエッチングして溝２９を形成する際、溝２９の底部のエッチング量を少なくすることによって、あらかじめ溝２９の底部近傍の径を上部の径より細くしておき、その後、溝２９の内壁の酸化シリコン膜２４をウェットエッチングするとよい。
【００４９】
このように、溝２９の側壁下端部と底面部分との間の酸化シリコン膜２４に丸みを付けておくことにより、後の工程で溝２９の内部に堆積する接着層（ＴａＮ膜３０）や下部電極材料（Ｒｕ膜３２ａ）がその後の熱処理によって体積変化した場合でも、溝２９の側壁下端部と底面部分との間の領域で剥離を引き起こすことがない。
【００５０】
次に、酸化シリコン膜２４のエッチングマスクとして使用したＷ膜２６を過酸化水素水で除去した後、図５０および図５１に示すように、溝２９の内部を含む酸化シリコン膜２４の上部に膜厚１５ｎｍ程度のＴａＮ膜３０をスパッタリング法で堆積する。ＴａＮ膜３０は、後の工程で溝２９の内部に堆積する下部電極材料（Ｒｕ膜３２ａ）および酸化シリコン膜２４のいずれに対しても接着性が高いという特徴があるため、下部電極材料（Ｒｕ膜３２ａ）と酸化シリコン膜２４との界面剥離を防ぐ接着層として機能する。
【００５１】
次に、図５２および図５３に示すように、溝２９の内部に絶縁膜３１を堆積した後、溝２９の外部のＴａＮ膜３０をドライエッチングによって除去する。絶縁膜３１は、溝２９の底部のＴａＮ膜３０がエッチングイオンによって削られるのを防ぐマスクとして使用するので、溝２９の内部全体に埋め込む必要はなく、少なくとも溝２９の底部近傍を覆う程度の膜厚で堆積すればよい。絶縁膜３１は、例えばフォトレジストやスピンオングラスなどで構成する。絶縁膜３１をフォトレジストで構成する場合は、ポジ型のフォトレジスト膜を溝２９の内部を含む酸化シリコン膜２４の上部にスピン塗布した後、全面露光および現像を行って溝２９の外部の露光部を除去し、溝２９の内部に未露光部を残せばよい。
【００５２】
図５４（ａ）は、溝２９の側壁上端部の拡大図である。図示のように、溝２９の外部のＴａＮ膜３０をドライエッチングによって除去する際は、溝２９の側壁上端部のＴａＮ膜３０も除去し、ＴａＮ膜３０の上端部を溝２９の開孔端部よりも下方に後退（リセス）させると共にテーパ状に加工する。ＴａＮ膜３０の上端部のリセス量は、例えば１００ｎｍ程度とし、テーパ角（θ）は、例えば４５°以下とする。また、酸化シリコン膜２４に対するＴａＮ膜３０のエッチング選択比を十分に確保するため、ＴａＮ膜３０をエッチングするガスは、塩素ガスまたは塩素ガスとＡｒ（アルゴン）との混合ガスを使用する。
【００５３】
次に、溝２９の内部の絶縁膜３１をアッシング処理などによって除去した後、図５５、図５６および図５４（ｂ）に示すように、溝２９の内部を含む酸化シリコン膜２４の上部にＲｕ膜３２ａを堆積する。Ｒｕ膜３２ａは、スパッタリング法で堆積した膜厚１５ｎｍ程度の膜とＣＶＤ法で堆積した膜厚３５ｎｍ程度の膜との積層膜で構成する。スパッタリング法で堆積したＲｕ膜は、ＣＶＤ法で堆積したＲｕ膜に比べて酸化シリコン膜２４との接着性がよいという特徴がある。一方、ＣＶＤ法で堆積したＲｕ膜は、スパッタリング法で堆積したＲｕ膜に比べて段差被覆性がよいため、深い溝２９の底部および側壁をほぼ均一な膜厚で覆うことができる。
【００５４】
次に、７００℃、１分程度の熱処理を行ってＲｕ膜３２ａをデンシファイ（緻密化）した後、図５７および図５８に示すように、溝２９の内部に絶縁膜３３を埋め込み、溝２９の外部のＲｕ膜３２ａをドライエッチングによって除去する。絶縁膜３３は、溝２９の底部のＲｕ膜３２ａがエッチングイオンによって削られるのを防ぐマスクとして使用され、例えばフォトレジストやスピンオングラスなどで構成する。
【００５５】
前述したように、本実施形態では、ＴａＮ膜３０の上端部を溝２９の開孔端部よりも下方にリセスさせる。そのため、図５４（ｃ）に拡大して示すように、溝２９の外部のＲｕ膜３２ａを除去した際、溝２９の側壁に残ったＲｕ膜３２ａの上端部にＴａＮ膜３０が露出することはない。また、ＴａＮ膜３０の上端部をテーパ状に加工したことにより、ＴａＮ膜３０の上端部近傍においてＲｕ膜３２ａの膜厚が薄くなることもない。
【００５６】
次に、図５９および図６０に示すように、溝２９の内部に埋め込んだ絶縁膜３３をアッシング処理などによって除去する。ここまでの工程により、溝２９の内壁にＲｕ膜３２ａによって構成される下部電極３２が形成される。下部電極３２は、その下部のスルーホール１９およびさらにその下部のコンタクトホール１２を通じてメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域８（ソース、ドレイン）の他方と電気的に接続される。
【００５７】
次に、図６１および図６２に示すように、下部電極３２が形成された溝２９の内壁および酸化シリコン膜２４の表面に酸化タンタルからなる膜厚１０ｎｍ程度の誘電体膜３４を堆積する。酸化タンタル膜は、例えば原料ガスにペンタエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5）と酸素とを用い、温度４３０℃、圧力５０Ｐａの条件で堆積し、その後、膜の結晶化と膜質の改善とを図るために、酸素雰囲気中で６５０°程度の熱処理を行う。
【００５８】
本実施形態では、ＴａＮ膜３０の上端部を溝２９の開孔端部よりも下方にリセスさせ、ＴａＮ膜３０をＲｕ膜３２ａで完全に覆うようにしたので、図５４（ｄ）に拡大して示すように、溝２９の内壁および酸化シリコン膜２４の表面に酸化タンタルからなる誘電体膜３４を堆積したときに、ＴａＮ膜３０と誘電体膜３４とが接触することはない。
【００５９】
これにより、酸化タンタル膜を酸素雰囲気中で熱処理した際、酸化タンタル膜中の酸素がＴａＮ膜３０中に拡散することがないので、ＴａＮ膜３０が酸化されることによって生じる形状異常（ふくれ）や、酸化シリコン膜２４との界面での剥がれを防止することができる。また、酸化タンタル膜が還元されて導電性を持った金属タンタルとなることによるリーク電流の増加を防止することができる。
【００６０】
次に、図６３および図６４に示すように、誘電体膜３４の上部にスパッタリング法およびＣＶＤ法で膜厚１００ｎｍ程度のＲｕ膜３５ａを堆積し、続いてＲｕ膜３５ａの上部にスパッタリング法で膜厚１００ｎｍ程度のＷ膜３５ｂを堆積した後、図６５および図６６に示すように、フォトレジスト膜３６をマスクにしたドライエッチングでメモリアレイ（ＭＡＲＹ）以外の領域のＷ膜３５ｂおよびＲｕ膜３５ａを除去することによって上部電極３５を形成する。このエッチングを行う際は、図６５に示すように、フォトレジスト膜３５の端部をラウンド状に加工しておくとよい。これにより、Ｗ膜３５ｂおよびＲｕ膜３５ａの端部側壁にエッチングの反応生成物が付着し難くなるので、これらの膜のエッチング制御性が向上する。
【００６１】
ここまでの工程により、下部電極３２、誘電体膜３４および上部電極３５によって構成される情報蓄積用容量素子Ｃが完成し、前記図２および図３に示したような、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積容量素子Ｃとで構成されるメモリセルが略完成する。
【００６２】
その後、情報蓄積用容量素子Ｃの上部に層間絶縁膜を挟んで２層程度のＡｌ配線を形成し、最上層のＡｌ配線の上部にパッシベーション膜を形成するが、これらの図示は省略する。
【００６３】
以上詳述したように、本実施形態によれば、酸化シリコン膜２４に開孔した溝２９の内壁に情報蓄積用容量素子Ｃの下部電極３２を形成するに際し、下部電極３２を構成するＲｕ膜３２ａと酸化シリコン膜２４との界面に、ＴａＮ膜３０によって構成される接着層を介在させることにより、Ｒｕ膜３２ａの剥離を確実に防止することができる。
【００６４】
また、酸化シリコン膜２４に開孔した溝２９の側壁下端部と底面部分との間に丸みを付けることにより、溝２９の内部に堆積する接着層（ＴａＮ膜３０）や下部電極材料（Ｒｕ膜３２ａ）がその後の熱処理によって体積変化した場合でも、溝２９の側壁下端部と底面部分との間の領域で剥離を引き起こすことがない。
【００６５】
また、接着層を構成するＴａＮ膜３０の上端部を溝２９の開孔端部よりも下方にリセスさせ、ＴａＮ膜３０をＲｕ膜３２ａで完全に覆うことにより、ＴａＮ膜３０と誘電体膜３４との接触を確実に防ぐことができるので、ＴａＮ膜３０の形状異常（ふくれ）や剥がれを防止することができると共に、誘電体膜３４のリーク電流の増加を防止することができる。
【００６６】
なお、情報蓄積用容量素子Ｃの下部電極材料は、本実施形態で用いたＲｕに限定されるものではなく、Ｐｔ（プラチナ）、Ｉｒ（イリジウム）など、Ｒｕ以外の白金族金属で構成することもできる。本実施形態で使用したＲｕは、過剰な酸化性雰囲気中で熱処理した場合、Ｒｕ自身が酸化されて酸化ルテニウムを形成し、後の工程で不都合を生じる場合があるが、Ｐｔはこのような酸化物を形成しないという利点がある。
【００６７】
また、情報蓄積用容量素子Ｃの誘電体膜材料は、本実施形態で用いた酸化タンタルに限定されるものではなく、チタン酸バリウム、チタン酸ストロンチウム、チタン酸バリウムストロンチウム、チタン酸鉛、チタン酸ジルコン酸鉛などのペロブスカイト型金属酸化物からなる高（強）誘電体またはそれらの積層体で構成することもできる。これらの高（強）誘電体材料を使用する場合でも、成膜後に膜を結晶化または改質する熱処理工程が必須となるため、酸化タンタルを使用する本実施形態と同様の効果が得られる。
【００６８】
さらに、情報蓄積用容量素子Ｃの上部電極材料は、本実施形態で用いたＲｕとＷとの積層体に限定されるものではなく、Ｗ、Ｒｕ、Ｐｔ、Ｉｒなどの金属またはこれらの金属とＴｉＮとを積層したものなどで構成することもできる。
【００６９】
（実施の形態２）
本実施形態の製造方法は、酸化シリコン膜２４に溝２９を形成し、続いて溝２９の内部を含む酸化シリコン膜２４の上部にＴａＮ膜３０を堆積するまでの工程（前記図４〜図５１の工程）が前記実施の形態１と同一であるため、その説明は省略し、以降の工程についてのみ説明する。
【００７０】
まず、前記図５１に示した工程に引き続き、図６７に示すように、溝２９の内部に絶縁膜３１を堆積し、溝２９の外部のＴａＮ膜３０をドライエッチングによって除去する。エッチングガスは、塩素ガスまたは塩素ガスとＡｒ（アルゴン）との混合ガスを使用する。
【００７１】
次に、溝２９の内部の絶縁膜３１をアッシング処理などによって除去した後、図６８に示すように、溝２９の内部に残ったＴａＮ膜３０の表面にＲｕ膜３２ｂを形成する。このＲｕ膜３２ｂは、Ｒｕが金属の表面に選択的に成長し、酸化シリコンなどの絶縁膜の表面には成長しないという性質を利用した選択ＣＶＤ法によって形成する。ここまでの工程により、溝２９の内壁にＲｕ膜３２ｂによって構成される下部電極３２が形成される。
【００７２】
次に、図６９に示すように、下部電極３２が形成された溝２９の内壁および酸化シリコン膜２４の表面に、前記実施の形態１と同様の方法で酸化タンタルからなる誘電体膜３４を堆積し、続いて膜の結晶化と膜質の改善とを図るために、酸素雰囲気中で６５０°程度の熱処理を行う。
【００７３】
ここで、前記図６７に示した工程で行われるＴａＮ膜３０のエッチング量と誘電体膜３４の特性との関係について、図７０を用いて説明する。
【００７４】
図７０（ａ）は、溝２９の外部、すなわち酸化シリコン膜２４の上部のＴａＮ膜３０をドライエッチングによって除去する際、下地の酸化シリコン膜２４との選択比を小さくし、酸化シリコン膜２４の上面をある程度エッチングした場合である。この場合は、溝２９の内部に残ったＴａＮ膜３０の上端部が酸化シリコン膜２４の上面よりも上方に突き出た状態となる。
【００７５】
この状態でＴａＮ膜３０の表面にＲｕ膜３２ｂを選択成長させると、ＴａＮ膜３０の上端部に選択成長したＲｕ膜３２ｂが酸化シリコン膜２４の上面よりも上方に突き出た状態となる。そのため、この領域に電界が集中し、その後に堆積する誘電体膜３４のリーク電流がこの領域で増大してしまう。
【００７６】
図７０（ｂ）は、ＴａＮ膜３０の上端部が酸化シリコン膜２４の上面と同じ高さになるようにエッチングした場合である。この場合も、ＴａＮ膜３０の上端部に選択成長したＲｕ膜３２ｂが酸化シリコン膜２４の上面よりも上方に突き出た状態となるため、その後に堆積する誘電体膜３４のリーク電流がこの領域で増大してしまう。
【００７７】
図７０（ｃ）は、ＴａＮ膜３０の上端部が酸化シリコン膜２４の上面よりも下方にリセスするようにエッチングした場合である。ここでのリセス量は、Ｒｕ膜３２ｂの膜厚（例えば５０ｎｍ）と同程度とする。
【００７８】
この場合は、ＴａＮ膜３０の上端部に選択成長したＲｕ膜３２ｂの上端部が酸化シリコン膜２４の上面と同じ高さになり、それよりも上方に突き出ることはない。従って、Ｒｕ膜３２ｂの上端部に電界が集中することはないので、その後に堆積する誘電体膜３４のリーク電流がこの領域で増大することはない。
【００７９】
図７０（ｄ）は、同図（ｃ）と同じくＴａＮ膜３０の上端部が酸化シリコン膜２４の上面よりも下方にリセスするようにエッチングした場合であるが、リセス量は、Ｒｕ膜３２ｂの膜厚以上とする。この場合は、同図（ｃ）と同じくＴａＮ膜３０の上端部に選択成長したＲｕ膜３２ｂの上端部に電界が集中することはないので、その後に堆積する誘電体膜３４のリーク電流がこの領域で増大することはない。しかし、ＴａＮ膜３０のリセス量が大きくなった分、ＴａＮ膜３０の表面に選択成長するＲｕ膜３２ｂのリセス量も大きくなるため、Ｒｕ膜３２ｂによって構成される下部電極３２の表面積が低減し、その分、情報蓄積用容量素子Ｃの蓄積電荷量が減少してしまう。
【００８０】
以上のことから、前記図６７に示した工程でＴａＮ膜３０をエッチングする際には、リーク電流の低減の観点から、ＴａＮ膜３０の上端部を酸化シリコン膜２４の上面よりも下方にリセスさせる必要がある。このときのＴａＮ膜３０のリセス量は、少なくともＴａＮ膜３０の上端部に選択成長させるＲｕ膜３２ｂの上端部が酸化シリコン膜２４の上面よりも上方に突き出ない量、すなわちＴａＮ膜３０の表面に選択成長させるＲｕ膜３２ｂの膜厚以上とする。一方、蓄積電荷量の減少を最小限に止める観点から、リセス量の上限は、Ｒｕ膜３２ｂの膜厚の３倍以下、より好ましくは２倍以下（Ｒｕ膜３２ｂの膜厚を５０ｎｍとした場合は、１００ｎｍ以下）とするのがよい。
【００８１】
その後、図７１に示すように、前記実施の形態１の図６３〜図６６に示す工程に従い、誘電体膜３４の上部に上部電極３５を形成することにより、下部電極３２、誘電体膜３４および上部電極３５によって構成される情報蓄積用容量素子Ｃが完成し、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積容量素子Ｃとで構成されるメモリセルが略完成する。
【００８２】
本実施形態によれば、前記実施の形態１と同様の効果が得られることに加え、酸化シリコン膜２４に開孔した溝２９の内部に絶縁膜を埋め込む工程が前記実施の形態１の２回から１回に減少すると共に、Ｒｕ膜３２ｂをエッチングする工程も不要となるので、ＤＲＡＭの製造工程を短縮することができる。
【００８３】
以上、本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８４】
前記実施の形態１、２では、下部電極の剥離を防止する接着層（ＴａＮ膜３０）と誘電体膜との接触を防止する方法として、接着層を構成するＴａＮ膜３０をリセスさせる方法（実施の形態１）、またはＴａＮ膜３０の表面に下部電極材料を選択成長させる方法（実施の形態２）を用いたが、これらの方法は、ＴａＮ以外の材料、例えばＴｉＮやＴｉを接着層として用いる場合にも適用することができる。
【００８５】
前記実施の形態１、２では、ＤＲＡＭおよびその製造プロセスに適用した場合について説明したが、本発明は、汎用ＤＲＡＭのみならず、ロジック混載ＤＲＡＭやＦｅＲＡＭなどにも適用することができる。
【００８６】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
（１）本発明によれば、メモリセルの微細化がより一層進み、容量素子の下部電極とその下部の接続孔との合わせずれが不可避となった場合でも、下部電極のパターニング時に接続孔内のバリア層がエッチングされてシリコンプラグの表面が露出する不具合を防止すことができる。
（２）本発明によれば、容量素子の下部電極上に形成した誘電体膜を酸素雰囲気中で熱処理する際、下部電極を透過した酸素がバリア層自体を酸化して、高抵抗、低誘電率の酸化物層を形成する不具合を防止することができる。
（３）本発明によれば、容量素子の下部電極を構成する白金族金属膜と酸化シリコン膜との接着性を向上させることができる。
（４）本発明によれば、容量素子の表面積を増やすと共に誘電体膜の高誘電率化を図ることによって、メモリセルを微細化した場合においても所望する蓄積電荷量値を確保することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＤＲＡＭを形成したシリコンチップの全体平面図である。
【図２】本発明の一実施の形態であるＤＲＡＭを形成した半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＤＲＡＭを形成した半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図１５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図２１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図２６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図３０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図４８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５９】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図６０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図６１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図６２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図６３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図６４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図６５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図６６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図６７】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図６８】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図６９】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【図７０】ＴａＮ膜のエッチング形状、選択ＣＶＤ−Ｒｕ膜の形状および酸化タンタル膜の特性を説明する図である。
【図７１】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部拡大断面図である。
【符号の説明】
１ シリコン基板
１Ａ シリコンチップ
２ 素子分離溝
３ ｐ型ウエル
４ 酸化シリコン膜
５ ゲート絶縁膜
６ ゲート電極
７ 酸化シリコン膜
８ ｎ型半導体領域（ソース、ドレイン）
９ 窒化シリコン膜
１０ 酸化シリコン膜
１１、１２ コンタクトホール
１３ プラグ
１４ 酸化シリコン膜
１５ スルーホール
１６ プラグ
１７ 酸化シリコン膜
１８ 窒化シリコン膜
１９ スルーホール
２０ 多結晶シリコン膜
２１ サイドウォールスペーサ
２２ プラグ
２４ 酸化シリコン膜
２５ バリア層
２６ Ｗ膜
２７反射防止膜
２８ フォトレジスト膜
２９ 溝
３０ ＴａＮ膜（接着層）
３１ フォトレジスト膜
３２ 下部電極（ストレージノード）
３２ａ、３２ｂ Ｒｕ膜
３３ フォトレジスト膜
３４ 誘電体膜
３５ 上部電極（プレート電極）
３５ａ Ｒｕ膜
３５ｂ Ｗ膜
３６ フォトレジスト膜
ＢＬ ビット線
ＢＰ ボンディングパッド
Ｃ 情報蓄積容量素子（キャパシタ）
Ｌ 活性領域
ＭＡＲＹ メモリアレイ
ＰＣ 周辺回路部
Ｑｓ メモリセル選択用ＭＩＳＦＥＴ
ＳＡ センスアンプ
ＷＤ ワードドライバ
ＷＬ ワード線
Claims (8)
- 半導体基板の主面上に、溝または孔が形成された絶縁膜と、前記溝または孔の内部に形成された第１電極、前記第１電極の上部に形成された誘電体膜および前記誘電体膜の上部に形成された第２電極からなる容量素子とを有する半導体集積回路装置であって、
前記第１電極は白金族金属から構成され、
前記溝または孔の側壁と前記第１電極との間にＴａＮ層が介在し、
前記ＴａＮ層の上端部が、前記溝または孔の内部において前記絶縁膜の上面よりも下方に位置し、
前記ＴａＮ層の上端部は、前記溝または孔の内部において前記第１電極によって覆われていることを特徴とする半導体集積回路装置。 - 請求項１記載の半導体集積回路装置において、
前記容量素子の第１電極は、Ｒｕを主成分とすることを特徴とする半導体集積回路装置。 - 請求項１または請求項２に記載の半導体集積回路装置において、
前記ＴａＮ層の上端部は、前記第１電極の膜厚の１倍〜３倍の範囲で前記絶縁膜の上面から下方へ後退していることを特徴とする半導体集積回路装置。 - 以下の工程を有する半導体集積回路装置の製造方法；
（ａ）半導体基板の主面上に絶縁膜を形成し、前記絶縁膜に溝または孔を開孔する工程、
（ｂ）前記溝または孔の側壁に接着層を形成する工程、
（ｃ）前記接着層の上端部を前記溝または孔の内部において前記絶縁膜の上面よりも下方に後退させる工程、
（ｄ）前記溝または孔の内部において前記接着層の上端部を覆うように、前記接着層の上部に容量素子の第１電極を構成する白金族の金属膜を形成する工程、
（ｅ）前記第１電極の上部に前記容量素子の誘電体膜を形成し、前記誘電体膜の上部に前記容量素子の第２電極を形成する工程。 - 請求項４記載の半導体集積回路装置の製造方法において、
前記接着層をＴａＮ膜で形成することを特徴とする半導体集積回路装置の製造方法。 - 請求項５記載の半導体集積回路装置の製造方法において、
前記容量素子の第１電極を構成する金属膜は、Ｒｕを主成分とすることを特徴とする半導体集積回路装置の製造方法。 - 請求項５または請求項６に記載の半導体集積回路装置の製造方法において、
前記工程（ｃ）は、塩素を含む雰囲気中で前記ＴａＮ膜をドライエッチングする工程を含むことを特徴とする半導体集積回路装置の製造方法。 - 請求項５乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｃ）において、前記ＴａＮ膜を前記第１電極の膜厚の１倍〜３倍の範囲で前記絶縁膜の上面から下方に後退させることを特徴とする半導体集積回路装置の製造方法。
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| KR100725690B1 (ko) | 2003-07-08 | 2007-06-07 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체장치 및 그 제조방법 |
| JP4552835B2 (ja) * | 2005-11-14 | 2010-09-29 | エルピーダメモリ株式会社 | キャパシタの製造方法 |
| KR100780596B1 (ko) * | 2006-06-30 | 2007-11-29 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택플러그 제조 방법 |
| TWI515923B (zh) | 2011-08-30 | 2016-01-01 | 晶元光電股份有限公司 | 發光元件 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06196552A (ja) * | 1992-10-02 | 1994-07-15 | Internatl Business Mach Corp <Ibm> | トレンチ・サイドウオール構造およびその形成方法 |
| JP2000156483A (ja) * | 1998-11-18 | 2000-06-06 | Samsung Electronics Co Ltd | 接合スペ―サを備えたコンケ―ブキャパシタの製造方法 |
| JP2001189303A (ja) * | 1999-12-28 | 2001-07-10 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2001313379A (ja) * | 2000-04-28 | 2001-11-09 | Nec Corp | 半導体メモリの製造方法及び容量素子の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10256508A (ja) * | 1997-01-09 | 1998-09-25 | Sony Corp | 半導体メモリ及びその作製方法 |
| US20010013637A1 (en) * | 1999-03-05 | 2001-08-16 | Fengyan Zhang | Iridium conductive electrode/barrier structure and method for same |
| US6750495B1 (en) * | 1999-05-12 | 2004-06-15 | Agere Systems Inc. | Damascene capacitors for integrated circuits |
-
2000
- 2000-08-31 JP JP2000262952A patent/JP4497260B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06196552A (ja) * | 1992-10-02 | 1994-07-15 | Internatl Business Mach Corp <Ibm> | トレンチ・サイドウオール構造およびその形成方法 |
| JP2000156483A (ja) * | 1998-11-18 | 2000-06-06 | Samsung Electronics Co Ltd | 接合スペ―サを備えたコンケ―ブキャパシタの製造方法 |
| JP2001189303A (ja) * | 1999-12-28 | 2001-07-10 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2001313379A (ja) * | 2000-04-28 | 2001-11-09 | Nec Corp | 半導体メモリの製造方法及び容量素子の製造方法 |
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