JP2006203255A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

【課題】白金族金属、白金族合金または白金族金属の導電性酸化物を主成分とする膜を電極材料に用いた容量素子を有するＤＲＡＭの微細化を推進する。
【解決手段】酸化シリコン膜４３に溝４４を形成した後、あらかじめ酸化シリコン膜４３の下層に形成しておいた導電性下地膜４２をカソード電極とする電解メッキ法によって、溝４４の内部にＰｔ膜４５を形成する。その後、酸化シリコン膜４３をエッチングで除去した後、Ｐｔ膜４５をマスクにして導電性下地膜４２をドライエッチングすることにより、Ｐｔ膜４５とその下部に残った導電性下地膜４２とで容量素子の下部電極を形成する。
【選択図】図１８

Description

本発明は、半導体集積回路装置の製造技術に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）を有する半導体集積回路装置の製造に適用して有効な技術に関する。

近年のＤＲＡＭは、メモリセルの微細化に伴う情報蓄積用容量素子の蓄積電荷量の減少を補うために、情報蓄積用容量素子（キャパシタ）をメモリセル選択用ＭＩＳＦＥＴの上方に配置する、いわゆるスタックド・キャパシタ構造を採用している。

しかし、微細化・高集積化が進んだ最先端のＤＲＡＭにおいては、情報蓄積用容量素子を立体化して表面積を増やすだけでは蓄積電荷量を確保することが困難になってきたことから、情報蓄積用容量素子の一部を構成する容量絶縁膜に、ＰＺＴ（ＰｂＺｒ_ＸＴｉ_１−ＸＯ_３）、ＰＬＴ（ＰｂＬａ_ＸＴｉ_１−ＸＯ_３）、ＰＬＺＴ、ＰｂＴｉＯ_３、ＳｒＴｉＯ_３、ＢａＴｉＯ_３、ＢＳＴ（Ｂａ_ＸＳｒ_１−ＸＴｉＯ_３）、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）といった高誘電率膜または強誘電体膜を使用することが検討されている。

しかし、これらの高誘電率膜（強誘電体膜）は、反応性に富んだ酸素を多く含んでいるために、プロセス中の熱などによって特性が劣化し易く、これが製造歩留まりの低下やリテンション特性（データ保持特性）の低下を引き起こすことが知られている。

そこで、容量素子の容量絶縁膜に上記高誘電率膜（または強誘電体膜）を使用する場合には、電極材料として、これらの材料に対する親和性が高いＰｔ（プラチナ）、Ｒｕ（ルテニウム）あるいはＩｒ（イリジウム）などの白金族金属やそれらの酸化物を主体とする導電材が使用される（日本応用物理学会発行（１９９５年１２月１０日）「応用物理」第６４巻第１２号ｐ１１８８〜ｐ１１９７、日本応用物理学会発行（１９９６年１１月１０日）「応用物理」第６５巻第１１号ｐ１１０６〜ｐ１１１３、日本応用物理学会発行（１９９７年１１月１０日）「応用物理」第６６巻第１１号ｐ１２１０〜ｐ１２１３、株式会社プレスジャーナル発行（１９９８年６月２０日）「月刊セミコンダクタワールド」第１７巻第７号ｐ７８〜ｐ１０５）。

上記した白金族金属やその酸化物の薄膜をパターニングして電極を形成するには、一般にＲＩＥ(Reactive Ion Etching)などの異方性エッチング法が利用される。また、その際のエッチングガスには塩素（Ｃｌ_２）などのハロゲンガスや、これにＡｒ（アルゴン）などの不活性ガスを添加したガスが使用される（１９９１年、秋期応用物理学会予稿集、９ｐ−ＺＦ−１７ｐ５１６）。

ところが、白金族金属やその酸化物の薄膜をドライエッチングでパターニングする場合の問題点として、蒸気圧の低い反応生成物がパターンの側壁に多量に付着するなどの理由から、所望する形状のパターンが精度良く得られ難いことが知られており、この問題を改善する対策が種々提案されている。

例えば特開平１０−９８１６２号公報（特許文献１）は、Ａｒを添加した塩素ガスを用いてＰｔ膜およびＰＺＴ膜をドライエッチングする際、蒸気圧の低い反応生成物がパターンの側壁に多量に付着することによるパターン精度の低下を防止する対策として、頭部の外周部が丸みを帯びたフォトレジスト膜をマスクにしてエッチングを行ない、その後、適切な量のオーバーエッチングを行って、パターンの側面に残った側壁付着膜を完全に除去する方法を開示している。頭部の外周部が丸みを帯びた上記フォトレジスト膜は、ベンゾフェノン系ノボラックレジストを露光、現像した後、必要に応じて紫外線を照射しながら加熱硬化させることによって形成する。
特開平１０−９８１６２号公報 日本応用物理学会発行（１９９５年１２月１０日）「応用物理」第６４巻第１２号ｐ１１８８〜ｐ１１９７ 日本応用物理学会発行（１９９６年１１月１０日）「応用物理」第６５巻第１１号ｐ１１０６〜ｐ１１１３ 日本応用物理学会発行（１９９７年１１月１０日）「応用物理」第６６巻第１１号ｐ１２１０〜ｐ１２１３ 株式会社プレスジャーナル発行（１９９８年６月２０日）「月刊セミコンダクタワールド」第１７巻第７号ｐ７８〜ｐ１０５

前述したように、白金族金属やその酸化物は化学反応性が乏しく、ドライエッチングの反応生成物の蒸気圧が低いために、フォトレジスト膜をマスクにしてこれらの膜をドライエッチングすると、レジストの側壁に多量の反応生成物が付着する。エッチング中にレジストの側壁に付着したこの反応生成物は、イオンによって除去され難いため、レジストマスクを使ったエッチングでは所望する精度のパターンが得られ難いという問題や、エッチング後に反応生成物を除去するためのウェット洗浄作業が必要になるという問題がある。

本発明の目的は、白金族金属、白金族合金または白金族金属の導電性酸化物を主成分とする膜を電極材料に用いた容量素子を有するＤＲＡＭの微細化を推進する技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

（１）本願の一発明は、半導体基板の主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された第１電極および前記第１電極の上部に容量絶縁膜を介して形成された第２電極によって構成される容量素子とからなるメモリセルを有する半導体集積回路装置の製造方法であって、以下の工程を含んでいる。
（ａ）半導体基板の主面上にメモリセル選択用ＭＩＳＦＥＴを形成した後、前記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に第１接続孔を形成した後、前記第１接続孔の内部に前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１導電性接続体を形成する工程、
（ｃ）前記第１絶縁膜の上部に第１導電性下地膜を形成した後、前記第１導電性下地膜の上部に第２絶縁膜を形成する工程、
（ｄ）前記第１導電性接続体の上方の前記第２絶縁膜に溝を形成した後、前記溝の底部に露出した前記第１導電性下地膜の上部に第１導電体膜を形成することによって、前記溝の内部に前記第１導電体膜を埋め込む工程、
（ｅ）前記第２絶縁膜を除去して前記第１導電性下地膜を露出した後、前記第１導電体膜をマスクにしたエッチングで前記第１導電性下地膜を除去することによって、前記第１導電体膜とその下部の前記第１導電性下地膜とによって構成され、かつ前記第１導電性接続体を介して前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１電極を形成する工程、
（ｆ）前記第１電極の上部にその上面と側面とを覆う容量絶縁膜を形成した後、前記容量絶縁膜の上部に第２導電体膜からなる第２電極を形成することによって、前記第１電極、前記容量絶縁膜および前記第２電極からなる容量素子を形成する工程。

（２）本願の一発明は、半導体基板の主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された第１電極および前記第１電極の上部に容量絶縁膜を介して形成された第２電極によって構成される容量素子とからなるメモリセルを有する半導体集積回路装置の製造方法であって、以下の工程を含んでいる。
（ａ）半導体基板の主面上にメモリセル選択用ＭＩＳＦＥＴを形成した後、前記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に第１接続孔を形成した後、前記第１接続孔の内部に前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１導電性接続体を形成する工程、
（ｃ）前記第１絶縁膜の上部に第２絶縁膜を形成した後、前記第１導電性接続体の上方の前記第２絶縁膜に前記第１導電性接続体を露出する溝を形成する工程、
（ｄ）前記溝の内部を含む前記第２絶縁膜の上部に第１導電性下地膜を形成した後、前記第１導電性下地膜の上部に第１導電体膜を形成することによって、前記溝の内部に前記第１導電体膜を埋め込む工程、
（ｅ）前記第２絶縁膜の上部の前記第１導電体膜および前記第１導電性下地膜を除去することによって、前記第１導電体膜および前記第１導電性下地膜を前記溝の内部に残す工程、
（ｆ）前記第２絶縁膜を除去することによって、前記第１導電体膜とその底部および側面に形成された前記第１導電性下地膜とによって構成され、かつ前記第１導電性接続体を介して前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１電極を形成する工程、
（ｇ）前記第１電極の上部にその上面と側面とを覆う容量絶縁膜を形成した後、前記容量絶縁膜の上部に第２導電体膜からなる第２電極を形成することによって、前記第１電極、前記容量絶縁膜および前記第２電極からなる容量素子を形成する工程。

（３）本願の一発明は、半導体基板の主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された第１電極および前記第１電極の上部に容量絶縁膜を介して形成された第２電極によって構成される容量素子とからなるメモリセルを有する半導体集積回路装置の製造方法であって、以下の工程を含んでいる。
（ａ）半導体基板の主面上にメモリセル選択用ＭＩＳＦＥＴを形成した後、前記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に第１接続孔を形成した後、前記第１接続孔の内部に前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１導電性接続体を形成する工程、
（ｃ）前記第１絶縁膜の上部に第１導電性下地膜を形成した後、前記第１導電性下地膜の上部に第２絶縁膜を形成する工程、
（ｄ）前記第１導電性接続体の上方の前記第２絶縁膜に溝を形成した後、前記溝の内部を含む前記第２絶縁膜の上部に第２導電性下地膜を形成する工程、
（ｅ）前記第２導電性下地膜の上部に第１導電体膜を形成することによって、前記溝の内部に前記第１導電体膜を埋め込む工程、
（ｆ）前記第２絶縁膜の上部の前記第１導電体膜および前記第２導電性下地膜を除去することによって、前記第１導電体膜および前記第２導電性下地膜を前記溝の内部に残す工程、
（ｇ）前記第２絶縁膜を除去して前記第１導電性下地膜を露出した後、前記第１導電体膜および前記第２導電性下地膜をマスクにしたエッチングで前記第１導電性下地膜を除去することによって、前記第１導電体膜と、前記第２導電性下地膜と、前記第２導電性下地膜の下層の前記第１導電性下地膜とによって構成され、かつ前記第１導電性接続体を介して前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１電極を形成する工程、
（ｈ）前記第１電極の上部にその上面と側面とを覆う容量絶縁膜を形成した後、前記容量絶縁膜の上部に第２導電体膜からなる第２電極を形成することによって、前記第１電極、前記容量絶縁膜および前記第２電極からなる容量素子を形成する工程。

（４）本願の一発明は、半導体基板の主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された第１電極および前記第１電極の上部に容量絶縁膜を介して形成された第２電極によって構成される容量素子とからなるメモリセルを有する半導体集積回路装置の製造方法であって、以下の工程を含んでいる。
（ａ）半導体基板の主面上にメモリセル選択用ＭＩＳＦＥＴを形成した後、前記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に第１接続孔を形成した後、前記第１接続孔の内部に前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１導電性接続体を形成する工程、
（ｃ）前記第１絶縁膜の上部に第１導電性下地膜を形成した後、前記第１導電性下地膜の上部に第２絶縁膜を形成する工程、
（ｄ）前記第１導電性接続体の上方の前記第２絶縁膜に溝を形成した後、前記溝の底部に露出した前記導電性下地膜をスパッタエッチングすることによって、前記第１導電性下地膜の一部を前記溝の側壁に再析出させる工程、
（ｅ）前記溝の底部に露出した前記第１導電性下地膜および前記溝の側壁に再析出させた前記第１導電性下地膜のそれぞれの表面に第１導電体膜を形成する工程、
（ｆ）前記溝の内部を含む前記第２絶縁膜の上部に、前記第２絶縁膜とはエッチング速度が異なる第３絶縁膜を形成した後、前記第２絶縁膜の上部の前記第３絶縁膜および前記第１導電体膜を除去することによって、前記第３絶縁膜および前記第１導電体膜を前記溝の内部に残す工程、
（ｇ）前記第２絶縁膜と前記第３絶縁膜とのエッチング速度の差を利用したエッチングによって前記第２絶縁膜を選択的に除去して前記第１導電性下地膜を露出する工程、
（ｈ）前記溝の側壁に再析出させた前記第１導電性下地膜、前記第１導電性下地膜の表面に形成した前記第１導電体膜および前記溝の内部の前記第３絶縁膜をマスクにしたエッチングで前記第１絶縁膜の上部の前記第１導電性下地膜を除去する工程、
（ｉ）前記第３絶縁膜を除去することによって、前記第１導電体膜と前記第１導電性下地膜とによって構成され、かつ前記第１導電性接続体を介して前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１電極を形成する工程、
（ｊ）前記第１電極の上部にその上面と側面とを覆う容量絶縁膜を形成した後、前記容量絶縁膜の上部に第２導電体膜からなる第２電極を形成することによって、前記第１電極、前記容量絶縁膜および前記第２電極からなる容量素子を形成する工程。

（５）本願の一発明は、半導体基板の主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された第１電極および前記第１電極の上部に容量絶縁膜を介して形成された第２電極によって構成される容量素子とからなるメモリセルを有する半導体集積回路装置の製造方法であって、以下の工程を含んでいる。
（ａ）半導体基板の主面上にメモリセル選択用ＭＩＳＦＥＴを形成した後、前記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に第１接続孔を形成した後、前記第１接続孔の内部に前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１導電性接続体を形成する工程、
（ｃ）前記第１絶縁膜の上部に第１導電性下地膜を形成した後、前記第１導電性下地膜の上部に第２絶縁膜を形成する工程、
（ｄ）前記第１導電性接続体の上方の前記第２絶縁膜に溝を形成した後、前記溝の底部に露出した前記第１導電性下地膜の上部に第１導電体膜を形成することによって、前記溝の内部にその表面の高さが前記第２絶縁膜の表面の高さよりも低くなるように前記第１導電体膜を埋め込む工程、
（ｅ）前記溝の内部の前記第１導電体膜上にエッチングバリア膜を形成する工程、
（ｆ）前記エッチングバリア膜、前記第２絶縁膜、前記第１導電体膜および前記第１導電性下地膜の相互のエッチング速度の差を利用し、まず前記第２絶縁膜をエッチングして選択的に除去し、次いで前記エッチングバリア膜をマスクにしたエッチングで前記第１導電性下地膜を除去した後、前記エッチングバリア膜を選択的に除去することによって、前記第１導電体膜および前記第１導電性下地膜によって構成され、かつ前記第１導電性接続体を介して前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１電極を形成する工程、
（ｇ）前記第１電極の上部にその上面と側面とを覆う容量絶縁膜を形成した後、前記容量絶縁膜の上部に第２導電体膜からなる第２電極を形成することによって、前記第１電極、前記容量絶縁膜および前記第２電極からなる容量素子を形成する工程。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

白金族金属、白金族合金または白金族金属の導電性酸化物を主成分とする膜からなる下部電極を所望する精度のパターンで形成することができるので、メモリセルを微細化しても情報蓄積用容量素子の蓄積電荷量を確保することができ、これにより、上記の膜を電極材料に用いた容量素子を有するＤＲＡＭの微細化を推進することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
本発明の実施の形態１であるＤＲＡＭの製造方法を図１〜図３１を用いて工程順に説明する。なお、以下の説明では、０．１８μｍのデザインルールを用いて６４メガビット(Mbit)〜２５６メガビットのＤＲＡＭを製造する場合について説明する。

まず、図１に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板（以下、単に基板という）１に素子分離溝２を形成する。ここで、図の左側部分はメモリセルが形成される領域（メモリセルアレイ）を示し、右側部分は周辺回路領域を示している。

上記素子分離２を形成するには、まず素子分離領域の基板１をエッチングして深さ３５０ｎｍ程度の溝を形成した後、基板１を約１０００℃で熱酸化することによって、溝の内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜６を形成する。この酸化シリコン膜６は、溝の内壁に生じたドライエッチングのダメージを回復すると共に、次の工程で溝の内部に埋め込まれる酸化シリコン膜７と基板１との界面に生じるストレスを緩和するために形成する。

次に、上記溝の内部を含む基板１上にＣＶＤ法で膜厚６００ｎｍ程度の酸化シリコン膜７を堆積し、続いて基板１を約１１５０℃で熱酸化することによって、酸化シリコン膜７の膜質を改善するためのデンシファイ（焼き締め）を行った後、化学的機械研磨（ＣＭＰ）法で溝の上部の酸化シリコン膜７をポリッシュバックすることによって、その表面を平坦化する。

上記した方法で基板１に素子分離溝２を形成することによって、図２に示すように、メモリセルアレイには素子分離溝２によって周囲を囲まれた、島状に点在する多数の活性領域（Ｌ）が形成される。これらの活性領域（Ｌ）は、例えば図の左右方向に細長く延び、かつその中央部が図の上方に向かって凸状に突き出した略Ｔ字形の平面パターンで構成される。図の上下方向に沿った上記活性領域（Ｌ）の寸法および隣接する活性領域Ｌとの間隔は、それぞれフォトリソグラフィの解像限界で決まる最小寸法（０．１８μｍ）とする。

次に、図３に示すように、基板１にｐ型不純物（ホウ素）およびｎ型不純物（例えばリン）をイオン打ち込みした後、約１０００℃の熱処理で上記不純物を拡散させることによって、メモリセルアレイの基板１にｐ型ウエル３およびｎ型ウエル５を形成し、周辺回路領域の基板１にｐ型ウエル３およびｎ型ウエル４を形成する。メモリセルアレイのｐ型ウエル３を囲むｎ型ウエル５は、図示しない入出力回路などから基板１を通じてこのｐ型ウエル３にノイズが侵入するのを防ぐために形成する。

次に、フッ酸を用いたウェットエッチングで基板１（ｐ型ウエル３、ｎ型ウエル４）の表面を洗浄した後、約８００℃の熱酸化でｐ型ウエル３およびｎ型ウエル４のそれぞれの表面に膜厚６ｎｍ程度の清浄なゲート酸化膜８を形成する。なお、ゲート酸化膜８は、その一部に窒化シリコンを含んだ酸窒化シリコン膜で構成してもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減したりする効果が高いので、ゲート酸化膜８のホットキャリア耐性を向上させることができる。酸窒化シリコン膜を形成するには、例えば基板１をＮＯやＮＯ_２といった含窒素ガス雰囲気中で熱酸化すればよい。

次に、図４および図５（メモリセルアレイの平面図）に示すように、ゲート酸化膜８の上部にゲート電極９（ワード線ＷＬ）を形成した後、ゲート電極９の両側のｐ型ウエル３にｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによってｎ⁻型半導体領域１１を形成し、ｎ型ウエル４にｐ型不純物（ホウ素）をイオン打ち込みすることによってｐ⁻型半導体領域１２を形成する。

上記ゲート電極９（ワード線ＷＬ）は、例えばゲート酸化膜８の上部にリン（Ｐ）をドープした膜厚５０ｎｍ程度の低抵抗多結晶シリコン膜をＣＶＤ法で堆積し、続いてその上部にスパッタリング法で膜厚５ｎｍ程度のＷＮ膜と膜厚１００ｎｍ程度のＷ膜とを堆積し、さらにその上部にＣＶＤ法で膜厚１５０ｎｍ程度の窒化シリコン膜１０を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングでこれらの膜をパターニングすることによって形成する。メモリセルアレイに形成されるゲート電極９（ワード線ＷＬ）の幅（ゲート長）および間隔は、それぞれフォトリソグラフィの解像限界で決まる最小寸法（０．１８μｍ）とする。

次に、図６に示すように、基板１上にＣＶＤ法で膜厚５０ｎｍ程度の窒化シリコン膜１３を堆積した後、メモリセルアレイの基板１の上部をフォトレジスト膜（図示せず）で覆い、周辺回路領域の窒化シリコン膜１３を異方的にエッチングすることによって、周辺回路領域のゲート電極９の側壁にサイドウォールスペーサ１３ａを形成する。

次に、周辺回路領域のｐ型ウエル３にｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによってｎ^＋型半導体領域１４（ソース、ドレイン）を形成し、ｎ型ウエル４にｐ型不純物（ホウ素）をイオン打ち込みすることによってｐ^＋型半導体領域１５（ソース、ドレイン）を形成する。ここまでの工程で、周辺回路領域にＬＤＤ(Lightly Doped Drain)構造のソース、ドレインを有するｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成される。

次に、図７に示すように、窒化シリコン膜１３の上部にＣＶＤ法で膜厚６００ｎｍ程度の酸化シリコン膜１６を堆積した後、酸化シリコン膜１６をＣＭＰ法でポリッシュバックすることによってその表面を平坦化する。あるいは、基板１上に膜厚３００ｎｍ程度のＳ０Ｇ（スピンオングラス）膜（図示せず）を塗布した後、基板１を８００℃程度で熱処理してＳＯＧ膜をデンシファイ（焼き締め）し、続いてＳＯＧ膜の上部にＣＶＤ法で膜厚３００ｎｍ程度の酸化シリコン膜１６を堆積した後、酸化シリコン膜１６をＣＭＰ法でポリッシュバックすることによってその表面を平坦化してもよい。ＳＯＧ膜は、ＣＶＤ法で堆積した酸化シリコン膜に比べてリフロー性が高く、微細な配線間のギャップフィル性に優れているので、フォトリソグラフィの解像限界で決まる最小寸法まで微細化されたゲート電極９（ワード線ＷＬ）の隙間を良好に埋め込むことができる。

次に、フォトレジスト膜（図示せず）をマスクにしたドライエッチングでメモリセルアレイの酸化シリコン膜１６をドライエッチングした後、酸化シリコン膜１６の下層の窒化シリコン膜１３をドライエッチングすることによって、ｎ⁻型半導体領域１１の上部にコンタクトホール１８、１９を形成する。

上記酸化シリコン膜１６のエッチングは、窒化シリコンに比べて酸化シリコンのエッチング速度が大きくなるような条件で行い、窒化シリコン膜１３が完全には除去されないようにする。また、窒化シリコン膜１３のエッチングは、シリコン（基板）や酸化シリコンに比べて窒化シリコンのエッチング速度が大きくなるような条件で行い、基板１や酸化シリコン膜７が深く削れないようにする。さらに、窒化シリコン膜１３のエッチングは、窒化シリコン膜１３が異方的にエッチングされるような条件で行い、ゲート電極９（ワード線ＷＬ）の側壁に窒化シリコン膜１３を残すようにする。これにより、フォトリソグラフィの解像限界で決まる最小寸法よりも微細な径を有するコンタクトホール１８、１９がゲート電極９（ワード線ＷＬ）に対して自己整合（セルフアライン）で形成される。

次に、上記コンタクトホール１８、１９を通じてメモリセルアレイのｐ型ウエル３（ｎ⁻型半導体領域１１）にｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによって、ｎ^＋型半導体領域１７（ソース、ドレイン）を形成する。ここまでの工程で、メモリセルアレイにｎチャネル型で構成されるメモリセル選択用ＭＩＳＦＥＴＱｓが形成される。

次に、図８に示すように、コンタクトホール１８、１９の内部にプラグ２０を形成する。プラグ２０は、コンタクトホール１８、１９の内部を含む酸化シリコン膜１６の上部にリン（Ｐ）などのｎ型不純物をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積し、続いてこの多結晶シリコン膜をエッチバック（またはＣＭＰ法でポリッシュバック）してコンタクトホール１８、１９の内部のみに残すことによって形成する。

次に、図９に示すように、酸化シリコン膜１６の上部にＣＶＤ法で膜厚２０ｎｍ程度の酸化シリコン膜２１を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで周辺回路領域の酸化シリコン膜２１およびその下層の酸化シリコン膜１６をドライエッチングすることによって、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ^＋型半導体領域１４）の上部にコンタクトホール２２を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ^＋型半導体領域１５）の上部にコンタクトホール２３を形成する。また、このとき同時に、周辺回路領域のｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極９（およびｎチャネル型ＭＩＳＦＥＴＱｐの図示しない領域のゲート電極９）の上部にコンタクトホール２４を形成し、メモリセルアレイのコンタクトホール１８の上部に接続孔２５を形成する。

次に、図１０に示すように、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ^＋型半導体領域１４）の表面、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ^＋型半導体領域１５）の表面およびコンタクトホール１８の内部のプラグ２０の表面にそれぞれシリサイド膜２６を形成した後、コンタクトホール２２、２３、２４の内部および接続孔２５の内部にそれぞれプラグ２７を形成する。

上記シリサイド膜２６は、例えばコンタクトホール２２、２３、２４の内部および接続孔２５の内部を含む酸化シリコン膜２１の上部にスパッタリング法で膜厚３０ｎｍ程度のＴｉ膜と膜厚２０ｎｍ程度のＴｉＮ膜とを堆積した後、基板１を約６５０℃で熱処理することによって形成する。また、プラグ２７は、例えばコンタクトホール２２、２３、２４の内部および接続孔２５の内部を含む上記ＴｉＮ膜の上部にＣＶＤ法で膜厚５０ｎｍ程度のＴｉＮ膜および膜厚３００程度のＷ膜を堆積した後、酸化シリコン膜２１の上部のＷ膜、ＴｉＮ膜およびＴｉ膜をＣＭＰ法で研磨し、これらの膜をコンタクトホール２２、２３、２４の内部および接続孔２５の内部のみに残すことによって形成する。

ソース、ドレイン（ｎ^＋型半導体領域１４、ｐ^＋型半導体領域１５）とその上部に形成されたプラグ２７との界面にＴｉシリサイドからなる上記シリサイド膜２６を形成することにより、ソース、ドレイン（ｎ^＋型半導体領域１４、ｐ^＋型半導体領域１５）とプラグ２７とのコンタクト抵抗を低減することができる。

次に、図１１に示すように、メモリセルアレイの酸化シリコン膜２１の上部にビット線ＢＬを形成し、周辺回路領域の酸化シリコン膜２１の上部に第１層目の配線３０〜３３を形成する。ビット線ＢＬおよび第１層目の配線３０〜３３は、例えば酸化シリコン膜２１の上部にスパッタリング法で膜厚１００ｎｍ程度のＷ膜を堆積した後、フォトレジスト膜をマスクにしてこのＷ膜をドライエッチングすることによって形成する。

次に、図１２に示すように、ビット線ＢＬおよび第１層目の配線３０〜３３の上部にＣＶＤ法で膜厚３００ｎｍ程度の酸化シリコン膜３４（第１絶縁膜）を堆積し、続いて酸化シリコン膜３４の上部にＣＶＤ法で膜厚２００ｎｍ程度の多結晶シリコン膜３５を堆積した後、フォトレジスト膜をマスクにしてメモリセルアレイの多結晶シリコン膜３５をドライエッチングすることによって、コンタクトホール１９の上方の多結晶シリコン膜３５に溝３６を形成する。この溝３６の直径は、フォトリソグラフィの解像限界で決まる最小寸法とする。

次に、図１３に示すように、上記溝３６の側壁にサイドウォールスペーサ３７を形成した後、このサイドウォールスペーサ３７と多結晶シリコン膜３５とをマスクにして酸化シリコン膜３４およびその下層の酸化シリコン膜２１をドライエッチングすることによって、コンタクトホール１９の上部に接続孔３８（第１接続孔）を形成する。溝３６の側壁のサイドウォールスペーサ３７は、溝３６の内部を含む多結晶シリコン膜３５の上部にＣＶＤ法で多結晶シリコン膜を堆積した後、この多結晶シリコン膜を異方的にエッチングして溝３６の側壁に残すことによって形成する。

側壁にサイドウォールスペーサ３７が形成された上記溝３６の底部に接続孔３８を形成することにより、接続孔３８の径は、フォトリソグラフィの解像限界で決まる最小寸法よりも小さくなる。これにより、メモリセルサイズを縮小しても、ビット線ＢＬと接続孔３８との合わせマージンが確保されるので、次の工程で接続孔３８の内部に埋め込まれるプラグ３９とビット線ＢＬとの短絡を確実に防止することができる。

次に、上記多結晶シリコン膜３５とサイドウォールスペーサ３７とをドライエッチングで除去した後、図１４に示すように、接続孔３８の内部にプラグ３９（第１導電性接続体）を形成する。プラグ３９は、接続孔３８の内部を含む酸化シリコン膜３４の上部にｎ型不純物（リン）をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜をエッチバックして接続孔３８の内部のみに残すことによって形成する。このとき、多結晶シリコン膜をオーバーエッチングすることによって、図示のように、プラグ３９の表面の高さを酸化シリコン膜３４の表面の高さよりも低くする。

次に、図１５に示すように、接続孔３８の内部のプラグ３９の表面にシリサイド膜４０を形成し、次いでこのシリサイド膜４０の表面にバリアメタル膜４１を形成する。

上記シリサイド膜４０は、多結晶シリコンで構成されたプラグ３９とバリアメタル膜４１とのコンタクト抵抗を低減するために形成する。シリサイド膜４０は、例えば接続孔３８の内部を含む酸化シリコン膜３４の上部にスパッタリング法でＴｉ膜を堆積し、続いて基板１を約６５０℃で熱処理してプラグ３９の表面にシリサイド膜４０を形成した後、酸化シリコン膜３４の上部に残った未反応のＴｉ膜をエッチングで除去することによって形成する。

また、シリサイド膜４０の上部のバリアメタル膜４１は、後の工程でその上部に形成される導電性下地膜（４２）とプラグ３９との反応によるコンタクト抵抗の増加を防ぎ、かつ導電性下地膜（４２）の上部に形成される情報蓄積用容量素子の容量絶縁膜（４７）を熱処理する際にプラグ３９の表面が酸化されるのを防ぐ目的で形成する。バリアメタル膜４１は、例えば接続孔３８の内部を含む酸化シリコン膜３４の上部にスパッタリング法でＴａＳｉＮ、ＴａＮ、ＴｉＳｉＮ、ＴｉＮ、ＷＳｉＮ、ＷＮなどの高融点金属（珪）窒化物や、（Ｔｉ、Ａｌ）Ｎの固溶体などの導体膜を堆積した後、この導体膜をＣＭＰ法で研磨（またはドライエッチング法でエッチバック）して接続孔３８の内部のみに残すことによって形成する。特に（Ｔｉ、Ａｌ）Ｎの固溶体は、その中に含まれるＡｌの酸素バリア性が高いので、プラグ３９の表面の酸化を有効に防止できる。

次に、図１６に示すように、上記酸化シリコン膜３４の上部に導電性下地膜４２を形成する。この導電性下地膜４２は、情報蓄積用容量素子の下部電極材料である金属膜を電解メッキ法で形成する際のカソード電極として使用されるものであり、下部電極材料である金属膜に比べて薄い膜厚で形成する。導電性下地膜４２は、例えばスパッタリング法で堆積した膜厚５０〜６０ｎｍ程度のＰｔ膜からなる。

次に、図１７に示すように、導電性下地膜４２の上部にＣＶＤ法で酸化シリコン膜４３（第２絶縁膜）を堆積した後、フォトレジスト膜（図示せず）をマスクにしてメモリセルアレイの酸化シリコン膜４３をドライエッチングすることによって、接続孔３８の上部に溝４４を形成する。

後述するように、情報蓄積用容量素子の下部電極（４６）は、上記溝４４の内部に形成されるので、下部電極（４６）の表面積を大きくして情報蓄積用容量素子の蓄積電荷量を増やすためには、酸化シリコン膜４３を厚い膜厚（例えば５００ｎｍ程度）で堆積することによって溝４４を深くする必要がある。

また、酸化シリコン膜４３をドライエッチングして溝４４を形成する際は、酸化シリコン膜４３の下層の導電性下地膜４２をエッチングのストッパとして利用する。これにより、酸化シリコン膜４３をオーバーエッチングしても導電性下地膜４２の下層の酸化シリコン膜３４が削れることがないので、少ないエッチングマージンで確実に溝４４を形成することができる。

さらに、酸化シリコン膜４３をドライエッチングして溝４４を形成することにより、溝４４の内径は、その底部と上端部とが等しくなるか、あるいは底部よりも上端部の方が大きい逆テーパ状となる。

次に、図１８に示すように、溝４４の底部に露出した導電性下地膜４２をカソード電極とする電解メッキ法によって、導電性下地膜４２の表面にＰｔ膜４５（第１導電体膜）を析出させる。Ｐｔ膜４５は、その表面の高さが少なくとも酸化シリコン膜４３の表面の高さ、すなわち溝４４の深さよりも大きくなるように形成する。

図１９は、Ｐｔ膜４５の形成に用いる電解メッキ処理装置１００の概略図である。メッキ液１０１が充填されたメッキ槽１０２の中には、基板（ウエハ）１とアノード電極１０３とが対向して配置される。アノード電極１０３には、メッキ槽１０２の外部の直流電源１０４から正の電圧が印加され、基板（ウエハ）１には、接触端子１０５を介して直流電源１０４から負の電圧が印加される。

図２０に拡大して示すように、上記接触端子１０５は、基板（ウエハ）１の最外周部に露出した導電性下地膜４２の表面に接触し、これにより、導電性下地膜４２がカソード電極として機能する。このとき、図２１に示すように、基板（ウエハ）１の主面は、接触端子１０５が接触する最外周部と、メモリセルアレイの溝４４の底部のみに導電性下地膜４２が露出し、他の領域（周辺回路領域やスクライブ領域など）の導電性下地膜４２は、その表面が酸化シリコン膜４３で覆われている。

上記のように、基板（ウエハ）１の全面に形成された導電性下地膜４２と接触端子１０５とが基板（ウエハ）１の最外周部で接触した場合、基板（ウエハ）１の面内における電流の強さは、接触端子１０５から遠ざかる程、すなわち基板（ウエハ）１の中心部に近づく程弱くなる。一方、電解メッキ法による金属膜の成長速度は、電流の強さに比例して増大する。従って、特にカソード電極として機能する導電性下地膜４２の膜厚が薄い場合には、基板（ウエハ）１の中心部に近づく程電極の電気抵抗が大きくなり、導電性下地膜４２の表面に析出するＰｔ膜４５の成長速度が遅くなる。

そこで、電解メッキ法で基板（ウエハ）１の表面にＰｔ膜４５を形成する場合は、基板（ウエハ）１の面内におけるＰｔ膜４５の成膜速度のばらつきを考慮し、基板（ウエハ）１の外周に近い領域においては、Ｐｔ膜４５の表面の高さが酸化シリコン膜４３の表面の高さよりも十分に大きくなるように成膜時間を制御する。これにより、カソード電極の電気抵抗が大きくなる基板（ウエハ）１の中心部においても、Ｐｔ膜４５の表面の高さを酸化シリコン膜４３の表面の高さと同等以上にすることができる。

次に、図２２に示すように、溝４４の開孔部に露出した過剰のＰｔ膜４５をＣＭＰ法でポリッシュバック、またはドライエッチング法でエッチバックすることによって、基板（ウエハ）１の全面においてＰｔ膜４５の表面の高さを酸化シリコン膜４３の表面の高さと同じにする。

なお、上記の平坦化処理に先立ち、Ｐｔ膜４５の上部にエッチング速度がＰｔに近い膜を堆積し、この膜を平坦化してからＰｔ膜４５を平坦化すると、Ｐｔ膜４５の表面の高さと酸化シリコン膜４３の表面の高さとをより確実に均等化することができる。また、上記の平坦化処理を行う他の方法として、電解メッキの逆反応を利用し、酸化シリコン膜４３の表面よりも高い部分のＰｔ膜４５を電気分解で除去してもよい。

次に、図２３に示すように、フッ酸などのエッチング液を用いたウェットエッチングで酸化シリコン膜４３を除去する。このとき、酸化シリコン膜４３の下層の導電性下地膜４２がエッチングのストッパとなるので、酸化シリコン膜４３をオーバーエッチングしても導電性下地膜４２の下層の酸化シリコン膜３４が削れる恐れはない。これにより、膜厚の大きい酸化シリコン膜４３を完全に除去することができ、かつ酸化シリコン膜４３を除去した後に導電性下地膜４２の上に残ったアスペクト比の大きい柱状のＰｔ膜４５が倒れる不具合が防止できる。

次に、図２４に示すように、Ｐｔ膜４５をマスクにして導電性下地膜４２をドライエッチングすることにより、Ｐｔ膜４５とその下部に残った導電性下地膜４２とからなる情報蓄積用容量素子の下部電極４６を形成する。導電性下地膜４２をドライエッチングするには、例えばＡｒイオンの成分比が高いＣＦ_４＋Ａｒプラズマを利用した異方性エッチング法を用いる。

上記のように、導電性下地膜４２を構成するＰｔ膜をドライエッチングでパターニングした場合は、パターンの側壁に蒸気圧の低い反応生成物が堆積する。そのため、エッチング後にＰｔ膜４５の下部に残った導電性下地膜４２の側面は、下端部の径が上端部の径よりも大きいテーパ状となる。しかし、本実施の形態では、ドライエッチングでパターニングされる導電性下地膜４２の膜厚が、その上部のＰｔ膜４５の膜厚（５００ｎｍ程度）に比べて十分に薄い（５０〜６０ｎｍ程度）ため、その側面がテーパ状となっても、パターンの横方向の広がりは僅かである。これにより、下部電極４６同士の間隔を縮小してもそれらの短絡を防止することができるので、Ｐｔ膜で構成された下部電極４６を有するＤＲＡＭのメモリセルサイズを縮小することができる。

また、Ｐｔ膜４５をマスクにして導電性下地膜４２をドライエッチングした場合は、導電性下地膜４２と同じ材料であるＰｔ膜４５の表面もある程度エッチングされるので、図示のように、その肩部（上縁部）が削られて丸くなる。これにより、次の工程で下部電極４６の上部に堆積する容量絶縁膜（４７）のステップカバレージ（段差被覆性）が良好になる。

次に、基板１の表面を洗浄した後、図２５に示すように、下部電極４６の上面と側面とに沿って容量絶縁膜４７を堆積する。容量絶縁膜４７は、例えばＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)法で堆積したＢＳＴ膜からなる。

前記のように、下部電極４６の肩部（上縁部）が丸くなっているために、容量絶縁膜４７は、下部電極４６の上面と側面とに沿ってほぼ均一な膜厚で堆積する。すなわち、下部電極４６の肩部で容量絶縁膜４７の膜厚が薄くなることはないので、下部電極４６の肩部近傍における電界集中が防止され、この電界集中に起因するリーク電流の増加を防ぐことができる。

次に、上記容量絶縁膜４７の膜質を改善するために、約７００℃の酸素雰囲気中で基板１を熱処理する。このとき、容量絶縁膜４７を構成するＢＳＴ膜中の酸素がＰｔ膜で構成された下部電極４６中に拡散し、その一部は下部電極４６の下部の接続孔３８内にも拡散する。しかし、前述したように、接続孔３８の内部に埋め込まれたプラグ３９の表面には酸素の拡散を防ぐバリアメタル膜４１が形成されているので、上記の高温熱処理によってプラグ３９の表面が酸化される恐れはない。

次に、図２６に示すように、容量絶縁膜４７の上部に情報蓄積用容量素子の上部電極材料であるＰｔ膜４８ａ（第２導電体膜）をＣＶＤ法で堆積した後、図２７に示すように、Ｐｔ膜４８ａの上部にバリアメタル膜４９を形成する。

Ｐｔ膜４８ａの上部のバリアメタル膜４９は、後の工程で情報蓄積用容量素子の上部の絶縁膜に形成される接続孔（５１）内のプラグ（５３）と上部電極（４８）との電気的接続を十分に確保すると共に、Ｐｔ膜４８ａを通じて拡散する容量絶縁膜４７中の酸素に起因する上記プラグ（５３）の酸化を防ぐ目的で形成する。バリアメタル膜４９は、例えばスパッタリング法で堆積したＴａＳｉＮ、ＴａＮ、ＴｉＳｉＮ、ＴｉＮ、ＷＳｉＮ、ＷＮなどの高融点金属（珪）窒化物や、（Ｔｉ、Ａｌ）Ｎの固溶体などの導体膜で構成され、特に（Ｔｉ、Ａｌ）Ｎの固溶体が好ましい。

次に、図２８に示すように、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで周辺回路領域のバリアメタル膜４９、Ｐｔ膜４８ａおよび容量絶縁膜４７を除去することによって、Ｐｔ膜４８ａで構成された上部電極４８、ＢＳＴ膜で構成された容量絶縁膜４７およびＰｔ膜４５で構成された下部電極４６からなる情報蓄積用容量素子Ｃを形成する。また、ここまでの工程により、情報蓄積用容量素子Ｃとメモリセル選択用ＭＩＳＦＥＴＱｓとが直列に接続されたメモリセルが完成する。

次に、図２９に示すように、情報蓄積用容量素子Ｃの上部にＣＶＤ法で酸化シリコン膜５０（第４絶縁膜）を堆積した後、その表面をＣＭＰ法で平坦化する。続いて図３０に示すように、フォトレジスト膜（図示せず）をマスクにしてメモリセルアレイの端部の酸化シリコン膜５０をドライエッチングすることによって、情報蓄積用容量素子Ｃの上部電極４８の上部に接続孔５１を形成する。また、このとき同時に周辺回路領域の酸化シリコン膜５０およびその下層の酸化シリコン膜３４をドライエッチングすることによって、第１層目の配線３１の上部に接続孔５２を形成する。

次に、上記接続孔５１、５２の内部にプラグ５３（第２導電性接続体）を形成する。プラグ５３は、例えば接続孔５１、５２の内部を含む酸化シリコン膜５０の上部にスパッタリング法でＷ膜を堆積した後、このＷ膜をエッチバックして接続孔５１、５２の内部のみに残すことによって形成する。接続孔５１内のプラグ５３と上部電極４８との間にはバリアメタル膜４９が介在しているため、上部電極４８を構成するＰｔ膜４８ａを通じて拡散する容量絶縁膜４７中の酸素に起因するプラグ５３の酸化を防止することができる。

次に、図３１に示すように、酸化シリコン膜５０の上部に第２層目の配線５４〜５６を形成する。配線５４〜５６は、例えば酸化シリコン膜の上部にスパッタリング法でＴｉＮ膜、Ａｌ合金膜およびＴｉＮ膜を順次堆積し、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングすることによって形成する。第２層目の配線５４〜５６の上部には、その後、絶縁膜を介して第３層目の配線が形成されるが、その図示は省略する。

本実施の形態では、導電性下地膜４２、下部電極４６および上部電極４８をそれぞれＰｔ膜で構成したが、導電性下地膜４２、下部電極４６および上部電極４８は、Ｒｕ、Ｉｒ、Ｐｔ−Ｒｈ合金、ＲｕＯ_２またはＩｒＯ_２など、白金族金属、白金族合金、白金族金属の導電性酸化物の一種または二種以上の導電膜を主成分とする膜によって構成してもよい。

また、前記下部電極４６を構成するＰｔ膜４５と導電性下地膜４２および上部電極４８は、すべて同じ材料とする必要はなく、それぞれ選択できる範囲内で最適な材料を採用すればよい。例えば導電性下地膜４２をスパッタリング法で形成したＲｕ膜によって形成し、Ｐｔ膜４５を本実施の形態と同様にメッキによって形成したＰｔ膜によって形成し、導電性下地膜４２のエッチング時に導電性下地膜４２のエッチング速度がＰｔ膜４５のエッチング速度よりも大きくなるような条件を採用することによって、マスクとなるＰｔ膜４５の高さの減少を少なくすることができる。Ｒｕ膜（導電性下地膜４２）のエッチング速度がＰｔ膜４５のエッチング速度よりも大きくなるような条件としては、例えばＲｕがＯ２ 系のガスにより比較的低温で化学的作用によるエッチングが可能であることを利用した酸素：塩素（＝９：１）混合ガスプラズマによるドライエッチングなどが考えられる。

また、本実施の形態では、導電性下地膜４２をカソード電極とする電解メッキ法によって、その表面に下部電極材料（Ｐｔ膜４５）を形成したが、導電性下地膜４２を触媒とする無電解メッキ法でその表面に下部電極材料（Ｐｔ膜４５）を形成したり、導電性下地膜４２の表面に選択ＣＶＤ法で下部電極材料（Ｐｔ膜４５）を形成したりしてもよい。

さらに、本実施の形態では、容量絶縁膜４７をＭＯＣＶＤ法で堆積したＢＳＴ膜で構成したが、ＰＺＴ、ＰＬＴ、ＰＬＺＴ、ＰｂＴｉＯ_３、ＳｒＴｉＯ_３、ＢａＴｉＯ_３、ＢＳＴ、ＳＢＴまたはＴａ_２Ｏ_５など、ペロブスカイト型または複合ペロブスカイト型の結晶構造を有する高誘電率膜または強誘電体膜を主成分とする膜によって構成してもよい。また、これらの膜の形成にスパッタリング法やゾル−ゲル法などを用いてもよい。

（実施の形態２）
本発明の実施の形態２であるＤＲＡＭの製造方法を図３２〜図４０を用いて工程順に説明する。

まず、図３２に示すように、メモリセルアレイにメモリセル選択用ＭＩＳＦＥＴＱｓを形成し、周辺回路領域にｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを形成した後、メモリセルアレイにビット線ＢＬを形成し、周辺回路領域に第１層目の配線３０〜３３を形成する。次に、ビット線ＢＬおよび第１層目の配線３０〜３３の上部に堆積した酸化シリコン膜３４に接続孔３８を形成した後、接続孔３８の内部にプラグ３９、シリサイド膜４０およびバリアメタル膜４１を順次形成する。ここまでの工程は、前記実施の形態１と同じである。

次に、図３３に示すように、ビット線ＢＬおよび第１層目の配線３０〜３３の上部にＣＶＤ法で膜厚５０〜６０ｎｍ程度の窒化シリコン膜２８を堆積し、続いて窒化シリコン膜２８の上部にＣＶＤ法で膜厚５００ｎｍ程度の酸化シリコン膜４３を堆積した後、図３４に示すように、フォトレジスト膜（図示せず）をマスクにしてメモリセルアレイの酸化シリコン膜４３をドライエッチングすることによって、接続孔３８の上部に溝４４を形成する。

酸化シリコン膜４３をドライエッチングして上記溝４４を形成する際は、酸化シリコン膜４３の下層の窒化シリコン膜２８をエッチングのストッパとして利用する。これにより、酸化シリコン膜４３をオーバーエッチングしても、窒化シリコン膜２８の下層の酸化シリコン膜３４が削れることがないので、少ないエッチングマージンで確実に溝４４を形成することができる。

次に、図３５に示すように、溝４４の底部に露出した窒化シリコン膜２８をドライエッチングで除去した後、図３６に示すように、溝４４の内部を含む酸化シリコン膜３４の上部に導電性下地膜４２を堆積する。この導電性下地膜４２は、情報蓄積用容量素子の下部電極材料となる金属膜を電解メッキ法で形成する際のカソード電極として使用されるものであり、例えばスパッタリング法で堆積した膜厚５０〜６０ｎｍ程度のＰｔ膜からなる。

次に、図３７に示すように、上記導電性下地膜４２をカソード電極とする電解メッキ法によって、導電性下地膜４２の表面にＰｔ膜４５を析出させる。前記実施の形態１と同様、Ｐｔ膜４５は、その表面の高さが酸化シリコン膜４３の表面の高さ、すなわち溝４４の深さよりも大きくなるように形成する。他方、本実施の形態では、カソード電極となる導電性下地膜４２が溝４４の底部と側壁とに形成されているため、溝４４の底部のみならず側壁からもＰｔ膜４５が成長する。従って、導電性下地膜４２が溝４４の底部のみに形成された前記実施の形態１に比べて少ない時間でＰｔ膜４５を形成することができる。

次に、図３８に示すように、ＣＭＰ法によるポリッシュバック（またはドライエッチング法によるエッチバック）で酸化シリコン膜４３の上部のＰｔ膜４５と導電性下地膜４２とを除去し、溝４４の内部のみに残すことによって、Ｐｔ膜４５の表面の高さを酸化シリコン膜４３の表面の高さと同じにする。

次に、図３９に示すように、フォトレジスト膜（図示せず）をマスクにしたウェットエッチングでメモリセルアレイの酸化シリコン膜４３を除去することによって、Ｐｔ膜４５とその底部および側面を覆う導電性下地膜４２とからなる情報蓄積用容量素子Ｃの下部電極４６を形成する。

上記ウェットエッチングは、酸化シリコン膜４３の下層の窒化シリコン膜２８をエッチングのストッパに用いるので、酸化シリコン膜４３をオーバーエッチングしても、窒化シリコン膜２８の下層の酸化シリコン膜３４が削れる恐れはない。これにより、膜厚の大きい酸化シリコン膜４３を完全に除去することができ、かつ酸化シリコン膜３４の上部に形成されるアスペクト比の大きい柱状の下部電極４６が倒れる不具合を防止することができる。

また、上記厚い膜厚の酸化シリコン膜３４を周辺回路領域に残しておくことにより、情報蓄積用容量素子形成後のメモリセルアレイと周辺回路領域との段差を低減することができるので、後の工程で酸化シリコン膜３４の上層に形成される第２層目の配線の加工精度が向上する。

なお、メモリセルアレイの酸化シリコン膜４３を除去する際、図４０に示すように、周辺回路領域の酸化シリコン膜４３を同時に除去してもよい。この場合は、周辺回路領域の酸化シリコン膜４３を覆うフォトレジスト膜が不要となるので、フォトマスクの数を減らすことができる。また、周辺回路領域に厚い膜厚の酸化シリコン膜４３を残さない場合は、後の工程で周辺回路領域の酸化シリコン膜３４の上層に形成される絶縁膜の膜厚が薄くなるため、周辺回路領域の第２層目の配線と第１層目の配線とを接続する接続孔のアスペクト比を小さくすることができ、接続孔の加工精度が向上する。

図示は省略するが、その後、前記実施の形態１と同様の方法で下部電極４６の上面と側面とに容量絶縁膜を形成し、次いで容量絶縁膜の上部に上部電極材料となるＰｔ膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでＰｔ膜と容量絶縁膜とをパターニングすることによって、情報蓄積用容量素子を形成する。また、その後さらに情報蓄積用容量素子の上部に２層程度のＡｌ配線を形成する。

このように、本実施の形態の製造方法は、情報蓄積用容量素子の下部電極材料を電解メッキ法で形成する際のカソード電極となる導電性下地膜４２を酸化シリコン膜３４の上部にも形成する。このため、ＣＭＰ法によるポリッシュバックなどによって酸化シリコン膜４３の上部のＰｔ膜４５を除去する際に導電性下地膜４２が同時に除去される。これにより、前記実施の形態１で行ったような導電性下地膜４２のみをエッチングする工程が不要となる。

また、前記実施の形態１のように、Ｐｔ膜４５をマスクにして導電性下地膜４２をエッチングする場合は、Ｐｔ膜４５も同時にエッチングされるため、その分、下部電極４６の高さが低くなる。これに対し、本実施の形態の製造方法では、下部電極４６の高さを溝４４の深さと同じにできるので、エッチングによる下部電極４６の表面積の減少が抑えられる。

（実施の形態３）
本発明の実施の形態３であるＤＲＡＭの製造方法を図４１〜図４７を用いて工程順に説明する。

まず、図４１に示すように、メモリセルアレイにメモリセル選択用ＭＩＳＦＥＴＱｓを形成し、周辺回路領域にｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを形成した後、メモリセルアレイにビット線ＢＬを形成し、周辺回路領域に第１層目の配線３０〜３３を形成する。次に、ビット線ＢＬおよび第１層目の配線３０〜３３の上部に堆積した酸化シリコン膜３４に接続孔３８を形成した後、接続孔３８の内部にプラグ３９、シリサイド膜４０およびバリアメタル膜４１を順次形成する。ここまでの工程は、前記実施の形態１、２と同じである。

次に、図４２に示すように、酸化シリコン膜３４の上部に導電性下地膜４２ａ（第１導電性下地膜）を形成した後、導電性下地膜４２ａの上部にＣＶＤ法で厚い膜厚（５００ｎｍ程度）の酸化シリコン膜４３を堆積する。導電性下地膜４２ａは、前記実施の形態１の導電性下地膜４２と同様、スパッタリング法で堆積した膜厚５０〜６０ｎｍ程度のＰｔ膜などからなる。

次に、図４３に示すように、フォトレジスト膜（図示せず）をマスクにしてメモリセルアレイの酸化シリコン膜４３をドライエッチングすることによって、接続孔３８の上部に溝４４を形成する。溝４４を形成する際は、前記実施の形態１と同様、酸化シリコン膜４３の下層の導電性下地膜４２ａをエッチングのストッパとして利用する。

次に、上記溝４４の内部を含む酸化シリコン膜４３の上部に第２の導電性下地膜４２ｂを形成することによって、溝４４の底部に２層の導電性下地膜４２ａ、４２ｂを積層する。導電性下地膜４２ｂは、上記導電性下地膜４２ａと同じくスパッタリング法で堆積した膜厚５０〜６０ｎｍ程度のＰｔ膜などからなる。

次に、図４４に示すように、上記２層の導電性下地膜４２ａ、４２ｂをカソード電極とする電解メッキ法によって、導電性下地膜４２ｂの表面にＰｔ膜４５を析出させる。溝４４の内部に形成されるＰｔ膜４５は、前記実施の形態２と同様、その表面の高さが酸化シリコン膜４３の表面の高さ、すなわち溝４４の深さよりも大きくなるように形成する。

本実施の形態では、カソード電極となる導電性下地膜４２ｂが溝４４の底部と側壁とに形成されているため、前記実施の形態２と同様、導電性下地膜４２が溝４４の底部のみに形成された前記実施の形態１に比べて少ない時間で溝４４の内部にＰｔ膜４５を形成することができる。

また、本実施の形態では、溝４４の底部に２層の導電性下地膜４２ａ、４２ｂが積層されているため、前記実施の形態１、２に比べて溝４４の底部におけるカソード電極の電界強度が大きくなる。これにより、基板（ウエハ）１の中心部におけるカソード電極の抵抗増大も僅かで済むため、基板（ウエハ）１の面内におけるＰｔ膜４５の成長速度のばらつきが低減され、基板（ウエハ）１の全面でほぼ均一な膜厚のＰｔ膜４５が得られる。

次に、図４５に示すように、ＣＭＰ法によるポリッシュバック（またはドライエッチング法によるエッチバック）で酸化シリコン膜４３の上部のＰｔ膜４５と導電性下地膜４２ｂとを除去し、溝４４の内部のみに残す。

次に、図４６に示すように、導電性下地膜４２ａをエッチングのストッパに用いたウェットエッチングで酸化シリコン膜４３を除去した後、図４７に示すように、Ｐｔ膜４５とその側壁の導電性下地膜４２ｂとをマスクにして導電性下地膜４２ａを異方的にドライエッチングすることにより、Ｐｔ膜４５と導電性下地膜４２ａ、４２ｂとからなる情報蓄積用容量素子の下部電極４６を形成する。

上記のように、導電性下地膜４２ａを構成するＰｔ膜をドライエッチングでパターニングすると、パターンの側壁に蒸気圧の低い反応生成物が堆積するためにエッチング後の導電性下地膜４２ａの側面がテーパ状となるが、導電性下地膜４２ａの膜厚はその上部のＰｔ膜４５の膜厚（５００ｎｍ程度）に比べて十分に薄い（５０〜６０ｎｍ程度）ため、その断面がテーパ状となっても、パターンの横方向の広がりは僅かである。この場合、２層の導電性下地膜４２ａ、４２ｂのうち、ドライエッチングによってパターニングされる下層の導電性下地膜４２ａの膜厚を薄くし、上層の導電性下地膜４２ｂの膜厚を厚くしてもよい。このようにすると、ドライエッチング時にパターンの側壁に堆積する反応生成物の量が少なくなるので、カソード電極の電界強度を大きく保ったまま、下部電極４６の加工精度をさらに向上させることができる。

また、Ｐｔ膜４５および導電性下地膜４２ｂをマスクにして導電性下地膜４２ｂをドライエッチングした場合は、導電性下地膜４２ｂと同じ材料であるＰｔ膜４５および導電性下地膜４２ａの表面もある程度エッチングされるので、図示のように、その肩部（上縁部）が削られて丸くなる。これにより、次の工程で下部電極４６の上部に堆積する容量絶縁膜（４７）のステップカバレージ（段差被覆性）が良好になる。この場合、２層の導電性下地膜４２ａ、４２ｂのうち、ドライエッチングでパターニングされる下層の導電性下地膜４２ａの膜厚を薄くし、上層の導電性下地膜４２ｂの膜厚を厚くしておけば、下部電極４６の肩部の削れ量が少なくなるので、カソード電極の電界強度を大きく保ったまま、下部電極４６の表面積の減少を抑えることができる。

図示は省略するが、その後、前記実施の形態１、２と同様の方法で下部電極４６の上面と側面とに容量絶縁膜を形成し、次いで容量絶縁膜の上部に上部電極材料であるＰｔ膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでＰｔ膜と容量絶縁膜とをパターニングすることによって、情報蓄積用容量素子を形成する。また、その後さらに情報蓄積用容量素子の上部に２層程度のＡｌ配線を形成する。

（実施の形態４）
本発明の実施の形態４であるＤＲＡＭの製造方法を図４８〜図５７を用いて工程順に説明する。

まず、図４８に示すように、メモリセルアレイにメモリセル選択用ＭＩＳＦＥＴＱｓを形成し、周辺回路領域にｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを形成した後、メモリセルアレイにビット線ＢＬを形成し、周辺回路領域に第１層目の配線３０〜３３を形成する。

次に、ビット線ＢＬおよび第１層目の配線３０〜３３の上部にＣＶＤ法で酸化シリコン膜３４および窒化シリコン膜２９を順次堆積し、続いて窒化シリコン膜２９および酸化シリコン膜３４に接続孔３８を形成した後、接続孔３８の内部にプラグ３９、シリサイド膜４０およびバリアメタル膜４１を順次形成する。ここまでの工程は、酸化シリコン膜３４の上部に窒化シリコン膜２９を積層する点を除き、前記実施の形態１〜３と同じである。

次に、図４９に示すように、上記窒化シリコン膜２９の上部に導電性下地膜４２を堆積した後、導電性下地膜４２の上部にＢＰＳＧ(Boron-doped Phospho Silicate Glass)膜５７および窒化シリコン膜６０を順次堆積する。前記実施の形態１と同様、導電性下地膜４２は、下部電極材料を電解メッキ法で形成する際のカソード電極として使用され、例えばスパッタリング法で堆積したＰｔ膜からなる。また、導電性下地膜４２の上部のＢＰＳＧ膜５７および窒化シリコン膜６０は、それらを合計した膜厚が下部電極（４６）の高さと同程度以上となるように堆積する。

次に、図５０に示すように、メモリセルアレイの窒化シリコン膜６０およびその下層のＢＰＳＧ膜５７をドライエッチングすることによって、接続孔３８の上部に溝４４を形成する。

上記窒化シリコン膜６０のエッチングは、フォトレジスト膜（図示せず）をマスクに用い、かつその下層のＢＰＳＧ膜５７をエッチングのストッパに用いて行う。また、ＢＰＳＧ膜５７のエッチングは、上記フォトレジスト膜を除去した後、ＢＰＳＧ膜５７の上部に残った上記窒化シリコン膜６０をマスクに用い、かつその下層の導電性下地膜４２をエッチングのストッパに用いて行う。

フォトレジスト膜をマスクにして窒化シリコン膜６０およびその下層のＢＰＳＧ膜５７を連続してエッチングした場合は、ＢＰＳＧ膜５７をエッチングする際のストッパとなる導電性下地膜４２の表面から発生する低蒸気圧の反応生成物がフォトレジスト膜の側壁に付着するために、その後フォトレジスト膜を除去した時、側壁に付着していた反応生成物が異物としてＢＰＳＧ膜５７上に残ってしまう。従って、導電性下地膜４２をエッチングのストッパに用いてＢＰＳＧ膜５７をドライエッチングする場合は、前記のように、酸化シリコン膜のドライエッチングの際にエッチング速度が小さく、しかも側壁に異物として残る程の反応生成物を生じない膜を用いる必要があり、本実施の形態では窒化シリコン膜６０を使用する。

次に、図５１に示すように、溝４４の底部に露出した導電性下地膜４２の表面をＡｒイオンなどを使ってスパッタエッチングすることにより、導電性下地膜４２の一部を溝４４の側壁に再析出させる。溝４４の側壁に再析出した導電性下地膜４２は、溝４４の底部に残った導電性下地膜４２と共に、下部電極材料を電解メッキ法で形成する際のカソード電極として使用される。

次に、図５２に示すように、溝４４の底部および側壁の導電性下地膜４２をカソード電極とする電解メッキ法によって、導電性下地膜４２の表面にＰｔ膜４５を析出させる。この場合、前記実施の形態１〜３と同じく、溝４４の内部全体にＰｔ膜４５を埋め込んでもよいが、本実施の形態では、溝４４の内部全体にＰｔ膜４５を埋め込む前にメッキを停止し、溝４４の内壁に沿ってＰｔ膜４５を析出させる。

次に、図５３に示すように、溝４４の内部を含む窒化シリコン膜６０の上部に溝４４の深さよりも厚い膜厚の酸化シリコン膜６１を堆積する。本実施の形態においてＢＰＳＧ膜５７を採用したのは、ＢＰＳＧ膜５７が酸化シリコン膜６１、窒化シリコン膜６０、Ｐｔ膜４５および導電性下地膜４２のいずれともエッチング速度が異なるという理由による。このような特性を備えた絶縁膜として、ＢＰＳＧ膜の代わりにＰＳＧ(Phospho Silicate Glass)膜やＢＳＧ(Boro Silicate Glass)膜などを使用してもよい。

次に、図５４に示すように、ＣＭＰ法によるポリッシュバック（またはドライエッチング法によるエッチバック）で窒化シリコン膜６０の上部の酸化シリコン膜６１とＰｔ膜４５とを除去し、溝４４の内部のみに残すことによって、酸化シリコン膜６１およびＰｔ膜４５のそれぞれの表面の高さを窒化シリコン膜６０の表面の高さと同じにする。

次に、図５５に示すように、酸化シリコン膜６１、ＢＰＳＧ膜５７および窒化シリコン膜６０の相互のエッチング速度の差を利用し、まず窒化シリコン膜６０をウェットエッチング（例えばＨＦ蒸気エッチング）で選択的に除去した後、その下層のＢＰＳＧ膜５７をウェットエッチングで選択的に除去することによって、溝４４の内部に酸化シリコン膜６１を残す。

次に、図５６に示すように、前記溝４４の側壁に再析出させた導電性下地膜４２とＰｔ膜４５とをマスクにして導電性下地膜４２ａを異方的にドライエッチングした後、図５７に示すように、酸化シリコン膜６１および窒化シリコン膜２９のエッチング速度の差を利用し、Ｐｔ膜４５の内側に残った酸化シリコン膜６１をウェットエッチングで選択的に除去することによって、導電性下地膜４２とＰｔ膜４５とからなる円筒（クラウン）型の下部電極６２を形成する。

図示は省略するが、その後、下部電極６２の表面に容量絶縁膜を形成し、次いで容量絶縁膜の上部に上部電極材料であるＰｔ膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでＰｔ膜と容量絶縁膜とをパターニングすることによって、情報蓄積用容量素子を形成する。また、その後さらに情報蓄積用容量素子の上部に２層程度のＡｌ配線を形成する。

（実施の形態５）
本発明の実施の形態５であるＤＲＡＭの製造方法を図５８〜図６２を用いて工程順に説明する。

前記実施の形態１では、導電性下地膜４２の上部に電解メッキ法でＰｔ膜４５を形成した後、Ｐｔ膜４５をマスクにして不要な導電性下地膜４２をドライエッチングし、Ｐｔ膜４５とその下部に残った導電性下地膜４２とで下部電極４６を形成する（図２４参照）。

上記導電性下地膜４２をドライエッチングする際には、例えばＣＦ_４＋Ａｒプラズマを利用した異方性エッチング法を用いる。そのため、同時にＰｔ膜４５もエッチングされてその高さが低くなる結果、下部電極４６の表面積が減少する。また、前記実施の形態３、４においても同様の方法で下部電極４６を形成するために、下部電極４６の表面積が減少する。

そこで本実施の形態では、次のような方法によって下部電極４６の表面積の減少を防止する。なお、ここでは実施の形態１の工程に従って下部電極４６を形成する場合について説明するが、実施の形態３または実施の形態４の工程に従って下部電極４６を形成する場合にも適用することができる。

まず、図５８に示すように、前記実施の形態１の図１〜図１８に示す工程に従い、溝４４の底部に露出した導電性下地膜４２の表面に電解メッキ法でＰｔ膜４５を析出させる。このとき、メッキを途中で停止することによって、Ｐｔ膜４５の表面の高さをＢＰＳＧ膜５７の表面の高さよりも低くする。また、工程は増えるが、前記実施の形態１と同様、Ｐｔ膜４５の表面の高さをＢＰＳＧ膜５７の表面の高さよりも大きくし、その後、溝４４の開孔部に露出した過剰のＰｔ膜４５をエッチバックする際にＰｔ膜４５をオーバーエッチングすることによって、Ｐｔ膜４５の表面の高さをＢＰＳＧ膜５７の表面の高さより低くしてもよい。

次に、図５９に示すように、上記溝４４の内部を含むＢＰＳＧ膜５７の上部にエッチングバリア膜６３を堆積する。このエッチングバリア膜６３は、ＢＰＳＧ膜５７、Ｐｔ膜４５および導電性下地膜４２のいずれともエッチング速度が異なる導電膜で構成する。このような特性を備えた導電膜としては、ＣＶＤ法またはスパッタリング法で堆積したＴｉＮ膜を例示することができる。

次に、図６０に示すように、ＣＭＰ法によるポリッシュバック（またはドライエッチング法によるエッチバック）でＢＰＳＧ膜５７の上部のバリアメタル膜６３を除去し、溝４４の内部のみに残すことによって、バリアメタル膜６３の表面の高さをＢＰＳＧ膜５７の表面の高さと同じにする。

次に、ＢＰＳＧ膜５７、エッチングバリア膜６３、Ｐｔ膜４５および導電性下地膜４２の相互のエッチング速度の差を利用し、まず、図６１に示すように、ＢＰＳＧ膜５７をウェットエッチングで選択的に除去した後、図６２に示すように、バリアメタル膜６３をマスクにして導電性下地膜４２を異方的にドライエッチングすることによって、バリアメタル膜６３、Ｐｔ膜４５および導電性下地膜４２によって構成される下部電極６４を形成する。

このように、エッチング速度が導電性下地膜４２と異なるバリアメタル膜６３をＰｔ膜４５の上部に形成することにより、導電性下地膜４２を異方的にドライエッチングする際にＰｔ膜４５がエッチングされることはない。これにより、下部電極６４の高さの減少が抑えられるため、表面積の減少も抑えられる。なお、同工程の後、前記実施の形態１〜４と同様に容量絶縁膜としてＢＳＴを使用する場合は、前記バリアメタルを容量絶縁膜形成前に除去することが望ましい。これは、ＢＳＴとの接触およびＢＳＴの酸素雰囲気中での結晶化アニール中にバリアメタルの酸化が起こった場合、酸化に伴う抵抗の増加によって容量が減少する可能性があるからである。その後の工程は、前記実施の形態１〜４と同じであるため、その説明は省略する。

（実施の形態６）
図６３は、前記実施の形態１〜５のいずれかの方法で情報蓄積用容量素子Ｃを形成した後、その上部にＣＶＤ法で酸化シリコン膜５０を堆積し、その表面をＣＭＰ法で平坦化した工程を示す断面図である。情報蓄積用容量素子Ｃを覆う酸化シリコン膜５０の上部には、その後の工程で第２層目の配線が形成される（図３１参照）。

上記酸化シリコン膜５０は、モノシランを使ったＣＶＤ法や、酸素とテトラエトキシシランとを使ったプラズマＣＶＤ法によって形成されるが、このような方法ｈで形成した酸化シリコン膜５０の膜中には相当量の水素が含まれている。ところが、情報蓄積用容量素子Ｃの容量絶縁膜４７をＢＳＴなどのペロブスカイト型結晶構造を有する高誘電率膜または強誘電体膜で構成し、上部電極４８を白金族金属や白金族合金で構成した場合には、酸化シリコン膜５０の膜中に含まれる水素が白金族金属や白金族合金によって活性化され、容量絶縁膜４７を還元してその特性を劣化させることがある。

そこで本実施の形態では、図示のように、情報蓄積用容量素子Ｃの上部電極４８と酸化シリコン膜５０との間に水素を透過し難い絶縁膜６５を形成することによって、酸化シリコン膜５０の膜中に含まれる水素が上部電極４８中に拡散するのをこの絶縁膜６５で遮蔽する。水素を透過し難い絶縁膜６５としては、ＣＶＤ法で堆積した窒化シリコン膜などを例示することができる。

以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

本発明は、ＤＲＡＭを混載したロジックＬＳＩや、ＤＲＡＭおよびフラッシュメモリを内蔵したマイクロコンピュータなどに適用することもできる。また、本発明は、Ｆｅ(Ferroelectric)ＲＡＭ（強誘電体メモリ）に適用したり、ロジックＬＳＩのノイズ対策用デカップリングキャパシタに適用したりすることもできる。

本発明は、ＤＲＡＭを有する半導体集積回路装置の製造に利用されるものである。

本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部平面図である。 本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部平面図である。 本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。 Ｐｔ膜の形成に用いる電解メッキ処理装置の概略図である。 本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板（ウエハ）の全体平面図である。 本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態１であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態２であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態２であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態２であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態２であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態２であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態２であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態２であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態２であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態２であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態３であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態３であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態３であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態３であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態３であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態３であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態３であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態４であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態４であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態４であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態４であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態４であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態４であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態４であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態４であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態４であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態４であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態５であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態５であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態５であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態５であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態５であるＤＲＡＭの製造方法を示す基板の要部断面図である。 本発明の実施の形態６であるＤＲＡＭの製造方法を示す基板の要部断面図である。

符号の説明

１ 半導体基板
２ 素子分離溝
３ ｐ型ウエル
４ ｎ型ウエル
５ ｎ型ウエル
６ 酸化シリコン膜
７ 酸化シリコン膜
８ ゲート酸化膜
９ ゲート電極
１０ 窒化シリコン膜
１１ ｎ⁻型半導体領域
１２ ｐ⁻型半導体領域
１３ 窒化シリコン膜
１３ａ サイドウォールスペーサ
１４ ｎ^＋型半導体領域（ソース、ドレイン）
１５ ｐ^＋型半導体領域（ソース、ドレイン）
１６ 酸化シリコン膜
１７ ｎ^＋型半導体領域（ソース、ドレイン）
１８ コンタクトホール
１９ コンタクトホール
２０ プラグ
２１ 酸化シリコン膜
２２、２３、２４ コンタクトホール
２５ 接続孔
２６ シリサイド膜
２７ プラグ
２８ 窒化シリコン膜
２９ 窒化シリコン膜
３０〜３３ 配線
３４ 酸化シリコン膜（第１絶縁膜）
３５ 多結晶シリコン膜
３６ 溝
３７ サイドウォールスペーサ
３８ 接続孔（第１接続孔）
３９ プラグ（第１導電性接続体）
４０ シリサイド膜
４１ バリアメタル膜
４２ 導電性下地膜
４２ａ、４２ｂ 導電性下地膜
４３ 酸化シリコン膜（第２絶縁膜）
４４ 溝
４５ Ｐｔ膜（第１導電体膜）
４６ 下部電極
４７ 容量絶縁膜
４８ａ Ｐｔ膜（第２導電体膜）
４８ 上部電極
４９ バリアメタル膜
５０ 酸化シリコン膜（第４絶縁膜）
５１、５２ 接続孔
５３ プラグ
５４〜５６ 配線
５７ ＢＰＳＧ膜
６０ 窒化シリコン膜
６１ 酸化シリコン膜
６２ 下部電極
６３ エッチングバリア膜
６４ 下部電極
６５ 絶縁膜
１００ 電解メッキ処理装置
１０１ メッキ液
１０２ メッキ槽
１０３ アノード電極
１０４ 直流電源
１０５ 接触端子
ＢＬ ビット線
Ｃ 情報蓄積用容量素子
Ｌ 活性領域
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
Ｑｓ メモリセル選択用ＭＩＳＦＥＴ
ＷＬ ワード線

Claims (37)

1. 半導体基板の主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された第１電極および前記第１電極の上部に容量絶縁膜を介して形成された第２電極によって構成される容量素子とからなるメモリセルを有する半導体集積回路装置の製造方法であって、
   （ａ）半導体基板の主面上にメモリセル選択用ＭＩＳＦＥＴを形成した後、前記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
   （ｂ）前記第１絶縁膜に第１接続孔を形成した後、前記第１接続孔の内部に前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１導電性接続体を形成する工程、
   （ｃ）前記第１絶縁膜の上部に第１導電性下地膜を形成した後、前記第１導電性下地膜の上部に第２絶縁膜を形成する工程、
   （ｄ）前記第１導電性接続体の上方の前記第２絶縁膜に溝を形成した後、前記溝の底部に露出した前記第１導電性下地膜の上部に第１導電体膜を形成することによって、前記溝の内部に前記第１導電体膜を埋め込む工程、
   （ｅ）前記第２絶縁膜を除去して前記第１導電性下地膜を露出した後、前記第１導電体膜をマスクにしたエッチングで前記第１導電性下地膜を除去することによって、前記第１導電体膜とその下部の前記第１導電性下地膜とによって構成され、かつ前記第１導電性接続体を介して前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１電極を形成する工程、
   （ｆ）前記第１電極の上部にその上面と側面とを覆う容量絶縁膜を形成した後、前記容量絶縁膜の上部に第２導電体膜からなる第２電極を形成することによって、前記第１電極、前記容量絶縁膜および前記第２電極からなる容量素子を形成する工程、
   を含むことを特徴とする半導体集積回路装置の製造方法。
2. 請求項１記載の半導体集積回路装置の製造方法において、前記第１導電性接続体の上方の前記第２絶縁膜に前記溝を形成した後、前記溝の底部に露出した前記第１導電性下地膜の上部に前記第１導電体膜を形成する工程に先立って、前記溝の底部に露出した前記第１導電性下地膜をスパッタエッチングすることによって、前記第１導電性下地膜の一部を前記溝の側壁に再析出させることを特徴とする半導体集積回路装置の製造方法。
3. 請求項１記載の半導体集積回路装置の製造方法において、前記第１導電体膜をマスクにしたエッチングで前記第１導電性下地膜を除去することによって前記下部電極を形成する際、前記下部電極の肩部を丸めることを特徴とする半導体集積回路装置の製造方法。
4. 半導体基板の主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された第１電極および前記第１電極の上部に容量絶縁膜を介して形成された第２電極によって構成される容量素子とからなるメモリセルを有する半導体集積回路装置の製造方法であって、
   （ａ）半導体基板の主面上にメモリセル選択用ＭＩＳＦＥＴを形成した後、前記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
   （ｂ）前記第１絶縁膜に第１接続孔を形成した後、前記第１接続孔の内部に前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１導電性接続体を形成する工程、
   （ｃ）前記第１絶縁膜の上部に第２絶縁膜を形成した後、前記第１導電性接続体の上方の前記第２絶縁膜に前記第１導電性接続体を露出する溝を形成する工程、
   （ｄ）前記溝の内部を含む前記第２絶縁膜の上部に第１導電性下地膜を形成した後、前記第１導電性下地膜の上部に第１導電体膜を形成することによって、前記溝の内部に前記第１導電体膜を埋め込む工程、
   （ｅ）前記第２絶縁膜の上部の前記第１導電体膜および前記第１導電性下地膜を除去することによって、前記第１導電体膜および前記第１導電性下地膜を前記溝の内部に残す工程、
   （ｆ）前記第２絶縁膜を除去することによって、前記第１導電体膜とその底部および側面に形成された前記第１導電性下地膜とによって構成され、かつ前記第１導電性接続体を介して前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１電極を形成する工程、
   （ｇ）前記第１電極の上部にその上面と側面とを覆う容量絶縁膜を形成した後、前記容量絶縁膜の上部に第２導電体膜からなる第２電極を形成することによって、前記第１電極、前記容量絶縁膜および前記第２電極からなる容量素子を形成する工程、
   を含むことを特徴とする半導体集積回路装置の製造方法。
5. 請求項４記載の半導体集積回路装置の製造方法において、前記（ｆ）工程で前記第２絶縁膜を除去する際、周辺回路領域の前記第２絶縁膜を除去しないことを特徴とする半導体集積回路装置の製造方法。
6. 請求項４記載の半導体集積回路装置の製造方法において、前記（ｆ）工程で前記第２絶縁膜を除去する際、周辺回路領域の前記第２絶縁膜を除去することを特徴とする半導体集積回路装置の製造方法。
7. 請求項４記載の半導体集積回路装置の製造方法において、前記第２絶縁膜を窒化シリコン系の絶縁膜とその上部に形成した酸化シリコン系の絶縁膜とで構成し、前記第２絶縁膜に前記溝を形成する際、まず前記窒化シリコン系の絶縁膜をエッチングのストッパにして前記酸化シリコン系の絶縁膜をエッチングし、次いで前記窒化シリコン系の絶縁膜をエッチングすることを特徴とする半導体集積回路装置の製造方法。
8. 請求項１または４記載の半導体集積回路装置の製造方法において、前記第１導電性下地膜は、白金族金属、白金族合金または白金族金属の導電性酸化物を主成分とする膜からなることを特徴とする半導体集積回路装置の製造方法。
9. 半導体基板の主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された第１電極および前記第１電極の上部に容量絶縁膜を介して形成された第２電極によって構成される容量素子とからなるメモリセルを有する半導体集積回路装置の製造方法であって、
   （ａ）半導体基板の主面上にメモリセル選択用ＭＩＳＦＥＴを形成した後、前記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
   （ｂ）前記第１絶縁膜に第１接続孔を形成した後、前記第１接続孔の内部に前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１導電性接続体を形成する工程、
   （ｃ）前記第１絶縁膜の上部に第１導電性下地膜を形成した後、前記第１導電性下地膜の上部に第２絶縁膜を形成する工程、
   （ｄ）前記第１導電性接続体の上方の前記第２絶縁膜に溝を形成した後、前記溝の内部を含む前記第２絶縁膜の上部に第２導電性下地膜を形成する工程、
   （ｅ）前記第２導電性下地膜の上部に第１導電体膜を形成することによって、前記溝の内部に前記第１導電体膜を埋め込む工程、
   （ｆ）前記第２絶縁膜の上部の前記第１導電体膜および前記第２導電性下地膜を除去することによって、前記第１導電体膜および前記第２導電性下地膜を前記溝の内部に残す工程、
   （ｇ）前記第２絶縁膜を除去して前記第１導電性下地膜を露出した後、前記第１導電体膜および前記第２導電性下地膜をマスクにしたエッチングで前記第１導電性下地膜を除去することによって、前記第１導電体膜と、前記第２導電性下地膜と、前記第２導電性下地膜の下層の前記第１導電性下地膜とによって構成され、かつ前記第１導電性接続体を介して前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１電極を形成する工程、
   （ｈ）前記第１電極の上部にその上面と側面とを覆う容量絶縁膜を形成した後、前記容量絶縁膜の上部に第２導電体膜からなる第２電極を形成することによって、前記第１電極、前記容量絶縁膜および前記第２電極からなる容量素子を形成する工程、
   を含むことを特徴とする半導体集積回路装置の製造方法。
10. 請求項９記載の半導体集積回路装置の製造方法において、前記第１導電体膜および前記第２導電性下地膜をマスクにしたエッチングで前記第１導電性下地膜を除去することによって前記下部電極を形成する際、前記下部電極の肩部を丸めることを特徴とする半導体集積回路装置の製造方法。
11. 請求項９記載の半導体集積回路装置の製造方法において、前記第１導電体膜は、前記第２導電性下地膜をカソード電極とする電解メッキ法、前記第２導電性下地膜を触媒とする無電解メッキ法または選択ＣＶＤ法のいずれかによって形成することを特徴とする半導体集積回路装置の製造方法。
12. 請求項１１記載の半導体集積回路装置の製造方法において、前記第１導電体膜を前記電解メッキ法によって形成する際、ウエハの端部に露出した前記第２導電性下地膜に負電極側の端子を接続することを特徴とする半導体集積回路装置の製造方法。
13. 請求項９記載の半導体集積回路装置の製造方法において、前記第１導電体膜と前記第２導電性下地膜との合計の膜厚は、前記第１導電性下地膜の膜厚よりも大きいことを特徴とする半導体集積回路装置の製造方法。
14. 請求項９記載の半導体集積回路装置の製造方法において、前記第１導電性下地膜および前記第２導電性下地膜は、白金族金属、白金族合金または白金族金属の導電性酸化物を主成分とする膜からなることを特徴とする半導体集積回路装置の製造方法。
15. 請求項１、４または９記載の半導体集積回路装置の製造方法において、前記溝の内部に前記第１導電体膜を埋め込む工程は、前記第１導電体膜を前記溝の深さ以上の膜厚で形成する工程と、その後、前記第１導電体膜を化学的機械研磨法でポリッシュバックまたはドライエッチング法でエッチバックすることによって、その表面の高さを前記第２絶縁膜の表面の高さと略同一にする工程とを含むことを特徴とする半導体集積回路装置の製造方法。
16. 半導体基板の主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された第１電極および前記第１電極の上部に容量絶縁膜を介して形成された第２電極によって構成される容量素子とからなるメモリセルを有する半導体集積回路装置の製造方法であって、
    （ａ）半導体基板の主面上にメモリセル選択用ＭＩＳＦＥＴを形成した後、前記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
    （ｂ）前記第１絶縁膜に第１接続孔を形成した後、前記第１接続孔の内部に前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１導電性接続体を形成する工程、
    （ｃ）前記第１絶縁膜の上部に第１導電性下地膜を形成した後、前記第１導電性下地膜の上部に第２絶縁膜を形成する工程、
    （ｄ）前記第１導電性接続体の上方の前記第２絶縁膜に溝を形成した後、前記溝の底部に露出した前記導電性下地膜をスパッタエッチングすることによって、前記第１導電性下地膜の一部を前記溝の側壁に再析出させる工程、
    （ｅ）前記溝の底部に露出した前記第１導電性下地膜および前記溝の側壁に再析出させた前記第１導電性下地膜のそれぞれの表面に第１導電体膜を形成する工程、
    （ｆ）前記溝の内部を含む前記第２絶縁膜の上部に、前記第２絶縁膜とはエッチング速度が異なる第３絶縁膜を形成した後、前記第２絶縁膜の上部の前記第３絶縁膜および前記第１導電体膜を除去することによって、前記第３絶縁膜および前記第１導電体膜を前記溝の内部に残す工程、
    （ｇ）前記第２絶縁膜と前記第３絶縁膜とのエッチング速度の差を利用したエッチングによって前記第２絶縁膜を選択的に除去して前記第１導電性下地膜を露出する工程、
    （ｈ）前記溝の側壁に再析出させた前記第１導電性下地膜、前記第１導電性下地膜の表面に形成した前記第１導電体膜および前記溝の内部の前記第３絶縁膜をマスクにしたエッチングで前記第１絶縁膜の上部の前記第１導電性下地膜を除去する工程、
    （ｉ）前記第３絶縁膜を除去することによって、前記第１導電体膜と前記第１導電性下地膜とによって構成され、かつ前記第１導電性接続体を介して前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１電極を形成する工程、
    （ｊ）前記第１電極の上部にその上面と側面とを覆う容量絶縁膜を形成した後、前記容量絶縁膜の上部に第２導電体膜からなる第２電極を形成することによって、前記第１電極、前記容量絶縁膜および前記第２電極からなる容量素子を形成する工程、
    を含むことを特徴とする半導体集積回路装置の製造方法。
17. 請求項１６記載の半導体集積回路装置の製造方法において、前記第２絶縁膜を酸化シリコン系の絶縁膜とその上部に形成した窒化シリコン系の絶縁膜とで構成し、前記第２絶縁膜に前記溝を形成する際、まずフォトレジスト膜をマスクにして前記窒化シリコン系の絶縁膜をエッチングし、次いで前記フォトレジスト膜を除去した後、前記窒化シリコン系の絶縁膜をマスクにして前記酸化シリコン系の絶縁膜をエッチングすることを特徴とする半導体集積回路装置の製造方法。
18. 請求項１６記載の半導体集積回路装置の製造方法において、前記第２絶縁膜および前記第３絶縁膜の一方は、ホウ素、リンの少なくとも一方を含む酸化シリコン系の絶縁膜からなり、前記第２絶縁膜および前記第３絶縁膜の他方は、前記ホウ素および前記リンを含まない酸化シリコン系の絶縁膜からなることを特徴とする半導体集積回路装置の製造方法。
19. 請求項１８記載の半導体集積回路装置の製造方法において、前記第１絶縁膜を酸化シリコン系の絶縁膜とその上部に形成した窒化シリコン系の絶縁膜とで構成し、前記（ｉ）工程で前記第３絶縁膜を除去する際、前記窒化シリコン系の絶縁膜をエッチングのストッパにして前記第３絶縁膜をエッチングすることを特徴とする半導体集積回路装置の製造方法。
20. 請求項１または１６記載の半導体集積回路装置の製造方法において、前記第１導電体膜は、前記第１導電性下地膜の上部での膜成長速度が前記第２絶縁膜の上部での膜成長速度よりも大きい成膜方法によって形成することを特徴とする半導体集積回路装置の製造方法。
21. 請求項１、４または１６記載の半導体集積回路装置の製造方法において、前記第１導電体膜の膜厚は、前記第１導電性下地膜の膜厚よりも大きいことを特徴とする半導体集積回路装置の製造方法。
22. 請求項１、４または１６記載の半導体集積回路装置の製造方法において、前記第１導電体膜は、前記第１導電性下地膜をカソード電極とする電解メッキ法、前記第１導電性下地膜を触媒とする無電解メッキ法または選択ＣＶＤ法のいずれかによって形成することを特徴とする半導体集積回路装置の製造方法。
23. 請求項２２記載の半導体集積回路装置の製造方法において、前記第１導電体膜を前記電解メッキ法によって形成する際、ウエハの端部に露出した前記第１導電性下地膜に負電極側の端子を接続することを特徴とする半導体集積回路装置の製造方法。
24. 請求項１、９または１６記載の半導体集積回路装置の製造方法において、前記第１導電性下地膜のエッチングは、前記半導体基板の主面に対して垂直な方向のエッチング速度が水平な方向のエッチング速度よりも大きい異方性エッチング法によって行うことを特徴とする半導体集積回路装置の製造方法。
25. 請求項１、９または１６記載の半導体集積回路装置の製造方法において、前記第２絶縁膜に前記溝を形成する工程は、前記第１導電性下地膜をエッチングのストッパに用いたドライエッチングで行うことを特徴とする半導体集積回路装置の製造方法。
26. 請求項１、４、９または１６記載の半導体集積回路装置の製造方法において、前記第１電極の平面パターンは、前記第２絶縁膜に形成された前記溝の平面パターンによって規定されることを特徴とする半導体集積回路装置の製造方法。
27. 請求項１、４、９または１６記載の半導体集積回路装置の製造方法において、前記溝の内径は、その底部よりも上端部の方が大きいことを特徴とする半導体集積回路装置の製造方法。
28. 請求項１、４、９または１６記載の半導体集積回路装置の製造方法において、前記第１導電性接続体と前記第１導電性下地膜との間に前記第１導電性接続体の酸化を防止するバリアメタル膜を形成することを特徴とする半導体集積回路装置の製造方法。
29. 請求項１、４、９または１６記載の半導体集積回路装置の製造方法において、前記容量素子の上部に第４絶縁膜を形成する工程と、前記第４絶縁膜に接続孔を形成することによって前記接続孔の底部に前記容量素子の前記上部電極を露出させる工程と、前記接続孔の内部に第２導電性接続体を形成する工程と、前記第４絶縁膜の上部に上層配線を形成し、前記接続孔を通じて前記上層配線と前記上部電極とを電気的に接続する工程をさらに含むことを特徴とする半導体集積回路装置の製造方法。
30. 請求項２９記載の半導体集積回路装置の製造方法において、前記容量素子と前記第２導電性接続体との間に前記第２導電性接続体の酸化を防止するバリアメタル膜を形成することを特徴とする半導体集積回路装置の製造方法。
31. 請求項２９記載の半導体集積回路装置の製造方法において、前記容量素子の上部の前記第４絶縁膜は、水素を透過し難い絶縁膜とその上部に形成した酸化シリコン系の絶縁膜とからなることを特徴とする半導体集積回路装置の製造方法。
32. 半導体基板の主面上に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された第１電極および前記第１電極の上部に容量絶縁膜を介して形成された第２電極によって構成される容量素子とからなるメモリセルを有する半導体集積回路装置の製造方法であって、
    （ａ）半導体基板の主面上にメモリセル選択用ＭＩＳＦＥＴを形成した後、前記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
    （ｂ）前記第１絶縁膜に第１接続孔を形成した後、前記第１接続孔の内部に前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１導電性接続体を形成する工程、
    （ｃ）前記第１絶縁膜の上部に第１導電性下地膜を形成した後、前記第１導電性下地膜の上部に第２絶縁膜を形成する工程、
    （ｄ）前記第１導電性接続体の上方の前記第２絶縁膜に溝を形成した後、前記溝の底部に露出した前記第１導電性下地膜の上部に第１導電体膜を形成することによって、前記溝の内部にその表面の高さが前記第２絶縁膜の表面の高さよりも低くなるように前記第１導電体膜を埋め込む工程、
    （ｅ）前記溝の内部の前記第１導電体膜上にエッチングバリア膜を形成する工程、
    （ｆ）前記エッチングバリア膜、前記第２絶縁膜、前記第１導電体膜および前記第１導電性下地膜の相互のエッチング速度の差を利用し、まず前記第２絶縁膜をエッチングして選択的に除去し、次いで前記エッチングバリア膜をマスクにしたエッチングで前記第１導電性下地膜を除去した後、前記エッチングバリア膜を選択的に除去することによって、前記第１導電体膜および前記第１導電性下地膜によって構成され、かつ前記第１導電性接続体を介して前記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１電極を形成する工程、
    （ｇ）前記第１電極の上部にその上面と側面とを覆う容量絶縁膜を形成した後、前記容量絶縁膜の上部に第２導電体膜からなる第２電極を形成することによって、前記第１電極、前記容量絶縁膜および前記第２電極からなる容量素子を形成する工程、
    を含むことを特徴とする半導体集積回路装置の製造方法。
33. 請求項１、４、９、１６または３２記載の半導体集積回路装置の製造方法において、前記第１導電性下地膜は、Ｐｔ、Ｒｕ、Ｉｒなどの白金族金属または前記白金族金属を含む合金のいずれか一種または二種以上の金属、あるいはＲｕＯ_２またはＩｒＯ_２からなることを特徴とする半導体集積回路装置の製造方法。
34. 請求項１、４、９、１６または３２記載の半導体集積回路装置の製造方法において、前記第１導電体膜は、Ｐｔ、Ｒｕ、Ｉｒなどの白金族金属または前記白金族金属を含む合金のいずれか一種または二種以上の金属、あるいはＲｕＯ_２またはＩｒＯ_２からなることを特徴とする半導体集積回路装置の製造方法。
35. 請求項１、４、９、１６または３２記載の半導体集積回路装置の製造方法において、前記容量絶縁膜は、ペロブスカイト型または複合ペロブスカイト型の結晶構造を有する高誘電率膜または強誘電体膜を主成分とすることを特徴とする半導体集積回路装置の製造方法。
36. 請求項１、４、９、１６または３２記載の半導体集積回路装置の製造方法において、前記容量絶縁膜は、ＰＺＴ、ＰＬＴ、ＰＬＺＴ、ＰｂＴｉＯ_３、ＳｒＴｉＯ_３、ＢａＴｉＯ_３、ＢＳＴ、ＳＢＴまたはＴａ_２Ｏ_５のいずれかを主成分とする膜からなることを特徴とする半導体集積回路装置の製造方法。
37. 請求項１、４、９、１６または３２記載の半導体集積回路装置の製造方法において、前記第２導電体膜は、Ｐｔ、Ｒｕ、Ｉｒなどの白金族金属または前記白金族金属を含む合金のいずれか一種または二種以上の金属、あるいはＲｕＯ_２またはＩｒＯ_２からなることを特徴とする半導体集積回路装置の製造方法。

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