JPH1079479A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
- Publication number
- JPH1079479A JPH1079479A JP8235012A JP23501296A JPH1079479A JP H1079479 A JPH1079479 A JP H1079479A JP 8235012 A JP8235012 A JP 8235012A JP 23501296 A JP23501296 A JP 23501296A JP H1079479 A JPH1079479 A JP H1079479A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- electrode
- semiconductor integrated
- integrated circuit
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 73
- 238000004519 manufacturing process Methods 0.000 title claims description 40
- 239000003990 capacitor Substances 0.000 claims abstract description 68
- 229910052751 metal Inorganic materials 0.000 claims abstract description 56
- 239000002184 metal Substances 0.000 claims abstract description 56
- 238000003860 storage Methods 0.000 claims abstract description 42
- 230000002093 peripheral effect Effects 0.000 claims abstract description 38
- 239000000463 material Substances 0.000 claims abstract description 14
- 239000010410 layer Substances 0.000 claims description 42
- 238000000034 method Methods 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 26
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 14
- 229910052721 tungsten Inorganic materials 0.000 claims description 14
- 239000010937 tungsten Substances 0.000 claims description 14
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 10
- 239000011229 interlayer Substances 0.000 claims description 10
- 229910052697 platinum Inorganic materials 0.000 claims description 6
- 229910052707 ruthenium Inorganic materials 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 2
- 229910052802 copper Inorganic materials 0.000 claims description 2
- 239000010949 copper Substances 0.000 claims description 2
- 239000004020 conductor Substances 0.000 claims 9
- 239000012535 impurity Substances 0.000 abstract description 19
- 239000007787 solid Substances 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 26
- 229910052814 silicon oxide Inorganic materials 0.000 description 26
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 14
- 238000000206 photolithography Methods 0.000 description 11
- 238000001312 dry etching Methods 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000008018 melting Effects 0.000 description 4
- 238000002844 melting Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 3
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 3
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910019899 RuO Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 230000005260 alpha ray Effects 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】ＤＲＡＭの様な立体状のキャパシタをもつ半導
体集積回路装置の高信頼性を高め、更に集積密度を高め
る。 【解決手段】キャパシタの蓄積容量を増加するために厚
さの厚い蓄積電極１４と周辺回路部の金属配線１５を同
一層内に設けた同一金属材料の導電膜で兼用する。 【効果】これによりメモリセル領域と周辺回路領域に大
きな標高差が生じないため、それぞれの領域部分に微細
な配線を形成することができる。大きな蓄積容量のキャ
パシタを微細なメモリセルに形成することができるため
に高信頼で、高密度な半導体集積回路装置が実現でき
る。
体集積回路装置の高信頼性を高め、更に集積密度を高め
る。 【解決手段】キャパシタの蓄積容量を増加するために厚
さの厚い蓄積電極１４と周辺回路部の金属配線１５を同
一層内に設けた同一金属材料の導電膜で兼用する。 【効果】これによりメモリセル領域と周辺回路領域に大
きな標高差が生じないため、それぞれの領域部分に微細
な配線を形成することができる。大きな蓄積容量のキャ
パシタを微細なメモリセルに形成することができるため
に高信頼で、高密度な半導体集積回路装置が実現でき
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置、特にダイナミック型ランダムアクセスメモリ装置の
ように、スイッチ用トランジスタと電荷蓄積キャパシタ
をもつメモリセルのアレイ領域等の第１の回路領域とメ
モリの周辺回路等の第２の領域が同一基板上に形成され
る半導体集積回路装置の構造及びその製造方法に関す
る。
置、特にダイナミック型ランダムアクセスメモリ装置の
ように、スイッチ用トランジスタと電荷蓄積キャパシタ
をもつメモリセルのアレイ領域等の第１の回路領域とメ
モリの周辺回路等の第２の領域が同一基板上に形成され
る半導体集積回路装置の構造及びその製造方法に関す
る。
【０００２】
【従来の技術】ダイナミック型ランダムアクセスメモリ
（以下ＤＲＡＭと略す）は情報を記憶する電荷蓄積用の
キャパシタに書き込み読み出し用のスイッチトランジス
タを接続したもので、メモリセルの構成素子数が少ない
ことから高集積化が可能なコンピュータ機器の主記憶装
置として広く一般に用いられている。
（以下ＤＲＡＭと略す）は情報を記憶する電荷蓄積用の
キャパシタに書き込み読み出し用のスイッチトランジス
タを接続したもので、メモリセルの構成素子数が少ない
ことから高集積化が可能なコンピュータ機器の主記憶装
置として広く一般に用いられている。
【０００３】このようなＤＲＡＭの記憶容量を増やすた
めには、メモリセル面積を微細化しメモリセルの集積度
を向上する必要がある。しかし、このような過程におい
て、メモリセル面積の縮小によりメモリセルの電荷蓄積
用のキャパシタの有効な面積が低下し、蓄積容量が低下
することによってＳ／Ｎ比の低下やα線照射により生ず
るメモリセルの情報が反転するといった所謂ソフトエラ
ー現象が顕在化し、信頼性上の大きな問題になる。その
ためにメモリセルの占有面積を大きくすることなく大き
な蓄積容量が得られるいくつかのメモリセル構造がこれ
までに考案されてきたが、その一つにキャパシタの電極
の厚さを厚くし、電極の側面もキャパシタの電極として
利用した立体的なキャパシタを構成したメモリセルがあ
る。
めには、メモリセル面積を微細化しメモリセルの集積度
を向上する必要がある。しかし、このような過程におい
て、メモリセル面積の縮小によりメモリセルの電荷蓄積
用のキャパシタの有効な面積が低下し、蓄積容量が低下
することによってＳ／Ｎ比の低下やα線照射により生ず
るメモリセルの情報が反転するといった所謂ソフトエラ
ー現象が顕在化し、信頼性上の大きな問題になる。その
ためにメモリセルの占有面積を大きくすることなく大き
な蓄積容量が得られるいくつかのメモリセル構造がこれ
までに考案されてきたが、その一つにキャパシタの電極
の厚さを厚くし、電極の側面もキャパシタの電極として
利用した立体的なキャパシタを構成したメモリセルがあ
る。
【０００４】図２２は立体的なキャパシタを用いた従来
のＤＲＡＭの部分断面図である。この種のメモリセルに
ついては、例えば日経マイクロデバイス、１９９３年１
１月号、頁３１に記載されている。同図おいてメモリセ
ルのスイッチ用トランジスタは、ｐ型シリコン基板１０
１上のフィールド酸化膜１０２で分離された領域に形成
されたｎチャネル型の絶縁ゲート電解効果トランジスタ
（以下ＭＩＳＦＥＴと略す）であり、ゲート電極１０６
は活性領域上でワード線となっている。配線電極１０９
はデータ線であり、コンタクト孔を介してスイッチトラ
ンジスタのソース（又はドレイン）の高濃度ｎ型不純物
領域１０３に接続されている。
のＤＲＡＭの部分断面図である。この種のメモリセルに
ついては、例えば日経マイクロデバイス、１９９３年１
１月号、頁３１に記載されている。同図おいてメモリセ
ルのスイッチ用トランジスタは、ｐ型シリコン基板１０
１上のフィールド酸化膜１０２で分離された領域に形成
されたｎチャネル型の絶縁ゲート電解効果トランジスタ
（以下ＭＩＳＦＥＴと略す）であり、ゲート電極１０６
は活性領域上でワード線となっている。配線電極１０９
はデータ線であり、コンタクト孔を介してスイッチトラ
ンジスタのソース（又はドレイン）の高濃度ｎ型不純物
領域１０３に接続されている。
【０００５】さらに、このスイッチトランジスのドレイ
ン（又はソース）領域の高濃度ｎ型不純物領域１０４に
はシリコン酸化膜１０８、１１０に開口された接続孔を
介して、ワード線とデータ線の上部に形成された立体状
のキャパシタが接続されている。立体状のキャパシタの
電極のうち、蓄積電極１１１は高濃度ｎ型不純物領域１
０４に接続されている。また、蓄積電極１１１上には五
酸化タンタル等のキャパシタ絶縁膜１１２が設けられ、
その上には一定の電位に固定されたプレート電極１１３
が設けられている。ここで、蓄積電極１１１は膜厚の厚
い多結晶シリコンからなり、その平面の面積以外に垂直
部分の外壁をも利用してキャパシタの有効面積を増加さ
せている。また、データ線１０９の上部に蓄積電極１１
１を設けることによって、キャパシタの有効な面積を最
大限に大きくすることができ、垂直部分の長さを長くす
ることによって、即ち蓄積電極の高さを高くすることに
よって容易にキャパシタの蓄積容量を増加することがで
きる。
ン（又はソース）領域の高濃度ｎ型不純物領域１０４に
はシリコン酸化膜１０８、１１０に開口された接続孔を
介して、ワード線とデータ線の上部に形成された立体状
のキャパシタが接続されている。立体状のキャパシタの
電極のうち、蓄積電極１１１は高濃度ｎ型不純物領域１
０４に接続されている。また、蓄積電極１１１上には五
酸化タンタル等のキャパシタ絶縁膜１１２が設けられ、
その上には一定の電位に固定されたプレート電極１１３
が設けられている。ここで、蓄積電極１１１は膜厚の厚
い多結晶シリコンからなり、その平面の面積以外に垂直
部分の外壁をも利用してキャパシタの有効面積を増加さ
せている。また、データ線１０９の上部に蓄積電極１１
１を設けることによって、キャパシタの有効な面積を最
大限に大きくすることができ、垂直部分の長さを長くす
ることによって、即ち蓄積電極の高さを高くすることに
よって容易にキャパシタの蓄積容量を増加することがで
きる。
【０００６】このように立体状の蓄積電極をもつキャパ
シタの採用により蓄積容量が増加し、この結果微細なメ
モリセルでもメモリセル動作や信頼性の確保に充分な蓄
積容量を確保することよって大容量のダイナミックＲＡ
Ｍの実現が可能になった。
シタの採用により蓄積容量が増加し、この結果微細なメ
モリセルでもメモリセル動作や信頼性の確保に充分な蓄
積容量を確保することよって大容量のダイナミックＲＡ
Ｍの実現が可能になった。
【０００７】
【発明が解決しようとする課題】しかし、立体構造のキ
ャパシタの蓄積容量をさらに増加するためには蓄積電極
の垂直部分の高さを高くする必要があり、その結果、図
２２に示すように、平均的に標高が高いメモリセル群の
領域と周辺回路のＭＩＳＦＥＴと配線からなる平均的に
標高の低い周辺回路の領域では大きな標高差が生じる。
このように立体状のキャパシタを形成後にメモリセル群
の領域と周辺回路の領域との標高差が大きく異なると、
メモリセル群の領域上部から周辺回路につながる金属配
線１１５や、それぞれの領域内での金属配線等を形成す
るためのホトリソグラフィの工程が極めて困難になる。
例えば、一般に半導体装置の製造に用いられている縮小
投影露光装置においては、解像度と焦点深度とは反比例
の関係にあり、微細な寸法を形成するために高解像度の
ステッパを用いると焦点深度が浅くなり、感光レジスト
表面をより平坦にする必要が生じてくる。そのため、メ
モリセル群の領域と周辺回路の領域との標高差が増加す
ることは微細パターンの解像がより困難にする。
ャパシタの蓄積容量をさらに増加するためには蓄積電極
の垂直部分の高さを高くする必要があり、その結果、図
２２に示すように、平均的に標高が高いメモリセル群の
領域と周辺回路のＭＩＳＦＥＴと配線からなる平均的に
標高の低い周辺回路の領域では大きな標高差が生じる。
このように立体状のキャパシタを形成後にメモリセル群
の領域と周辺回路の領域との標高差が大きく異なると、
メモリセル群の領域上部から周辺回路につながる金属配
線１１５や、それぞれの領域内での金属配線等を形成す
るためのホトリソグラフィの工程が極めて困難になる。
例えば、一般に半導体装置の製造に用いられている縮小
投影露光装置においては、解像度と焦点深度とは反比例
の関係にあり、微細な寸法を形成するために高解像度の
ステッパを用いると焦点深度が浅くなり、感光レジスト
表面をより平坦にする必要が生じてくる。そのため、メ
モリセル群の領域と周辺回路の領域との標高差が増加す
ることは微細パターンの解像がより困難にする。
【０００８】つまり、感光の際にメモリセル群部と周辺
回路部の解像度を同等にすることが困難になり、何れか
の領域で解像不良を起こすようになる。また、このよう
な段差上でホトレジストを塗布するとメモリセル群部と
周辺回路部ではホトレジストの膜厚が異なり、定在波効
果によってもパターン転写後のパターン寸法の制御が困
難になる。これを解決するために多層レジスト等の技術
を用いることができるが、この種の技術においても、メ
モリセル群の領域と周辺回路の領域の広い領域間で標高
差が異なるような場合にはやはりこの問題を解決するこ
とは困難である。
回路部の解像度を同等にすることが困難になり、何れか
の領域で解像不良を起こすようになる。また、このよう
な段差上でホトレジストを塗布するとメモリセル群部と
周辺回路部ではホトレジストの膜厚が異なり、定在波効
果によってもパターン転写後のパターン寸法の制御が困
難になる。これを解決するために多層レジスト等の技術
を用いることができるが、この種の技術においても、メ
モリセル群の領域と周辺回路の領域の広い領域間で標高
差が異なるような場合にはやはりこの問題を解決するこ
とは困難である。
【０００９】このような問題を解決するために、製造工
程の初期段階においてメモリセル群部のシリコン基板表
面を低くする方法がある。この種の技術は特開昭６３-
２６６８６６号公報に記載されているが、段差がより高
くなるとこの技術の適用すら困難になる。即ち、より一
層の高段差に対応するためにはシリコン基板表面により
一層の段差を形成しなければならず、このような高段差
上のシリコン基板表面に形成する素子や配線の製造が上
述した理由で困難になる。
程の初期段階においてメモリセル群部のシリコン基板表
面を低くする方法がある。この種の技術は特開昭６３-
２６６８６６号公報に記載されているが、段差がより高
くなるとこの技術の適用すら困難になる。即ち、より一
層の高段差に対応するためにはシリコン基板表面により
一層の段差を形成しなければならず、このような高段差
上のシリコン基板表面に形成する素子や配線の製造が上
述した理由で困難になる。
【００１０】さらに、公知のＣＭＰ（Cemical Mechanic
al Polishing）技術を用いれば上記のような標高差を解
消することができるが、この場合には周辺回路部分のス
ルーホールもしくはコンタクトホールの深さが極めて深
くなり、この部分で配線が断線するといった新たな問題
が生じる。
al Polishing）技術を用いれば上記のような標高差を解
消することができるが、この場合には周辺回路部分のス
ルーホールもしくはコンタクトホールの深さが極めて深
くなり、この部分で配線が断線するといった新たな問題
が生じる。
【００１１】従って、本発明の目的は、ＤＲＡＭのよう
に、半導体基板に第１の回路領域と第２の回路領域が形
成され、上記第１の回路領域が第１トランジスタと上記
第１トランジスタに接続された少なくとも１個のキャパ
シタをもち、上記キャパシタが上記第１トランジスタが
形成された基板主面より上部に形成され、上記第１トラ
ンジスタに接続された所定の厚さをもつ第１電極、上記
第１電極表面上に誘電体を介して形成された第２電極と
からなる立体状のキャパシタである半導体集積回路装置
において、第１の回路領域と第２の回路領域の標高差を
簡易な方法で小さくすることができる半導体集積回路装
置及びその製造方法を提供することである。
に、半導体基板に第１の回路領域と第２の回路領域が形
成され、上記第１の回路領域が第１トランジスタと上記
第１トランジスタに接続された少なくとも１個のキャパ
シタをもち、上記キャパシタが上記第１トランジスタが
形成された基板主面より上部に形成され、上記第１トラ
ンジスタに接続された所定の厚さをもつ第１電極、上記
第１電極表面上に誘電体を介して形成された第２電極と
からなる立体状のキャパシタである半導体集積回路装置
において、第１の回路領域と第２の回路領域の標高差を
簡易な方法で小さくすることができる半導体集積回路装
置及びその製造方法を提供することである。
【００１２】本発明の他の目的は、立体状のキャパシタ
をもつメモリセル群と周辺回路とをもち、高集積度で、
微細配線ができる半導体集積記憶装置を提供することで
ある。さらに詳しくは、必要な蓄積容量を確保するため
に立体状のキャパシタが設けられた高集積度のメモリ装
置で、蓄積容量を増加するために立体状のキャパシタの
高さを高くでき、キャパシタより上部の層に微細な配線
を形成することができる半導体集積記憶装置及びその製
造方法を提供することである。
をもつメモリセル群と周辺回路とをもち、高集積度で、
微細配線ができる半導体集積記憶装置を提供することで
ある。さらに詳しくは、必要な蓄積容量を確保するため
に立体状のキャパシタが設けられた高集積度のメモリ装
置で、蓄積容量を増加するために立体状のキャパシタの
高さを高くでき、キャパシタより上部の層に微細な配線
を形成することができる半導体集積記憶装置及びその製
造方法を提供することである。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体集積回路装置では、単一の半導体基
板にメモリセル群のような第１の回路領域と、上記メモ
リセル群の周辺回路のような第２の回路領域が形成さ
れ、上記第１の回路領域がトランジスタに接続された少
なくとも１個のキャパシタをもち、そのキャパシタが上
記トランジスタが形成された基板主面より上部に形成さ
れ、上記トランジスタに接続された所定の厚さをもつ第
１電極と第１電極表面上に誘電体を介して形成された第
２電極とからなる立体状のキャパシタである半導体集積
回路装置において、上記第２の回路領域のトランジスタ
が形成された基板主面より上部に金属配線層が形成さ
れ、かつ、上記金属配線層が上記第１電極と同一厚さ
で、同一材料からなる導電膜で構成される。
め、本発明の半導体集積回路装置では、単一の半導体基
板にメモリセル群のような第１の回路領域と、上記メモ
リセル群の周辺回路のような第２の回路領域が形成さ
れ、上記第１の回路領域がトランジスタに接続された少
なくとも１個のキャパシタをもち、そのキャパシタが上
記トランジスタが形成された基板主面より上部に形成さ
れ、上記トランジスタに接続された所定の厚さをもつ第
１電極と第１電極表面上に誘電体を介して形成された第
２電極とからなる立体状のキャパシタである半導体集積
回路装置において、上記第２の回路領域のトランジスタ
が形成された基板主面より上部に金属配線層が形成さ
れ、かつ、上記金属配線層が上記第１電極と同一厚さ
で、同一材料からなる導電膜で構成される。
【００１４】また、本発明の半導体集積回路装置の製造
方法においては、上記本発明の半導体集積回路装置の製
造工程において、上記第１及び第２の回路領域のトラン
ジスタを製造工程後、上記第１電極及び上記金属配線層
を同一工程で形成する。上記金属配線層は上記第２の回
路領域のトランジスタと接続される場合に限定されず、
電気的にフローティングであってもよい。
方法においては、上記本発明の半導体集積回路装置の製
造工程において、上記第１及び第２の回路領域のトラン
ジスタを製造工程後、上記第１電極及び上記金属配線層
を同一工程で形成する。上記金属配線層は上記第２の回
路領域のトランジスタと接続される場合に限定されず、
電気的にフローティングであってもよい。
【００１５】本発明によれば、立体状のキャパシタを構
成する第１電極の厚さと上記第１電極と同時に形成した
周辺回路部の配線の厚さとが実質的に等しくなるため、
上記立体状のキャパシタより上部の絶縁膜に於ては第１
の回路（例えばメモリアレー）領域と第２の回路（例え
ば、周辺回路）領域との間には大きな標高差が生じな
い。従って、第１の回路領域のキャパシタ上並びに第２
の回路領域上の共通の絶縁膜上に微細な配線を容易に形
成することができる。特に、本発明は、高集積密度、高
信頼が要求され、かつメモリセル群の領域及びその入出
力回路等の周辺回路が同一半導体基板上に形成されるダ
イナミックＲＡＭを構成する場合に有効である。
成する第１電極の厚さと上記第１電極と同時に形成した
周辺回路部の配線の厚さとが実質的に等しくなるため、
上記立体状のキャパシタより上部の絶縁膜に於ては第１
の回路（例えばメモリアレー）領域と第２の回路（例え
ば、周辺回路）領域との間には大きな標高差が生じな
い。従って、第１の回路領域のキャパシタ上並びに第２
の回路領域上の共通の絶縁膜上に微細な配線を容易に形
成することができる。特に、本発明は、高集積密度、高
信頼が要求され、かつメモリセル群の領域及びその入出
力回路等の周辺回路が同一半導体基板上に形成されるダ
イナミックＲＡＭを構成する場合に有効である。
【００１６】
【発明の実施の形態】以下、実施例を用いて本発明を詳
細に説明する。 ＜実施例１＞図１ないし図１０を用いて本発明による半
導体集積回路装置であるダイナミックＲＡＭの一実施例
を説明する。図１及び図２は、それぞれ上記ダイナミッ
クＲＡＭの部分断面図及び上記ダイナミックＲＡＭのメ
モリセル領域の平面図を示す。図１の部分断面図は、図
２におけるＸ-Ｘ’線部の断面図及び周辺回路領域のＭ
ＩＳＦＥＴ部の断面を示す。図２においてメモリセルの
レイアウトは従来知られているメモリセルのレイアウト
と同様で、ワード線２２（４）がＹ方向に、データ線２
４（２０）がＸ方向に設けられており、ワード線２２は
メモリセル内のＭＩＳＦＥＴの共通のゲート電極４（図
１）であり、データ線２４となる配線１０（図１）は開
口部２３を介して上記ＭＩＳＦＥＴの活性領域２１（図
１の高濃度ｎ型不純物領域６）に接続されている。ま
た、ワード線２２とデータ線２４の上部には立体的なキ
ャパシタの第１の電極（以下、蓄積電極とも呼ぶ）１４
が設けられている。
細に説明する。 ＜実施例１＞図１ないし図１０を用いて本発明による半
導体集積回路装置であるダイナミックＲＡＭの一実施例
を説明する。図１及び図２は、それぞれ上記ダイナミッ
クＲＡＭの部分断面図及び上記ダイナミックＲＡＭのメ
モリセル領域の平面図を示す。図１の部分断面図は、図
２におけるＸ-Ｘ’線部の断面図及び周辺回路領域のＭ
ＩＳＦＥＴ部の断面を示す。図２においてメモリセルの
レイアウトは従来知られているメモリセルのレイアウト
と同様で、ワード線２２（４）がＹ方向に、データ線２
４（２０）がＸ方向に設けられており、ワード線２２は
メモリセル内のＭＩＳＦＥＴの共通のゲート電極４（図
１）であり、データ線２４となる配線１０（図１）は開
口部２３を介して上記ＭＩＳＦＥＴの活性領域２１（図
１の高濃度ｎ型不純物領域６）に接続されている。ま
た、ワード線２２とデータ線２４の上部には立体的なキ
ャパシタの第１の電極（以下、蓄積電極とも呼ぶ）１４
が設けられている。
【００１７】図１において、蓄積電極１４は周辺回路部
の金属配線１５と同一層、同一材料の厚い金属電極から
なり、ワード線２２とデータ線２４の隙間の開口部２５
（図２）に形成されたプラグ電極１２を介してメモリセ
ル内ＭＩＳＦＥＴの高濃度ｎ型不純物領域７上に接続さ
れている。一方、蓄積電極１４上にはキャパシタ絶縁膜
（キャパシタを構成する誘電体層）１６が形成されてお
り、キャパシタ絶縁膜１６上にはキャパシタの第２の電
極（以下、プレート電極とも呼ぶ）１７が設けられてい
る。なお、図には示されていないがプレート電極１７は
メモリセル外部で所定の電位に固定されている。また、
上記周辺回路部の金属配線１５は周辺回路部のＭＩＳＦ
ＥＴのソース（もしくはドレイン）の高濃度ｎ型不純物
領域８に接続され、金属配線１５の上部にはメモリセル
群領域に延在する金属配線２０が接続されている。
の金属配線１５と同一層、同一材料の厚い金属電極から
なり、ワード線２２とデータ線２４の隙間の開口部２５
（図２）に形成されたプラグ電極１２を介してメモリセ
ル内ＭＩＳＦＥＴの高濃度ｎ型不純物領域７上に接続さ
れている。一方、蓄積電極１４上にはキャパシタ絶縁膜
（キャパシタを構成する誘電体層）１６が形成されてお
り、キャパシタ絶縁膜１６上にはキャパシタの第２の電
極（以下、プレート電極とも呼ぶ）１７が設けられてい
る。なお、図には示されていないがプレート電極１７は
メモリセル外部で所定の電位に固定されている。また、
上記周辺回路部の金属配線１５は周辺回路部のＭＩＳＦ
ＥＴのソース（もしくはドレイン）の高濃度ｎ型不純物
領域８に接続され、金属配線１５の上部にはメモリセル
群領域に延在する金属配線２０が接続されている。
【００１８】なお、本実施例では蓄積電極１４、金属配
線１５、２０の下部にはチタンナイトライド等、下地材
料との反応を防止するためのバリアメタル膜１３、１９
がそれぞれ設けられている。また、シリコン基板１、フ
ィールド酸化膜２、トランジスタを構成するゲート絶縁
膜３、メモリセル内ゲート電極４、トランジスタ上のシ
リコン酸化膜９、１１の構成は従来知られているものと
同様である。
線１５、２０の下部にはチタンナイトライド等、下地材
料との反応を防止するためのバリアメタル膜１３、１９
がそれぞれ設けられている。また、シリコン基板１、フ
ィールド酸化膜２、トランジスタを構成するゲート絶縁
膜３、メモリセル内ゲート電極４、トランジスタ上のシ
リコン酸化膜９、１１の構成は従来知られているものと
同様である。
【００１９】図３ないし図１０は上記実施例の製造工程
を説明するための断面図である。まず、ｐ型のシリコン
基板１上に公知の選択酸化法を用いてフィールド酸化膜
２を形成した後（図３）、活性領域上に公知の方法によ
りｎチャネルのＭＩＳＦＥＴを形成する。ここで、メモ
リセル内のＭＩＳＦＥＴには高濃度ｎ型不純物領域６、
７、ゲート絶縁膜３、ゲート電極４が、周辺回路のＭＩ
ＳＦＥＴには高濃度ｎ型不純物領域８、ゲート絶縁膜
３、ゲート電極５がそれぞれ設けられている（図４）。
なお、本実施例では、ｎチャネルのＭＩＳＦＥＴについ
て説明したが、ｐチャネルのＭＩＳＦＥＴを用いること
もできる。
を説明するための断面図である。まず、ｐ型のシリコン
基板１上に公知の選択酸化法を用いてフィールド酸化膜
２を形成した後（図３）、活性領域上に公知の方法によ
りｎチャネルのＭＩＳＦＥＴを形成する。ここで、メモ
リセル内のＭＩＳＦＥＴには高濃度ｎ型不純物領域６、
７、ゲート絶縁膜３、ゲート電極４が、周辺回路のＭＩ
ＳＦＥＴには高濃度ｎ型不純物領域８、ゲート絶縁膜
３、ゲート電極５がそれぞれ設けられている（図４）。
なお、本実施例では、ｎチャネルのＭＩＳＦＥＴについ
て説明したが、ｐチャネルのＭＩＳＦＥＴを用いること
もできる。
【００２０】次いでボロンとリンを含んだシリコン酸化
膜９を公知の化学気相成長法（以下ＣＶＤ法と略す）に
より堆積し、８００℃程度の温度でアニールを施すこと
によりシリコン酸化膜９表面をなだらかにする。次い
で、ホトリソグラフィとドライエッチングにより開口部
２３（図２）をシリコン酸化膜９に形成し、厚さ１００
ｎｍ程度の配線１０を堆積し、ホトリソグラフィとドラ
イエッチングによりパターニングする。なお、配線１０
の材料としては好ましくはタングステン等の高融点金属
のシリサイド膜と多結晶シリコン膜の複合膜（所謂ポリ
サイド膜）、もしくはタングステン等の高融点金属を用
いることができる。また、図には示されていないがタン
グステン等の高融点金属を用いる場合はシリコン基板と
の反応を防止する目的でチタンナイトライド等のバリヤ
メタル膜を下層に設けることが好ましい。また、シリコ
ン酸化膜９の下層には不純物拡散防止のためのノンドー
プのシリコン酸化膜（図示せず）を形成しておくことが
望ましい（図５）。
膜９を公知の化学気相成長法（以下ＣＶＤ法と略す）に
より堆積し、８００℃程度の温度でアニールを施すこと
によりシリコン酸化膜９表面をなだらかにする。次い
で、ホトリソグラフィとドライエッチングにより開口部
２３（図２）をシリコン酸化膜９に形成し、厚さ１００
ｎｍ程度の配線１０を堆積し、ホトリソグラフィとドラ
イエッチングによりパターニングする。なお、配線１０
の材料としては好ましくはタングステン等の高融点金属
のシリサイド膜と多結晶シリコン膜の複合膜（所謂ポリ
サイド膜）、もしくはタングステン等の高融点金属を用
いることができる。また、図には示されていないがタン
グステン等の高融点金属を用いる場合はシリコン基板と
の反応を防止する目的でチタンナイトライド等のバリヤ
メタル膜を下層に設けることが好ましい。また、シリコ
ン酸化膜９の下層には不純物拡散防止のためのノンドー
プのシリコン酸化膜（図示せず）を形成しておくことが
望ましい（図５）。
【００２１】次いで、ＴＥＯＳ（テトラ・エトキシ・シ
ラン）ガスを用いたＣＶＤ法により厚さ２００ｎｍ程度
のシリコン酸化膜１１を４００℃程度の温度で堆積す
る。次いで、メモリセル内のＭＩＳＦＥＴのソース（又
はドレイン）となる高濃度ｎ型不純物領域７上のシリコ
ン酸化膜９及び１１に開口部２５（図２）をホトリソグ
ラフィとドライエッチングにより形成し、ｎ型の不純物
を高濃度に添加した２００ｎｍ程度の厚さの多結晶シリ
コン膜をＬＰＣＶＤ法によりに堆積し、異方性のドライ
エッチングでエッチバックすることによりプラグ電極１
２を形成する（図６）。なお、本実施例ではｎ型の高濃
度不純物領域７上に直接プラグ電極１２を形成したが、
公知の多結晶シリコン膜のパッドを用いれば、ゲート電
極４とプラグ電極１２を自己整合で絶縁することもで
き、メモリセル面積の縮小に効果的である。
ラン）ガスを用いたＣＶＤ法により厚さ２００ｎｍ程度
のシリコン酸化膜１１を４００℃程度の温度で堆積す
る。次いで、メモリセル内のＭＩＳＦＥＴのソース（又
はドレイン）となる高濃度ｎ型不純物領域７上のシリコ
ン酸化膜９及び１１に開口部２５（図２）をホトリソグ
ラフィとドライエッチングにより形成し、ｎ型の不純物
を高濃度に添加した２００ｎｍ程度の厚さの多結晶シリ
コン膜をＬＰＣＶＤ法によりに堆積し、異方性のドライ
エッチングでエッチバックすることによりプラグ電極１
２を形成する（図６）。なお、本実施例ではｎ型の高濃
度不純物領域７上に直接プラグ電極１２を形成したが、
公知の多結晶シリコン膜のパッドを用いれば、ゲート電
極４とプラグ電極１２を自己整合で絶縁することもで
き、メモリセル面積の縮小に効果的である。
【００２２】次いで、周辺回路部の高濃度ｎ型不純物領
域上のシリコン酸化膜９、１１にコンタクトホールを形
成した後、厚さ１００ｎｍ程度のチタンナイトライド等
のバリアメタル膜１３を堆積し、さらに続いて厚さ５０
０ｎｍ程度のタングステン等の高融点金属を公知のスパ
ッタ法もしくはＣＶＤ法を用いて堆積し、ホトリソグラ
フィとドライエッチングにより周辺回路部の金属配線１
５とメモリセル部の蓄積電極１４を同一工程で形成する
（図７）。ここで、シリコン酸化膜１１の表面は公知の
ＣＭＰ法を用いて平坦化してもよい。この場合は周辺回
路部とメモリセル部で同一のプラグ電極を用いるのが好
ましい。また、本実施例では金属配線１５の材料にはタ
ングステンを用いたが、チタンナイトライド等の他の高
融点金属を用いることもできる。さらに、キャパシタの
製造工程を低温化することによってアルミニウムや銅等
の低抵抗金属を用いることもできる。
域上のシリコン酸化膜９、１１にコンタクトホールを形
成した後、厚さ１００ｎｍ程度のチタンナイトライド等
のバリアメタル膜１３を堆積し、さらに続いて厚さ５０
０ｎｍ程度のタングステン等の高融点金属を公知のスパ
ッタ法もしくはＣＶＤ法を用いて堆積し、ホトリソグラ
フィとドライエッチングにより周辺回路部の金属配線１
５とメモリセル部の蓄積電極１４を同一工程で形成する
（図７）。ここで、シリコン酸化膜１１の表面は公知の
ＣＭＰ法を用いて平坦化してもよい。この場合は周辺回
路部とメモリセル部で同一のプラグ電極を用いるのが好
ましい。また、本実施例では金属配線１５の材料にはタ
ングステンを用いたが、チタンナイトライド等の他の高
融点金属を用いることもできる。さらに、キャパシタの
製造工程を低温化することによってアルミニウムや銅等
の低抵抗金属を用いることもできる。
【００２３】次いで、五酸化タンタル（Ｔａ2Ｏ5）膜等
のシリコン酸化膜より比誘電率の大きなキャパシタ絶縁
膜１６を堆積する。この際、堆積方法としては、段差被
覆性の良いＣＶＤ法が好ましい。さらに、キャパシタ絶
縁膜１６の酸化膜換算膜厚は１ギガビットクラスの大容
量ＤＲＡＭでは３ｎｍ以下にすることが好ましい。ま
た、キャパシタ絶縁膜１６の材料としては五酸化タンタ
ル膜の他、シリコンナイトライドとシリコン酸化膜の複
合膜のやＳｒＴｉＯ3膜、（Ｂａ、Ｓｒ）ＴｉＯ3膜（Ｂ
ＳＴ膜）等の高誘電体膜、さらにはＰＺＴ膜のような公
知の強誘電体絶縁膜を用いることもできる。この場合
は、蓄積電極１４としては、耐酸化性のある白金（Ｐ
ｔ）やルテニウム（Ｒｕ）、もしくはルテニウムオキサ
イド（ＲｕＯ2）が好ましい。
のシリコン酸化膜より比誘電率の大きなキャパシタ絶縁
膜１６を堆積する。この際、堆積方法としては、段差被
覆性の良いＣＶＤ法が好ましい。さらに、キャパシタ絶
縁膜１６の酸化膜換算膜厚は１ギガビットクラスの大容
量ＤＲＡＭでは３ｎｍ以下にすることが好ましい。ま
た、キャパシタ絶縁膜１６の材料としては五酸化タンタ
ル膜の他、シリコンナイトライドとシリコン酸化膜の複
合膜のやＳｒＴｉＯ3膜、（Ｂａ、Ｓｒ）ＴｉＯ3膜（Ｂ
ＳＴ膜）等の高誘電体膜、さらにはＰＺＴ膜のような公
知の強誘電体絶縁膜を用いることもできる。この場合
は、蓄積電極１４としては、耐酸化性のある白金（Ｐ
ｔ）やルテニウム（Ｒｕ）、もしくはルテニウムオキサ
イド（ＲｕＯ2）が好ましい。
【００２４】次いで、５０ｎｍ程度の厚さのチタンナイ
トライド等の高融点金属膜を堆積し、ホトリソグラフィ
とエッチングによりプレート電極１７を形成する。この
際、例えば過酸化水素水を用いたウェットエッチングを
用いると周辺回路の金属配線の段差にあるチタンナイト
ライドを容易にエッチングすることができ、下地のキャ
パシタ絶縁膜１６をエッチングのストッパとして用いる
ことができる。また、周辺回路部に残ったキャパシタ絶
縁膜１６はプレート電極１７をマスクにしてフッ酸水溶
液でエッチングする（図８）。なお、プレート電極１７
の材料としては蓄積電極と同様にチタンナイトライド以
外の低抵抗材料を用いることもできる。
トライド等の高融点金属膜を堆積し、ホトリソグラフィ
とエッチングによりプレート電極１７を形成する。この
際、例えば過酸化水素水を用いたウェットエッチングを
用いると周辺回路の金属配線の段差にあるチタンナイト
ライドを容易にエッチングすることができ、下地のキャ
パシタ絶縁膜１６をエッチングのストッパとして用いる
ことができる。また、周辺回路部に残ったキャパシタ絶
縁膜１６はプレート電極１７をマスクにしてフッ酸水溶
液でエッチングする（図８）。なお、プレート電極１７
の材料としては蓄積電極と同様にチタンナイトライド以
外の低抵抗材料を用いることもできる。
【００２５】最後に、厚さ４００ｎｍ程度のシリコン酸
化膜１８を堆積し層間絶縁膜を形成した後、周辺回路部
の金属配線１５上のシリコン酸化膜１８にスルーホール
を形成し、約５００ｎｍの厚さに堆積した金属配線２０
をホトリソグラフィとドライエッチングによりパターニ
ングして図１に示した本発明の半導体集積回路装置が完
成する（図９）。なお、金属配線２０はアルミニウム等
の低抵抗金属が好ましく、図９のようにメモリセルアレ
ー内配線として用いることもできるため、データ線に接
続する信号線や、主ワード線として用いることができ
る。また、シリコン酸化膜１８はＳＯＧ（Ｓｐｉｎ Ｏ
ｎ Ｇｌａｓｓ）のような回転塗布によって平坦化され
る絶縁膜を含んでいることが好ましい。また、図１０に
示すように公知のＣＭＰ法を用いることによって、金属
配線４１下に平坦なシリコン酸化膜３９を形成し、プラ
グ電極４０で金属配線４１と１５を接続してもよい。
化膜１８を堆積し層間絶縁膜を形成した後、周辺回路部
の金属配線１５上のシリコン酸化膜１８にスルーホール
を形成し、約５００ｎｍの厚さに堆積した金属配線２０
をホトリソグラフィとドライエッチングによりパターニ
ングして図１に示した本発明の半導体集積回路装置が完
成する（図９）。なお、金属配線２０はアルミニウム等
の低抵抗金属が好ましく、図９のようにメモリセルアレ
ー内配線として用いることもできるため、データ線に接
続する信号線や、主ワード線として用いることができ
る。また、シリコン酸化膜１８はＳＯＧ（Ｓｐｉｎ Ｏ
ｎ Ｇｌａｓｓ）のような回転塗布によって平坦化され
る絶縁膜を含んでいることが好ましい。また、図１０に
示すように公知のＣＭＰ法を用いることによって、金属
配線４１下に平坦なシリコン酸化膜３９を形成し、プラ
グ電極４０で金属配線４１と１５を接続してもよい。
【００２６】本実施例では金属配線１５は周辺回路部の
ＭＩＳＦＥＴのソース（又はトレイン）に接続された信
号線であるが、一定の電位を供給するための電源線であ
ってもよく、また、メモリセルアレー領域と周辺回路領
域の標高差を緩和するためのダミーパターンとして、フ
ローティングであってもよい。これらのことは以下に述
べる実施例についても同じである。
ＭＩＳＦＥＴのソース（又はトレイン）に接続された信
号線であるが、一定の電位を供給するための電源線であ
ってもよく、また、メモリセルアレー領域と周辺回路領
域の標高差を緩和するためのダミーパターンとして、フ
ローティングであってもよい。これらのことは以下に述
べる実施例についても同じである。
【００２７】＜実施例２＞図１１ないし図１７は、いず
れも本発明による半導体集積回路装置の第２の実施例の
製造工程を示す断面図である。本実施例は、ソース（又
はドレイン）の高濃度ｎ型不純物領域上にプラグ電極を
形成する方法が実施例１と異なる。即ち、メモリセル群
におけるプラグ電極と周辺回路におけるプラグ電極とを
同じ材料、同一工程で形成している。
れも本発明による半導体集積回路装置の第２の実施例の
製造工程を示す断面図である。本実施例は、ソース（又
はドレイン）の高濃度ｎ型不純物領域上にプラグ電極を
形成する方法が実施例１と異なる。即ち、メモリセル群
におけるプラグ電極と周辺回路におけるプラグ電極とを
同じ材料、同一工程で形成している。
【００２８】まず、ｐ型のシリコン基板１上にフィール
ド酸化膜２を形成し、ＭＩＳＦＥＴを形成するまでの工
程（図１１、図１２）は、実施例１の図３から図４で説
明した工程と同様である。次いで、８００ｎｍのシリコ
ン酸化膜９を堆積した後、公知のＣＭＰ技術により約２
００ｎｍの平坦な層間絶縁膜を形成する。次いで、ホト
リソグラフィとドライエッチングにより、メモリセル部
の高濃度ｎ型不純物領域６、７と周辺回路部の高濃度ｎ
型不純物領域８上のシリコン酸化膜９にコンタクトホー
ルを形成し、５０ｎｍの厚さのチタンナイトライドのバ
リヤメタル膜２６を堆積し、引き続いて３００ｎｍの厚
さのタングステン膜２７を堆積する。なお、タングステ
ン膜２７はＣＶＤ法により堆積し、シリコン酸化膜９に
形成したコンタクトホール内にもタングステン膜２７が
埋め込まれる（図１３）。
ド酸化膜２を形成し、ＭＩＳＦＥＴを形成するまでの工
程（図１１、図１２）は、実施例１の図３から図４で説
明した工程と同様である。次いで、８００ｎｍのシリコ
ン酸化膜９を堆積した後、公知のＣＭＰ技術により約２
００ｎｍの平坦な層間絶縁膜を形成する。次いで、ホト
リソグラフィとドライエッチングにより、メモリセル部
の高濃度ｎ型不純物領域６、７と周辺回路部の高濃度ｎ
型不純物領域８上のシリコン酸化膜９にコンタクトホー
ルを形成し、５０ｎｍの厚さのチタンナイトライドのバ
リヤメタル膜２６を堆積し、引き続いて３００ｎｍの厚
さのタングステン膜２７を堆積する。なお、タングステ
ン膜２７はＣＶＤ法により堆積し、シリコン酸化膜９に
形成したコンタクトホール内にもタングステン膜２７が
埋め込まれる（図１３）。
【００２９】次いで、ホトリソグラフィと異方性のドラ
イエッチングを用いて、バリアメタル膜２６とタングス
テン膜２７の複合膜をデータ線の電極パターンにパター
ニングする。この際、データー線のパターン以外のコン
タクトホール内に埋め込まれたタングステンはエッチン
グが終了してもコンタクトホール内に残ったままにな
り、図１４に示すようにプラグ電極２９が形成される。
次いで、厚さ約３００ｎｍのシリコン酸化膜３０を堆積
する（図１４）。
イエッチングを用いて、バリアメタル膜２６とタングス
テン膜２７の複合膜をデータ線の電極パターンにパター
ニングする。この際、データー線のパターン以外のコン
タクトホール内に埋め込まれたタングステンはエッチン
グが終了してもコンタクトホール内に残ったままにな
り、図１４に示すようにプラグ電極２９が形成される。
次いで、厚さ約３００ｎｍのシリコン酸化膜３０を堆積
する（図１４）。
【００３０】次いで、プラグ電極２９の位置のシリコン
酸化膜３０にホトリソグラフィとドライエッチングによ
り開口部を形成した後、例えば５００ｎｍのタングステ
ン膜を堆積してホトリソグラフィとドライエッチングに
よりパターニングして蓄積電極３１と周辺回路部の金属
配線３２を同時に形成する（図１５）。以降、キャパシ
タ絶縁膜３３、プレート電極３４及び金属配線３６を形
成する最終工程までの製造工程は実施例１の図８、図９
で説明した工程と同様である（図１６、１７）。
酸化膜３０にホトリソグラフィとドライエッチングによ
り開口部を形成した後、例えば５００ｎｍのタングステ
ン膜を堆積してホトリソグラフィとドライエッチングに
よりパターニングして蓄積電極３１と周辺回路部の金属
配線３２を同時に形成する（図１５）。以降、キャパシ
タ絶縁膜３３、プレート電極３４及び金属配線３６を形
成する最終工程までの製造工程は実施例１の図８、図９
で説明した工程と同様である（図１６、１７）。
【００３１】本実施例によれば、プラグ電極２９を形成
する製造工程がデータ線を形成する工程と兼ねているの
で製造工程数を低減することができ、低価格なダイナミ
ックＲＡＭの提供が可能になる。
する製造工程がデータ線を形成する工程と兼ねているの
で製造工程数を低減することができ、低価格なダイナミ
ックＲＡＭの提供が可能になる。
【００３２】＜実施例３＞図１８は、本発明による半導
体集積回路装置の第３の実施例であるダイナミックＲＡ
Ｍの部分断面図である。本実施例は実施例１で述べたダ
イナミックＲＡＭとプレート電極の給電部の構成が異な
る。図１と同一構成部分については同じ番号で示し、そ
の構成部分の説明を省略する。図１８においてプレート
電極１７は蓄積電極１４と同一層の金属電極３７上にも
延在しており、金属電極３７上のシリコン酸化膜１８に
開口部が設けられ、層間絶縁層１８上の金属配線３８が
接続されている。金属配線３８は周辺回路領域でキャパ
シタのプレート電極１７に給電する回路に接続され、プ
レート電極１７を所定の電位に固定している。本実施例
によれば、プレート電極への開口部の形成を容易にする
ことができ、製造歩留まりを向上することができる。
体集積回路装置の第３の実施例であるダイナミックＲＡ
Ｍの部分断面図である。本実施例は実施例１で述べたダ
イナミックＲＡＭとプレート電極の給電部の構成が異な
る。図１と同一構成部分については同じ番号で示し、そ
の構成部分の説明を省略する。図１８においてプレート
電極１７は蓄積電極１４と同一層の金属電極３７上にも
延在しており、金属電極３７上のシリコン酸化膜１８に
開口部が設けられ、層間絶縁層１８上の金属配線３８が
接続されている。金属配線３８は周辺回路領域でキャパ
シタのプレート電極１７に給電する回路に接続され、プ
レート電極１７を所定の電位に固定している。本実施例
によれば、プレート電極への開口部の形成を容易にする
ことができ、製造歩留まりを向上することができる。
【００３３】＜実施例４＞図１９は、本発明による半導
体集積回路装置の第４の実施例であるダイナミックＲＡ
Ｍの部分断面図である。本実施例は第１の電極（蓄積電
極）及び周辺回路部の配線電極の構成において実施例１
で述べたダイナミックＲＡＭ構成が異なる。図１と同一
構成部分については同じ番号で示し、その構成部分の説
明を省略する。本実施例は、誘電体膜１６がＢＳＴやＰ
ＺＴ等の誘電体であって、配線電極１４、１５の表面が
金属膜３８で覆われている。金属膜３８は、耐酸化性の
ある白金（Ｐｔ）やルテニウム（Ｒｕ）、もしくはルテ
ニウムオキサイド（ＲｕＯ2）が好ましい。配線電極１
４、１５の材料は、段差被覆性のよい、ＣＶＤ法で形成
したタングステンやチタンナイトライドを用いる。高誘
電体の絶縁膜を用いるために、金属膜３８の膜厚は５０
〜２００ｎｍとする。金属膜３８の形成方法は、配線電
極１４、１５とＰｔの積層膜を加工した後、さらにＰｔ
を堆積しドライエッチングすることよってサイドウォー
ルを形成する。また、メッキ法等で金属電極１４、１５
に選択的にＰｔを形成してもよい。
体集積回路装置の第４の実施例であるダイナミックＲＡ
Ｍの部分断面図である。本実施例は第１の電極（蓄積電
極）及び周辺回路部の配線電極の構成において実施例１
で述べたダイナミックＲＡＭ構成が異なる。図１と同一
構成部分については同じ番号で示し、その構成部分の説
明を省略する。本実施例は、誘電体膜１６がＢＳＴやＰ
ＺＴ等の誘電体であって、配線電極１４、１５の表面が
金属膜３８で覆われている。金属膜３８は、耐酸化性の
ある白金（Ｐｔ）やルテニウム（Ｒｕ）、もしくはルテ
ニウムオキサイド（ＲｕＯ2）が好ましい。配線電極１
４、１５の材料は、段差被覆性のよい、ＣＶＤ法で形成
したタングステンやチタンナイトライドを用いる。高誘
電体の絶縁膜を用いるために、金属膜３８の膜厚は５０
〜２００ｎｍとする。金属膜３８の形成方法は、配線電
極１４、１５とＰｔの積層膜を加工した後、さらにＰｔ
を堆積しドライエッチングすることよってサイドウォー
ルを形成する。また、メッキ法等で金属電極１４、１５
に選択的にＰｔを形成してもよい。
【００３４】本実施例はキャパシタの誘電体膜１６にＢ
ＳＴやＰＺＴ等の高誘電体を用いた場合、誘電体膜１６
の形成時に蓄積電極の表面が酸化され、高誘電体膜の剥
がれや実効的な蓄積容量が減少することを防止する効果
をもつ。
ＳＴやＰＺＴ等の高誘電体を用いた場合、誘電体膜１６
の形成時に蓄積電極の表面が酸化され、高誘電体膜の剥
がれや実効的な蓄積容量が減少することを防止する効果
をもつ。
【００３５】＜実施例５＞図２０は、本発明による半導
体集積回路装置の第５の実施例であるダイナミックＲＡ
Ｍの部分断面図である。本実施例は、周辺回路部の配線
電極３９とトランジスタのソース（又はドレイン）８の
接続部であるプラグ電極１２の構成をメモリセル群領域
における蓄積電極１３、３９とスイッチ用トランジスタ
のソース（又はドレイン）８との接続用のプラグ電極１
３と全く同一の構造にしている。また、製造においても
同じ製造工程で形成される。図１と同一構成部分につい
ては同じ番号で示し、その構成部分の説明を省略する。
本実施例は、ＢＳＴやＰＺＴ等の高誘電体をキャパシタ
絶縁膜１６に用いたときに必要な白金（Ｐｔ）やルテニ
ウム（Ｒｕ）、ルテニウムオキサイド（ＲｕＯ2）等の
膜を含む電極を配線電極として用いることができる。
体集積回路装置の第５の実施例であるダイナミックＲＡ
Ｍの部分断面図である。本実施例は、周辺回路部の配線
電極３９とトランジスタのソース（又はドレイン）８の
接続部であるプラグ電極１２の構成をメモリセル群領域
における蓄積電極１３、３９とスイッチ用トランジスタ
のソース（又はドレイン）８との接続用のプラグ電極１
３と全く同一の構造にしている。また、製造においても
同じ製造工程で形成される。図１と同一構成部分につい
ては同じ番号で示し、その構成部分の説明を省略する。
本実施例は、ＢＳＴやＰＺＴ等の高誘電体をキャパシタ
絶縁膜１６に用いたときに必要な白金（Ｐｔ）やルテニ
ウム（Ｒｕ）、ルテニウムオキサイド（ＲｕＯ2）等の
膜を含む電極を配線電極として用いることができる。
【００３６】＜実施例６＞図２１は、本発明による半導
体集積回路装置の第６の実施例であるダイナミックＲＡ
Ｍの部分断面図である。本実施例は、配線電極（タング
ステン）１４、１５上に白金膜４０を形成した積層膜を
パターニングして、シリコン酸化膜１８で間隙を埋込
み、蓄積電極１４のＰｔ電極４０が露出した部分に平面
状に高誘電体絶縁膜１６、プレート電極１７を形成して
キャパシタを構成している。プレート電極１７はＰｔや
Ｒｕ、ＲｕＯ2、層間絶縁膜４１はシリコン酸化膜であ
る。本実施例では、高誘電体絶縁膜１６は平坦な部分に
形成できるため、スパッタ法のようなカバレッジ（段差
被覆性）の悪い成膜法でも問題なく実現できる。
体集積回路装置の第６の実施例であるダイナミックＲＡ
Ｍの部分断面図である。本実施例は、配線電極（タング
ステン）１４、１５上に白金膜４０を形成した積層膜を
パターニングして、シリコン酸化膜１８で間隙を埋込
み、蓄積電極１４のＰｔ電極４０が露出した部分に平面
状に高誘電体絶縁膜１６、プレート電極１７を形成して
キャパシタを構成している。プレート電極１７はＰｔや
Ｒｕ、ＲｕＯ2、層間絶縁膜４１はシリコン酸化膜であ
る。本実施例では、高誘電体絶縁膜１６は平坦な部分に
形成できるため、スパッタ法のようなカバレッジ（段差
被覆性）の悪い成膜法でも問題なく実現できる。
【００３７】以上、ここではダイナミックＲＡＭを実施
例に本発明を説明したが、本発明は同一チップ内にメモ
リ回路、論理回路等複数のＬＳＩが混在した所謂オンチ
ップＬＳＩ（ロジック搭載型メモリ）にも適用すること
ができ、これによってＬＳＩの高機能化、高性能化が図
られる。
例に本発明を説明したが、本発明は同一チップ内にメモ
リ回路、論理回路等複数のＬＳＩが混在した所謂オンチ
ップＬＳＩ（ロジック搭載型メモリ）にも適用すること
ができ、これによってＬＳＩの高機能化、高性能化が図
られる。
【００３８】
【発明の効果】以上説明したように、本実施例によれ
ば、高さの高い立体状のキャパシタを形成することによ
って、メモリセル群領域と周辺回路領域に大きな標高差
が生じても、それぞれの領域及びそれぞれの領域をまた
がる領域に微細な配線を形成することができるため、ソ
フトエラー耐性が高く、動作安定性に優れた高信頼で高
集積な半導体集積回路装置を提供することができる。
ば、高さの高い立体状のキャパシタを形成することによ
って、メモリセル群領域と周辺回路領域に大きな標高差
が生じても、それぞれの領域及びそれぞれの領域をまた
がる領域に微細な配線を形成することができるため、ソ
フトエラー耐性が高く、動作安定性に優れた高信頼で高
集積な半導体集積回路装置を提供することができる。
【図１】本発明による半導体集積回路装置の第１の実施
例の断面図である。
例の断面図である。
【図２】本発明による半導体集積回路装置の第１の実施
例の平面図である。
例の平面図である。
【図３】本発明による半導体集積回路装置の第１の実施
例の製造工程を説明するための断面図である。
例の製造工程を説明するための断面図である。
【図４】本発明による半導体集積回路装置の第１の実施
例の製造工程を説明するための断面図である。
例の製造工程を説明するための断面図である。
【図５】本発明による半導体集積回路装置の第１の実施
例の製造工程を説明するための断面図である。
例の製造工程を説明するための断面図である。
【図６】本発明による半導体集積回路装置の第１の実施
例の製造工程を説明するための断面図である。
例の製造工程を説明するための断面図である。
【図７】本発明による半導体集積回路装置の第１の実施
例の製造工程を説明するための断面図である。
例の製造工程を説明するための断面図である。
【図８】本発明による半導体集積回路装置の第１の実施
例の製造工程を説明するための断面図である。
例の製造工程を説明するための断面図である。
【図９】本発明による半導体集積回路装置の第１の実施
例の製造工程を説明するための断面図である。
例の製造工程を説明するための断面図である。
【図１０】本発明による半導体集積回路装置の第１の実
施例の断面図である。
施例の断面図である。
【図１１】本発明による半導体集積回路装置の第２の実
施例の製造工程を説明するための断面図である。
施例の製造工程を説明するための断面図である。
【図１２】本発明による半導体集積回路装置の第２の実
施例の製造工程を説明するための断面図である。
施例の製造工程を説明するための断面図である。
【図１３】本発明による半導体集積回路装置の第２の実
施例の製造工程を説明するための断面図である。
施例の製造工程を説明するための断面図である。
【図１４】本発明による半導体集積回路装置の第２の実
施例の製造工程を説明するための断面図である。
施例の製造工程を説明するための断面図である。
【図１５】本発明による半導体集積回路装置の第２の実
施例の製造工程を説明するための断面図である。
施例の製造工程を説明するための断面図である。
【図１６】本発明による半導体集積回路装置の第２の実
施例の製造工程を説明するための断面図である。
施例の製造工程を説明するための断面図である。
【図１７】本発明による半導体集積回路装置の第２の実
施例の製造工程を説明するための断面図である。
施例の製造工程を説明するための断面図である。
【図１８】本発明の第３の実施例の半導体集積回路装置
の断面図である。
の断面図である。
【図１９】本発明の第４の実施例の半導体集積回路装置
の断面図である。
の断面図である。
【図２０】本発明の第５の実施例の半導体集積回路装置
の断面図である。
の断面図である。
【図２１】本発明の第６の実施例の半導体集積回路装置
の断面図である。
の断面図である。
【図２２】従来の半導体集積回路装置の断面図である。
１…ｐ型シリコン基板、２、１０２…フィールド酸化
膜、３…ゲート絶縁膜、４、１０６…メモリーセル内ゲ
ート電極、５、１０５…周辺回路部のゲート電極、６、
７、８、１０３、１０４、１０５…高濃度ｎ型不純物領
域、９、１１、１８、３０、３５、３９…シリコン酸化
膜、１０、１０９…配線、１２、２９、４０…プラグ電
極、１３、１９、２６…バリアメタル、１４、３１、１
１１…蓄積電極、１６、３３、１１２…キャパシタ絶縁
膜、１７、３４、１１３…プレート電極、２０、３８、
４０、１１５…金属配線、２１…活性領域、２２…ワー
ド線、２３、２５…開口部、２４…データ線、３７…金
属電極。
膜、３…ゲート絶縁膜、４、１０６…メモリーセル内ゲ
ート電極、５、１０５…周辺回路部のゲート電極、６、
７、８、１０３、１０４、１０５…高濃度ｎ型不純物領
域、９、１１、１８、３０、３５、３９…シリコン酸化
膜、１０、１０９…配線、１２、２９、４０…プラグ電
極、１３、１９、２６…バリアメタル、１４、３１、１
１１…蓄積電極、１６、３３、１１２…キャパシタ絶縁
膜、１７、３４、１１３…プレート電極、２０、３８、
４０、１１５…金属配線、２１…活性領域、２２…ワー
ド線、２３、２５…開口部、２４…データ線、３７…金
属電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 阪田 健 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 関口 知紀 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内
Claims (18)
- 【請求項１】単一の半導体基板に第１の回路領域と第２
の回路領域が形成され、上記第１の回路領域が第１トラ
ンジスタと第１トランジスタに接続されたキャパシタを
もち、このキャパシタが第１トランジスタが形成された
基板主面より上部に形成され、第１トランジスタに接続
された所定の厚さをもつ第１電極、第１電極表面上に誘
電体を介して形成された第２電極とからなる立体状のキ
ャパシタで、第２の回路領域が第２トランジスタをもつ
半導体集積回路装置において、 上記第２の回路領域の第２トランジスタが形成された基
板主面より上部に、上記第１電極と同一厚さ、かつ、同
一材料からなる第１配線層が形成されたことを特徴とす
る半導体集積回路装置。 - 【請求項２】上記第２電極及び上記金属配線層の上に層
間絶縁層が形成され、上記層間絶縁層上に他の配線層が
形成され、当該他の配線層が第１配線層を介して第２ト
ランジスタのソース（又はドレイン）又は上記第１の回
路領域の回路に接続されたことを特徴とする請求項１記
載の半導体集積回路装置。 - 【請求項３】上記第１の回路領域がメモリセル群領域で
あり、上記第２の回路領域がメモリの周辺回路領域であ
り、上記第１トランジスタがメモリセルのスイッチ用ト
ランジスタであり、上記キャパシタが上記メモリセルの
電荷蓄積キャパシタであることを特徴とする請求項２記
載の半導体集積回路装置。 - 【請求項４】上記スイッチ用トランジスタのゲートにメ
モリセルを選択するためのワード線が接続され、上記ス
イッチ用トランジスタのソース（又はドレイン）に上記
キャパシタに電荷を供給するためのデータ線が接続さ
れ、上記データ線を構成する配線層の少なくとも一部の
上部に上記電荷蓄積キャパシタの上記第１電極が形成さ
れたことを特徴とする請求項３記載の半導体集積回路装
置。 - 【請求項５】上記立体状のキャパシタは、上記第１電極
の上面及び側面を利用したキャパシタであることを特徴
とする請求項１ないし４のいずれか一つに項記載の半導
体集積回路装置。 - 【請求項６】上記第１電極及び上記第１配線層がタング
ステン、チタンナイトライド、ＳＴｉＯ3、ＢＳＴ又Ｐ
ＺＴのいずれかであることを特徴とする請求項１ないし
５のいずれか一つに項記載の半導体集積回路装置。 - 【請求項７】上記第１電極及び上記第１配線層がアルミ
ニウム又は銅のいずれかあることを特徴とする請求項１
ないし５のいずれか一つに項記載の半導体集積回路装
置。 - 【請求項８】上記層間絶縁層の上面が平坦化されている
ことを特徴とする請求項７記載の半導体集積回路装置。 - 【請求項９】上記他の配線層は上記層間絶縁膜に設けら
れた開口部により上記第２電極に接続され、上記第２電
極を一定の電位に固定していることを特徴とする請求項
７記載の半導体集積回路装置。 - 【請求項１０】上記他の配線層はデータ線に接続された
信号線であることを特徴とする請求項７記載の半導体集
積回路装置。 - 【請求項１１】上記他の配線層はメモリセルのスイッチ
トランジスタを選択するためのワード線であることを特
徴とする請求項７記載の半導体集積回路装置。 - 【請求項１２】単一の半導体基板に第１の回路領域と第
２の回路領域が形成され、上記第１の回路領域が第１ト
ランジスタと上記第１トランジスタに接続された少なく
とも１個のキャパシタをもち、上記キャパシタが上記第
１トランジスタが形成された基板主面より上部に形成さ
れ、上記第１トランジスタに接続された所定の厚さをも
つ第１電極、上記第１電極の表面上に誘電体を介して形
成された第２電極とからなる立体状のキャパシタである
半導体集積回路装置の製造において、 上記単一の半導
体基板に第１の回路領域の第１のトランジスタ及び第２
の回路領域の第２のトランジスタを形成する第１工程
と、上記第１のトランジスタ及び第２のトランジスタの
上に第１の絶縁層を形成する第２工程と、上記第１の絶
縁層にコンタクトホールを形成し上記第１のトランジス
タのソース（又はドレイン）と接続するプラグ導体を上
記コンタクトホールに形成する第３工程と、上記プラグ
導体に接続された上記第１電極及び上記第２の回路領域
の第２のトランジスタの上部に位置する配線層を同一材
料で同時に形成する第４工程と、上記第１電極の表面上
に誘電体及び上記第２電極を形成する第５工程と、上記
第２電極及び配線層の上側に層間絶縁層を形成する第６
工程を含むことを特徴とする半導体集積回路装置の製造
方法。 - 【請求項１３】単一の半導体基板に第１の回路領域と第
２の回路領域が形成され、上記第１の回路領域が第１ト
ランジスタと上記第１トランジスタに接続された少なく
とも１個のキャパシタをもち、上記キャパシタが上記第
１トランジスタが形成された基板主面より上部に形成さ
れ、上記第１トランジスタに接続された所定の厚さをも
つ第１電極、上記第１電極の表面上に誘電体を介して形
成された第２電極とからなる立体状のキャパシタである
半導体集積回路装置の製造方法において、 上記単一の半導体基板に第１の回路領域の第１のトラン
ジスタ及び第２の回路領域の第２のトランジスタを形成
する第１工程と、上記第１のトランジスタ及び第２のト
ランジスタの上に第１の絶縁層を形成する第２工程と、
上記第１の絶縁層にコンタクトホールを形成し上記第１
のトランジスタのソース（又はドレイン）と上記第１電
極とを接続する第１プラグ導体及び上記第２のトランジ
スタのソース（又はドレイン）と第２のトランジスタの
上部に位置する金属配線層を接続する第２プラグ導体を
形成する第３工程と、上記第１プラグ導体及び第２プラ
グ導体それぞれに接続された上記第１電極及び上記金属
配線層を形成する第４工程と、上記第１電極の表面上に
誘電体及び上記第２電極を形成する第５工程と、上記第
２電極及び上記金属配線層の上側に層間絶縁層を形成す
る第６工程を含むことを特徴とする半導体集積回路装置
の製造方法。 - 【請求項１４】上記第４工程において、上記第１電極及
び上記金属配線層の誘電体との間にＰｔ又はＲｕの層を
形成し、上記誘電体にＢＳＴ又はＰＺＴを用いることを
特徴とする請求項１２又は１３記載の半導体集積回路装
置の製造方法。 - 【請求項１５】上記第３工程において、上記第１プラグ
導体及び第２プラグ導体が同じ材料で同時に形成される
ことを特徴とする請求項１３記載の半導体集積回路装置
の製造方法。 - 【請求項１６】上記第２工程と上記第３工程の間に上記
第１の絶縁層を平坦化する工程を含むことを特徴とする
請求項１３又は１４記載の半導体集積回路装置の製造方
法。 - 【請求項１７】上記第３工程において、同時に上記第２
のトランジスタのソース（又はドレイン）と上記第１の
絶縁層にコンタクトホールを形成して接続する配線層を
形成し、上記第４工程おいて上記配線層と上記第２のト
ランジスタのソース（又はドレイン）を接続することを
特徴とする請求項１３記載の半導体集積回路装置の製造
方法。 - 【請求項１８】上記メモリセルはダイナミック型ランダ
ムアクセスメモリのメモリセルであることを特徴とする
請求項１３から１７のいずれか一つに記載の半導体集積
回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23501296A JP3779386B2 (ja) | 1996-09-05 | 1996-09-05 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23501296A JP3779386B2 (ja) | 1996-09-05 | 1996-09-05 | 半導体集積回路の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004247837A Division JP2004336083A (ja) | 2004-08-27 | 2004-08-27 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1079479A true JPH1079479A (ja) | 1998-03-24 |
| JP3779386B2 JP3779386B2 (ja) | 2006-05-24 |
Family
ID=16979770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23501296A Expired - Fee Related JP3779386B2 (ja) | 1996-09-05 | 1996-09-05 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3779386B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000019526A1 (de) * | 1998-09-30 | 2000-04-06 | Siemens Aktiengesellschaft | Halbleiter-speicherzelle und verfahren zur herstellung derselben |
| US6794244B2 (en) * | 2000-07-31 | 2004-09-21 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| JP2006203255A (ja) * | 2006-04-14 | 2006-08-03 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
1996
- 1996-09-05 JP JP23501296A patent/JP3779386B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000019526A1 (de) * | 1998-09-30 | 2000-04-06 | Siemens Aktiengesellschaft | Halbleiter-speicherzelle und verfahren zur herstellung derselben |
| US6794244B2 (en) * | 2000-07-31 | 2004-09-21 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| JP2006203255A (ja) * | 2006-04-14 | 2006-08-03 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3779386B2 (ja) | 2006-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5659191A (en) | DRAM having peripheral circuitry in which source-drain interconnection contact of a MOS transistor is made small by utilizing a pad layer and manufacturing method thereof | |
| US8039377B2 (en) | Semiconductor constructions | |
| KR100375428B1 (ko) | 반도체기억장치 및 그 제조방법 | |
| US7919803B2 (en) | Semiconductor memory device having a capacitor structure with a desired capacitance and manufacturing method therefor | |
| US6303478B1 (en) | Semiconductor integrated circuit device and method for fabricating the same | |
| US6455368B2 (en) | Semiconductor memory device having bitlines of common height | |
| JP2000340772A (ja) | Ｃｍｐ阻止膜を使用する集積回路素子のキャパシタ製造方法 | |
| US6661048B2 (en) | Semiconductor memory device having self-aligned wiring conductor | |
| US6406968B1 (en) | Method of forming dynamic random access memory | |
| US7141471B2 (en) | Method of producing semiconductor integrated circuit device and semiconductor integrated circuit device | |
| JPH11214660A (ja) | Ｄｒａｍ装置の製造方法 | |
| JP3752795B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH1079478A (ja) | ダイナミックｒａｍ装置及びその製造方法 | |
| JPH10144878A (ja) | 半導体集積回路装置およびその製造方法 | |
| KR100195214B1 (ko) | 반도체 메모리장치 및 그 제조방법 | |
| JP2917912B2 (ja) | 半導体記憶装置およびその製造方法 | |
| KR100415537B1 (ko) | 반도체 소자 제조 방법 | |
| US6352890B1 (en) | Method of forming a memory cell with self-aligned contacts | |
| JP2001203337A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH09162370A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP3779386B2 (ja) | 半導体集積回路の製造方法 | |
| JPH098244A (ja) | 半導体装置とその製造方法 | |
| JP2671466B2 (ja) | 半導体装置及びその製造方法 | |
| JP2004336083A (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2001217406A (ja) | 半導体集積回路装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040629 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040827 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050308 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050419 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060221 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060302 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |