JPH09162370A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH09162370A JPH09162370A JP7325337A JP32533795A JPH09162370A JP H09162370 A JPH09162370 A JP H09162370A JP 7325337 A JP7325337 A JP 7325337A JP 32533795 A JP32533795 A JP 32533795A JP H09162370 A JPH09162370 A JP H09162370A
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Abstract
(57)【要約】
【課題】 製造工程の簡略化ができるＤＲＡＭを有する
半導体集積回路装置およびその製造方法を提供する。 【解決手段】 ＤＲＡＭにおけるキャパシタを備えてい
るＣＯＢ型メモリセルが複数個配置されているメモリア
レイとその周辺に配置されている周辺回路とを有し、キ
ャパシタの下部電極１９は複数の導電膜が積層されてお
り、下部電極１９における少なくとも一つの導電膜の製
造工程を用いて形成されている導電膜が周辺回路の配線
２０となっているものである。
半導体集積回路装置およびその製造方法を提供する。 【解決手段】 ＤＲＡＭにおけるキャパシタを備えてい
るＣＯＢ型メモリセルが複数個配置されているメモリア
レイとその周辺に配置されている周辺回路とを有し、キ
ャパシタの下部電極１９は複数の導電膜が積層されてお
り、下部電極１９における少なくとも一つの導電膜の製
造工程を用いて形成されている導電膜が周辺回路の配線
２０となっているものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関する。
置およびその製造方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路装置は、高集積化
と微細化が推進されている。
と微細化が推進されている。
【０００３】ところで、本発明者は、半導体集積回路装
置の製造方法について検討した。以下は、本発明者によ
って検討された技術であり、その概要は次のとおりであ
る。
置の製造方法について検討した。以下は、本発明者によ
って検討された技術であり、その概要は次のとおりであ
る。
【０００４】すなわち、情報蓄積用容量素子をビット線
の上部に配置するキャパシタ・オーバー・ビットライン
（Capacitor Over Bitline；ＣＯＢ）型メモリセルを備
えているＤＲＡＭ（Dynamic Random Access Memory）に
おいて、情報蓄積用容量素子であるキャパシタを形成す
る製造工程とその前後の製造工程は、キャパシタを形成
する領域の下部の絶縁膜にスルーホール（コンタクト
孔）を開口する工程と、キャパシタの下部電極を形成す
る工程と、キャパシタの絶縁膜および上部電極を堆積し
た後それらの膜をパターニングする工程と、キャパシタ
の上部電極の上に絶縁膜を形成した後、その絶縁膜にス
ルーホールを開口した後配線を形成する工程と、２層目
以上の多層の配線などを形成する工程とを必要としてい
る。
の上部に配置するキャパシタ・オーバー・ビットライン
（Capacitor Over Bitline；ＣＯＢ）型メモリセルを備
えているＤＲＡＭ（Dynamic Random Access Memory）に
おいて、情報蓄積用容量素子であるキャパシタを形成す
る製造工程とその前後の製造工程は、キャパシタを形成
する領域の下部の絶縁膜にスルーホール（コンタクト
孔）を開口する工程と、キャパシタの下部電極を形成す
る工程と、キャパシタの絶縁膜および上部電極を堆積し
た後それらの膜をパターニングする工程と、キャパシタ
の上部電極の上に絶縁膜を形成した後、その絶縁膜にス
ルーホールを開口した後配線を形成する工程と、２層目
以上の多層の配線などを形成する工程とを必要としてい
る。
【０００５】なお、この種のＣＯＢ型メモリセルを備え
たＤＲＡＭについて記載されている文献としては、例え
ば特開平７−１２２６５４号公報に記載されているもの
がある。
たＤＲＡＭについて記載されている文献としては、例え
ば特開平７−１２２６５４号公報に記載されているもの
がある。
【０００６】
【発明が解決しようとする課題】ところが、前述したＣ
ＯＢ型メモリセルを有するＤＲＡＭの製造工程は、キャ
パシタの下部電極のパターニング、上部電極のパターニ
ングおよび配線形成のパターニングと最低３回のフォト
エッチング工程を必要としていることにより、製造工程
が複雑となると共に製造工程に多くの時間を必要とする
という問題点が発生している。
ＯＢ型メモリセルを有するＤＲＡＭの製造工程は、キャ
パシタの下部電極のパターニング、上部電極のパターニ
ングおよび配線形成のパターニングと最低３回のフォト
エッチング工程を必要としていることにより、製造工程
が複雑となると共に製造工程に多くの時間を必要とする
という問題点が発生している。
【０００７】また、各領域のスルーホールの深さの差が
大きく、浅いスルーホールにおいてオーバーエッチング
量が大きくなることにより、スルーホールがその下部の
領域に突き抜けてしまい他の導電層とショートするなど
の問題点が発生している。
大きく、浅いスルーホールにおいてオーバーエッチング
量が大きくなることにより、スルーホールがその下部の
領域に突き抜けてしまい他の導電層とショートするなど
の問題点が発生している。
【０００８】さらに、微細化に伴いスルーホールのアス
ペクト比が増大することにより、半導体素子が形成され
ている半導体基板およびゲート電極と導通をとるための
配線の形成が困難になるという問題点が発生している。
ペクト比が増大することにより、半導体素子が形成され
ている半導体基板およびゲート電極と導通をとるための
配線の形成が困難になるという問題点が発生している。
【０００９】本発明の目的は、製造工程の簡略化ができ
るＤＲＡＭを有する半導体集積回路装置およびその製造
方法を提供することにある。
るＤＲＡＭを有する半導体集積回路装置およびその製造
方法を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１２】すなわち、本発明の半導体集積回路装置の
製造方法は、複数の半導体素子が形成されている半導体
基板におけるＤＲＡＭのＣＯＢ型メモリセルを複数個形
成するメモリアレイの領域とその周辺に回路を形成する
周辺回路の領域との上に絶縁膜を形成した後、その絶縁
膜におけるメモリアレイの領域に第１のスルーホールを
形成する工程と、その絶縁膜における周辺回路の領域に
第２のスルーホールを形成する工程と、第１のスルーホ
ールを備えているメモリアレイの領域にＣＯＢ型メモリ
セルのキャパシタの下部電極となる複数の導電膜を積層
して形成する際にそれらの導電膜の少なくとも一つの導
電膜の製造工程を用いて第２のスルーホールを備えてい
る周辺回路の配線を形成する工程とを有するものであ
る。
製造方法は、複数の半導体素子が形成されている半導体
基板におけるＤＲＡＭのＣＯＢ型メモリセルを複数個形
成するメモリアレイの領域とその周辺に回路を形成する
周辺回路の領域との上に絶縁膜を形成した後、その絶縁
膜におけるメモリアレイの領域に第１のスルーホールを
形成する工程と、その絶縁膜における周辺回路の領域に
第２のスルーホールを形成する工程と、第１のスルーホ
ールを備えているメモリアレイの領域にＣＯＢ型メモリ
セルのキャパシタの下部電極となる複数の導電膜を積層
して形成する際にそれらの導電膜の少なくとも一つの導
電膜の製造工程を用いて第２のスルーホールを備えてい
る周辺回路の配線を形成する工程とを有するものであ
る。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
【００１４】（実施の形態１）図１〜図６は、本発明の
一実施の形態である半導体集積回路装置の製造方法を示
す断面図である。
一実施の形態である半導体集積回路装置の製造方法を示
す断面図である。
【００１５】本実施の形態の半導体集積回路装置は、Ｃ
ＯＢ型メモリセルを備えているＤＲＡＭを有するもので
あり、図１〜図６において、図の左側は複数個のメモリ
セルが配置されているメモリアレイの領域の一部を示
し、右側はメモリアレイの領域の周辺に配置されている
周辺回路の領域の一部を示している。
ＯＢ型メモリセルを備えているＤＲＡＭを有するもので
あり、図１〜図６において、図の左側は複数個のメモリ
セルが配置されているメモリアレイの領域の一部を示
し、右側はメモリアレイの領域の周辺に配置されている
周辺回路の領域の一部を示している。
【００１６】本実施の形態のＤＲＡＭを有する半導体集
積回路装置の製造方法を説明する。
積回路装置の製造方法を説明する。
【００１７】まず、図１に示すように、例えば単結晶シ
リコンからなるｐ型の半導体基板１にｎ型のウエルとｐ
型のウエル（図示を省略）を形成した後、半導体基板１
の表面の選択的な領域を熱酸化して素子分離用のフィー
ルド絶縁膜２を形成する。
リコンからなるｐ型の半導体基板１にｎ型のウエルとｐ
型のウエル（図示を省略）を形成した後、半導体基板１
の表面の選択的な領域を熱酸化して素子分離用のフィー
ルド絶縁膜２を形成する。
【００１８】次に、半導体基板１の表面に例えば酸化シ
リコン膜などからなるゲート絶縁膜３を形成した後、ゲ
ート絶縁膜３およびフィールド絶縁膜２の表面における
選択的な領域にゲート電極４を形成する。
リコン膜などからなるゲート絶縁膜３を形成した後、ゲ
ート絶縁膜３およびフィールド絶縁膜２の表面における
選択的な領域にゲート電極４を形成する。
【００１９】この場合、ゲート電極４の製造工程と同一
工程によりフィールド絶縁膜２の上に配線を形成してい
る。
工程によりフィールド絶縁膜２の上に配線を形成してい
る。
【００２０】また、ゲート電極４は、ファーストゲート
としてのゲート電極となっていると共にＤＲＡＭのワー
ド線（ワードライン；ＷＬ）となっている。
としてのゲート電極となっていると共にＤＲＡＭのワー
ド線（ワードライン；ＷＬ）となっている。
【００２１】次に、半導体基板１の表面の選択的な領域
にイオン注入したｎ型の不純物を熱拡散してｎチャネル
ＭＯＳＦＥＴのソースおよびドレインとなるｎ型の半導
体領域５を形成する。
にイオン注入したｎ型の不純物を熱拡散してｎチャネル
ＭＯＳＦＥＴのソースおよびドレインとなるｎ型の半導
体領域５を形成する。
【００２２】次に、半導体基板１の表面の選択的な領域
にイオン注入したｐ型の不純物を熱拡散してｐチャネル
ＭＯＳＦＥＴのソースおよびドレインとなるｐ型の半導
体領域（図示を省略）を形成する。
にイオン注入したｐ型の不純物を熱拡散してｐチャネル
ＭＯＳＦＥＴのソースおよびドレインとなるｐ型の半導
体領域（図示を省略）を形成する。
【００２３】次に、ゲート電極４の表面に例えば酸化シ
リコン膜などの絶縁膜６を形成した後、ゲート電極４の
側壁に例えば酸化シリコン膜などの側壁絶縁膜７を形成
する。
リコン膜などの絶縁膜６を形成した後、ゲート電極４の
側壁に例えば酸化シリコン膜などの側壁絶縁膜７を形成
する。
【００２４】次に、半導体基板１の上に絶縁膜８を形成
する。
する。
【００２５】絶縁膜８は、例えば酸化シリコン膜、ＰＳ
Ｇ（Phospho Silicate Glass）膜、ＢＰＳＧ（Boro Pho
spho Silicate Glass)膜またはＳＯＧ（Spin On Glass)
膜などを使用し、表面研磨を行いその表面を平坦化処理
する。平坦化処理は、絶縁膜８の表面を例えばエッチバ
ック法または化学的機械研磨（ＣＭＰ）法により平坦に
する態様を採用することができる。
Ｇ（Phospho Silicate Glass）膜、ＢＰＳＧ（Boro Pho
spho Silicate Glass)膜またはＳＯＧ（Spin On Glass)
膜などを使用し、表面研磨を行いその表面を平坦化処理
する。平坦化処理は、絶縁膜８の表面を例えばエッチバ
ック法または化学的機械研磨（ＣＭＰ）法により平坦に
する態様を採用することができる。
【００２６】次に、フォトリソグラフィ技術および選択
エッチング技術を用いて、絶縁膜８の選択的な領域にス
ルーホール９を形成する。
エッチング技術を用いて、絶縁膜８の選択的な領域にス
ルーホール９を形成する。
【００２７】次に、スルーホール９に例えば導電性多結
晶シリコン膜などの導電性材料を埋め込んでスルーホー
ル用導電層１０を形成する。
晶シリコン膜などの導電性材料を埋め込んでスルーホー
ル用導電層１０を形成する。
【００２８】この場合、スルーホール用導電層１０は例
えばｎ型の不純物が含有されている導電性多結晶シリコ
ン膜とし、ｎ型の半導体領域５と同一の導電型のコンタ
クト電極としている。
えばｎ型の不純物が含有されている導電性多結晶シリコ
ン膜とし、ｎ型の半導体領域５と同一の導電型のコンタ
クト電極としている。
【００２９】次に、半導体基板１の上に第１の配線とな
るＤＲＡＭのビット線（ビットライン；ＢＬ）１１を形
成する。
るＤＲＡＭのビット線（ビットライン；ＢＬ）１１を形
成する。
【００３０】ビット線１１は、導電性多結晶シリコン膜
１１ａとＷＳｉ2 膜１１ｂとの積層膜を使用している。
１１ａとＷＳｉ2 膜１１ｂとの積層膜を使用している。
【００３１】次に、半導体基板１の上に絶縁膜１２を形
成する。絶縁膜１２は、例えば酸化シリコン膜、ＰＳＧ
膜、ＢＰＳＧ膜またはＳＯＧ膜などを使用し、表面研磨
を行いその表面を平坦化処理する。
成する。絶縁膜１２は、例えば酸化シリコン膜、ＰＳＧ
膜、ＢＰＳＧ膜またはＳＯＧ膜などを使用し、表面研磨
を行いその表面を平坦化処理する。
【００３２】平坦化処理は、絶縁膜１２の表面を例えば
エッチバック法または化学的機械研磨（ＣＭＰ）法によ
り平坦にする態様を採用することができる。
エッチバック法または化学的機械研磨（ＣＭＰ）法によ
り平坦にする態様を採用することができる。
【００３３】なお、前述した製造工程において、ＭＯＳ
ＦＥＴはシングルドレインとしているが、ダブルドレイ
ンとすることもできる。
ＦＥＴはシングルドレインとしているが、ダブルドレイ
ンとすることもできる。
【００３４】次に、図２に示すように、半導体基板１の
上にフォトレジスト膜１５を形成した後、フォトリソグ
ラフィ技術および選択エッチング技術を用いて、絶縁膜
１２およびその下部の絶縁膜８の選択的な領域にスルー
ホール１３およびスルーホール１４を形成する。
上にフォトレジスト膜１５を形成した後、フォトリソグ
ラフィ技術および選択エッチング技術を用いて、絶縁膜
１２およびその下部の絶縁膜８の選択的な領域にスルー
ホール１３およびスルーホール１４を形成する。
【００３５】この、スルーホール１３は、メモリアレイ
の領域におけるＤＲＡＭの情報蓄積用容量素子であるキ
ャパシタを形成する領域に形成される。また、スルーホ
ール１４は、周辺回路の領域に形成される。
の領域におけるＤＲＡＭの情報蓄積用容量素子であるキ
ャパシタを形成する領域に形成される。また、スルーホ
ール１４は、周辺回路の領域に形成される。
【００３６】次に、図３に示すように、Ｔｉ膜の上にＴ
ｉＮ膜を積層した導電膜１６を堆積した後、その上に導
電性多結晶シリコン膜１７を堆積する。
ｉＮ膜を積層した導電膜１６を堆積した後、その上に導
電性多結晶シリコン膜１７を堆積する。
【００３７】次に、図４に示すように、半導体基板１の
上にフォトレジスト膜１８を形成した後、フォトリソグ
ラフィ技術および選択エッチング技術を用いて、導電性
多結晶シリコン膜１７およびその下部の導電膜１６を選
択的に取り除くことにより、メモリアレイの領域にＣＯ
Ｂ型メモリセルのキャパシタのストレージ・ノード（蓄
積電極）となる下部電極１９を形成すると共に、周辺回
路の領域に周辺回路用の配線２０を同一工程により同時
に形成する。
上にフォトレジスト膜１８を形成した後、フォトリソグ
ラフィ技術および選択エッチング技術を用いて、導電性
多結晶シリコン膜１７およびその下部の導電膜１６を選
択的に取り除くことにより、メモリアレイの領域にＣＯ
Ｂ型メモリセルのキャパシタのストレージ・ノード（蓄
積電極）となる下部電極１９を形成すると共に、周辺回
路の領域に周辺回路用の配線２０を同一工程により同時
に形成する。
【００３８】なお、キャパシタの下部電極１９は、導電
膜１６と導電性多結晶シリコン膜１７との積層構造以外
に、導電性多結晶シリコン膜、高融点金属膜、シリサイ
ド膜または金属膜を組み合わせて形成した配線の態様と
することもできる。
膜１６と導電性多結晶シリコン膜１７との積層構造以外
に、導電性多結晶シリコン膜、高融点金属膜、シリサイ
ド膜または金属膜を組み合わせて形成した配線の態様と
することもできる。
【００３９】この場合、高融点金属膜としては、Ｔｉ
膜、タングステン膜またはタンタル膜などを使用するこ
とができる。また、シリサイド膜としては、チタンシリ
サイド膜、タングステンシリサイド膜、タンタルシリサ
イド膜または白金シリサイド膜などを使用することがで
きる。さらに、金属膜としては、白金膜、金膜またはア
ルミニウム膜などを使用することができる。
膜、タングステン膜またはタンタル膜などを使用するこ
とができる。また、シリサイド膜としては、チタンシリ
サイド膜、タングステンシリサイド膜、タンタルシリサ
イド膜または白金シリサイド膜などを使用することがで
きる。さらに、金属膜としては、白金膜、金膜またはア
ルミニウム膜などを使用することができる。
【００４０】次に、図５に示すように、キャパシタの下
部電極１９を含む半導体基板１の上にキャパシタの誘電
体膜となる絶縁膜２１を堆積する。絶縁膜２１は、例え
ば窒化シリコン膜またはＰＺＴ（チタン酸ジルコン酸
鉛）などを堆積することにより、形成する。
部電極１９を含む半導体基板１の上にキャパシタの誘電
体膜となる絶縁膜２１を堆積する。絶縁膜２１は、例え
ば窒化シリコン膜またはＰＺＴ（チタン酸ジルコン酸
鉛）などを堆積することにより、形成する。
【００４１】次に、半導体基板１の上にキャパシタのプ
レート電極となる上部電極２２を形成する。
レート電極となる上部電極２２を形成する。
【００４２】キャパシタの上部電極２２は、半導体基板
１の上に例えばリンなどの不純物が含有されている導電
性多結晶シリコン膜をＣＶＤ法により堆積した後、フォ
トリソグラフィ技術および選択エッチング技術を用いて
パターン化することにより形成する。この場合、絶縁膜
２１における不要な領域も同一工程により取り除いてい
る。
１の上に例えばリンなどの不純物が含有されている導電
性多結晶シリコン膜をＣＶＤ法により堆積した後、フォ
トリソグラフィ技術および選択エッチング技術を用いて
パターン化することにより形成する。この場合、絶縁膜
２１における不要な領域も同一工程により取り除いてい
る。
【００４３】次に、図６に示すように、半導体基板１の
上に層間絶縁膜としての絶縁膜２３を形成する。
上に層間絶縁膜としての絶縁膜２３を形成する。
【００４４】絶縁膜２３は、例えば酸化シリコン膜をＣ
ＶＤ法により形成した後、回転塗布法によりＳＯＧ膜を
形成し、その表面にＣＶＤ法により酸化シリコン膜を形
成した後、表面研磨を行いその表面を平坦化処理するこ
とにより形成する。平坦化処理は、絶縁膜２３の表面を
例えばエッチバック法または化学的機械研磨（ＣＭＰ）
法により平坦にする態様を採用することができる。
ＶＤ法により形成した後、回転塗布法によりＳＯＧ膜を
形成し、その表面にＣＶＤ法により酸化シリコン膜を形
成した後、表面研磨を行いその表面を平坦化処理するこ
とにより形成する。平坦化処理は、絶縁膜２３の表面を
例えばエッチバック法または化学的機械研磨（ＣＭＰ）
法により平坦にする態様を採用することができる。
【００４５】次に、フォトリソグラフィ技術および選択
エッチング技術を用いて、メモリセルの領域における絶
縁膜２３にスルーホール２４を形成すると共に、周辺回
路の領域における絶縁膜２３にスルーホール２５を形成
する。
エッチング技術を用いて、メモリセルの領域における絶
縁膜２３にスルーホール２４を形成すると共に、周辺回
路の領域における絶縁膜２３にスルーホール２５を形成
する。
【００４６】次に、半導体基板１の上に配線２６を形成
する。
する。
【００４７】配線２６は、例えばＴｉＮ膜を形成した
後、その上にアルミニウム膜を形成し、その上にＴｉＮ
膜を形成した後、フォトリソグラフィ技術および選択エ
ッチング技術を用いて、それらの膜をパターニングして
形成する。
後、その上にアルミニウム膜を形成し、その上にＴｉＮ
膜を形成した後、フォトリソグラフィ技術および選択エ
ッチング技術を用いて、それらの膜をパターニングして
形成する。
【００４８】この場合、周辺回路の領域におけるスルー
ホール２５の下部に配線２０が形成されていることによ
り、スルーホール２５の深さが浅くなるので、この領域
の配線２６におけるスルーホール用導電層を確実に配線
２０と接触させることができる。
ホール２５の下部に配線２０が形成されていることによ
り、スルーホール２５の深さが浅くなるので、この領域
の配線２６におけるスルーホール用導電層を確実に配線
２０と接触させることができる。
【００４９】次に、半導体基板１の上に必要に応じて多
層配線を形成した後、その上にパッシベーション膜（図
示を省略）を形成することにより、半導体集積回路装置
の製造工程を終了する。
層配線を形成した後、その上にパッシベーション膜（図
示を省略）を形成することにより、半導体集積回路装置
の製造工程を終了する。
【００５０】前記した本実施の形態の半導体集積回路装
置の製造方法では、ＤＲＡＭのメモリセルにおける情報
蓄積用容量素子であるキャパシタの下部電極１９と周辺
回路の配線２０とを同一工程により同時に形成してい
る。
置の製造方法では、ＤＲＡＭのメモリセルにおける情報
蓄積用容量素子であるキャパシタの下部電極１９と周辺
回路の配線２０とを同一工程により同時に形成してい
る。
【００５１】また、メモリアレイの領域におけるキャパ
シタの下部電極１９を形成する領域の下部のスルーホー
ル１３と周辺回路の領域の配線２０を形成する領域の下
部のスルーホール１４とを同一工程により同時に形成し
ている。
シタの下部電極１９を形成する領域の下部のスルーホー
ル１３と周辺回路の領域の配線２０を形成する領域の下
部のスルーホール１４とを同一工程により同時に形成し
ている。
【００５２】さらに、メモリアレイの領域におけるキャ
パシタの上部電極２２の上の配線２６を形成する領域の
下部のスルーホール２４と周辺回路の領域における配線
２６を形成する領域の下部のスルーホール２５とを同一
工程により同時に形成している。
パシタの上部電極２２の上の配線２６を形成する領域の
下部のスルーホール２４と周辺回路の領域における配線
２６を形成する領域の下部のスルーホール２５とを同一
工程により同時に形成している。
【００５３】したがって、メモリアレイの領域における
キャパシタの下部電極１９などの配線と周辺回路の領域
における配線２０を同一工程により同時に形成できるこ
とにより、製造工程が簡略化できると共に製造時間が短
縮化できるので、低スループットでしかも高い製造歩留
りをもって高性能な半導体集積回路装置を製作できる。
キャパシタの下部電極１９などの配線と周辺回路の領域
における配線２０を同一工程により同時に形成できるこ
とにより、製造工程が簡略化できると共に製造時間が短
縮化できるので、低スループットでしかも高い製造歩留
りをもって高性能な半導体集積回路装置を製作できる。
【００５４】また、前記した本実施の形態の製造方法で
は、周辺回路の領域における配線２６と半導体基板１に
おける半導体領域５とを電気接続する場合に、その領域
に配線２０をＤＲＡＭのメモリセルにおける情報蓄積用
容量素子であるキャパシタの下部電極１９と同一工程に
より同時に形成している。
は、周辺回路の領域における配線２６と半導体基板１に
おける半導体領域５とを電気接続する場合に、その領域
に配線２０をＤＲＡＭのメモリセルにおける情報蓄積用
容量素子であるキャパシタの下部電極１９と同一工程に
より同時に形成している。
【００５５】したがって、周辺回路の領域における配線
２６と半導体基板１における半導体領域５とを１個のス
ルーホールを設けてそれに埋め込んだスルーホール用導
電層により電気接続する場合に比較して、配線２６の下
部のスルーホール２５の深さが浅くなり、アスペクト比
を小さくすることができる。
２６と半導体基板１における半導体領域５とを１個のス
ルーホールを設けてそれに埋め込んだスルーホール用導
電層により電気接続する場合に比較して、配線２６の下
部のスルーホール２５の深さが浅くなり、アスペクト比
を小さくすることができる。
【００５６】その結果、スルーホール２５のバラツキが
小さくなり微細加工をもってスルーホール２５が形成で
きると共に容易な製造工程を用いてこの領域の配線２６
におけるスルーホール用導電層を確実に配線２０と接触
させることができることにより、高性能でしかも高信頼
度のスルーホール用導電層を有する配線２６とすること
ができる。
小さくなり微細加工をもってスルーホール２５が形成で
きると共に容易な製造工程を用いてこの領域の配線２６
におけるスルーホール用導電層を確実に配線２０と接触
させることができることにより、高性能でしかも高信頼
度のスルーホール用導電層を有する配線２６とすること
ができる。
【００５７】（実施の形態２）図７〜図１３は、本発明
の他の実施の形態であるＤＲＡＭを有する半導体集積回
路装置の製造方法を示す断面図である。なお、本実施の
形態２の製造方法では、前記実施の形態１と同様な製造
工程については、その説明を省略する。
の他の実施の形態であるＤＲＡＭを有する半導体集積回
路装置の製造方法を示す断面図である。なお、本実施の
形態２の製造方法では、前記実施の形態１と同様な製造
工程については、その説明を省略する。
【００５８】まず、図７に示すように、半導体基板１に
ＤＲＡＭのメモリアレイおよびその周辺回路のＭＯＳＦ
ＥＴなどを形成する。
ＤＲＡＭのメモリアレイおよびその周辺回路のＭＯＳＦ
ＥＴなどを形成する。
【００５９】次に、図８に示すように、半導体基板１の
上にフォトレジスト膜１５を形成した後、フォトリソグ
ラフィ技術および選択エッチング技術を用いて、絶縁膜
１２およびその下部の絶縁膜８の選択的な領域にスルー
ホール１３を形成する。このスルーホール１３は、メモ
リアレイの領域におけるＤＲＡＭの情報蓄積用容量素子
であるキャパシタを形成する領域に形成される。
上にフォトレジスト膜１５を形成した後、フォトリソグ
ラフィ技術および選択エッチング技術を用いて、絶縁膜
１２およびその下部の絶縁膜８の選択的な領域にスルー
ホール１３を形成する。このスルーホール１３は、メモ
リアレイの領域におけるＤＲＡＭの情報蓄積用容量素子
であるキャパシタを形成する領域に形成される。
【００６０】次に、図９に示すように、導電性多結晶シ
リコン膜１７を堆積した後、図１０に示すように、フォ
トリソグラフィ技術および選択エッチング技術を用い
て、周辺回路の領域における導電性多結晶シリコン膜１
７、その下部の絶縁膜１２およびその下部の絶縁膜８の
選択的な領域にスルーホール１４を形成する。
リコン膜１７を堆積した後、図１０に示すように、フォ
トリソグラフィ技術および選択エッチング技術を用い
て、周辺回路の領域における導電性多結晶シリコン膜１
７、その下部の絶縁膜１２およびその下部の絶縁膜８の
選択的な領域にスルーホール１４を形成する。
【００６１】次に、半導体基板１の上にＴｉ膜とＴｉＮ
膜との積層膜からなる導電膜２７を堆積した後、その上
に白金膜２８を堆積する。
膜との積層膜からなる導電膜２７を堆積した後、その上
に白金膜２８を堆積する。
【００６２】次に、図１１に示すように、半導体基板１
の上にフォトレジスト膜１８を形成した後、フォトリソ
グラフィ技術および選択エッチング技術を用いて、白金
膜２８、その下部の導電膜２７およびその下部の導電性
多結晶シリコン膜１７を選択的に取り除くことにより、
メモリアレイの領域にキャパシタの下部電極１９を形成
すると共に、周辺回路の領域に周辺回路用の配線２０を
形成する。
の上にフォトレジスト膜１８を形成した後、フォトリソ
グラフィ技術および選択エッチング技術を用いて、白金
膜２８、その下部の導電膜２７およびその下部の導電性
多結晶シリコン膜１７を選択的に取り除くことにより、
メモリアレイの領域にキャパシタの下部電極１９を形成
すると共に、周辺回路の領域に周辺回路用の配線２０を
形成する。
【００６３】次に、図１２に示すように、キャパシタの
絶縁膜２１および上部電極２２を形成する。
絶縁膜２１および上部電極２２を形成する。
【００６４】次に、図１３に示すように、半導体基板１
の上に層間絶縁膜としての絶縁膜２３を形成した後、そ
の上に配線２６を形成する。
の上に層間絶縁膜としての絶縁膜２３を形成した後、そ
の上に配線２６を形成する。
【００６５】このように、本実施の形態２では、ＤＲＡ
Ｍのメモリセルにおける情報蓄積用容量素子であるキャ
パシタの下部電極１９と周辺回路の配線２０との構成要
素である導電膜２７および白金膜２８を同一工程により
同時に形成していると共に同一のフォトエッチング工程
によりパターン化している。
Ｍのメモリセルにおける情報蓄積用容量素子であるキャ
パシタの下部電極１９と周辺回路の配線２０との構成要
素である導電膜２７および白金膜２８を同一工程により
同時に形成していると共に同一のフォトエッチング工程
によりパターン化している。
【００６６】また、メモリアレイの領域におけるキャパ
シタの下部電極１９の下部のスルーホール用導電層と周
辺回路の領域の配線２０の下部のスルーホール用導電層
とを、異なる材料からなるものとしていることにより、
それらの下部の半導体基板１または半導体領域５などと
のコンタクト性を仕様に応じて向上させることができ
る。
シタの下部電極１９の下部のスルーホール用導電層と周
辺回路の領域の配線２０の下部のスルーホール用導電層
とを、異なる材料からなるものとしていることにより、
それらの下部の半導体基板１または半導体領域５などと
のコンタクト性を仕様に応じて向上させることができ
る。
【００６７】したがって、本実施の形態２によれば前記
た実施の形態１とほぼ同様の効果を達成することができ
る。
た実施の形態１とほぼ同様の効果を達成することができ
る。
【００６８】（実施の形態３）図１４，図１５は、本発
明の他の実施の形態である半導体集積回路装置の製造工
程を示す断面図である。なお、本実施の形態３の製造方
法では、前記実施の形態１および２と同様な製造方法が
あることにより、同様な製造工程については、その説明
を省略する。
明の他の実施の形態である半導体集積回路装置の製造工
程を示す断面図である。なお、本実施の形態３の製造方
法では、前記実施の形態１および２と同様な製造方法が
あることにより、同様な製造工程については、その説明
を省略する。
【００６９】まず、図１４に示すように、フォトリソグ
ラフィ技術および選択エッチング技術を用いて、絶縁膜
１２およびその下部の絶縁膜８の選択的な領域にスルー
ホール１３を形成する。このスルーホール１３は、メモ
リアレイの領域におけるＤＲＡＭの情報蓄積用容量素子
であるキャパシタを形成する領域に形成される。
ラフィ技術および選択エッチング技術を用いて、絶縁膜
１２およびその下部の絶縁膜８の選択的な領域にスルー
ホール１３を形成する。このスルーホール１３は、メモ
リアレイの領域におけるＤＲＡＭの情報蓄積用容量素子
であるキャパシタを形成する領域に形成される。
【００７０】次に、スルーホール１３にプラグ埋め込み
技術を使用して導電性多結晶シリコンを材料とするスル
ーホール用導電層２９を形成する。
技術を使用して導電性多結晶シリコンを材料とするスル
ーホール用導電層２９を形成する。
【００７１】次に、図１５に示すように、フォトリソグ
ラフィ技術および選択エッチング技術を用いて、周辺回
路の領域における絶縁膜１２およびその下部の絶縁膜８
の選択的な領域にスルーホール１４を形成する。
ラフィ技術および選択エッチング技術を用いて、周辺回
路の領域における絶縁膜１２およびその下部の絶縁膜８
の選択的な領域にスルーホール１４を形成する。
【００７２】次に、導電性多結晶シリコン膜１７を堆積
した後、その上に白金膜２８を堆積する。
した後、その上に白金膜２８を堆積する。
【００７３】次に、フォトリソグラフィ技術および選択
エッチング技術を用いて、白金膜２８、その下部の導電
性多結晶シリコン膜１７を選択的に取り除くことによ
り、メモリアレイの領域にキャパシタの下部電極１９を
形成すると共に、周辺回路の領域に周辺回路用の配線２
０を形成する。
エッチング技術を用いて、白金膜２８、その下部の導電
性多結晶シリコン膜１７を選択的に取り除くことによ
り、メモリアレイの領域にキャパシタの下部電極１９を
形成すると共に、周辺回路の領域に周辺回路用の配線２
０を形成する。
【００７４】次に、前記実施の形態１，２と同様な製造
工程を用いて、ＤＲＡＭのキャパシタなどを形成する。
工程を用いて、ＤＲＡＭのキャパシタなどを形成する。
【００７５】このように、本実施の形態３では、ＤＲＡ
Ｍのメモリセルにおける情報蓄積用容量素子であるキャ
パシタの下部電極１９と周辺回路の配線２０との構成要
素である白金膜２８と導電性多結晶シリコン膜１７を同
一工程により同時に形成していると共に同一のフォトエ
ッチング工程によりパターン化している。
Ｍのメモリセルにおける情報蓄積用容量素子であるキャ
パシタの下部電極１９と周辺回路の配線２０との構成要
素である白金膜２８と導電性多結晶シリコン膜１７を同
一工程により同時に形成していると共に同一のフォトエ
ッチング工程によりパターン化している。
【００７６】したがって、本実施の形態３によれば、前
記実施の形態１とほぼ同様の効果を達成することができ
る。
記実施の形態１とほぼ同様の効果を達成することができ
る。
【００７７】（実施の形態４）図１６，図１７は、本発
明の他の実施の形態である半導体集積回路装置の製造工
程を示す断面図である。なお、本実施の形態４の製造方
法では、前記実施の形態１と同様な製造工程について
は、その説明は省略する。
明の他の実施の形態である半導体集積回路装置の製造工
程を示す断面図である。なお、本実施の形態４の製造方
法では、前記実施の形態１と同様な製造工程について
は、その説明は省略する。
【００７８】図１７に示すように、本実施の形態の半導
体基板１は、周辺回路を形成する領域に半導体基板１と
同一導電型のｐ型のウエル１ａとｎ型のウエル１ｂとが
形成されており、キャパシタの下部電極１９の下部に形
成するスルーホール１３と周辺回路のｎ型のウエル１ｂ
の上に形成するスルーホール１４とをフォトリソグラフ
ィ技術および選択エッチング技術を用いて絶縁膜１２お
よびその下部の絶縁膜８の選択的な領域に同一工程によ
り同時に形成する。
体基板１は、周辺回路を形成する領域に半導体基板１と
同一導電型のｐ型のウエル１ａとｎ型のウエル１ｂとが
形成されており、キャパシタの下部電極１９の下部に形
成するスルーホール１３と周辺回路のｎ型のウエル１ｂ
の上に形成するスルーホール１４とをフォトリソグラフ
ィ技術および選択エッチング技術を用いて絶縁膜１２お
よびその下部の絶縁膜８の選択的な領域に同一工程によ
り同時に形成する。
【００７９】この場合、スルーホール１３の下部の半導
体領域５とスルーホール１４の下部のウエル１ｂとは、
同一導電型（ｎ型）となっている。
体領域５とスルーホール１４の下部のウエル１ｂとは、
同一導電型（ｎ型）となっている。
【００８０】次に、半導体基板１の上に導電性多結晶シ
リコン膜３０を形成する。
リコン膜３０を形成する。
【００８１】次に、図１７に示すように、周辺回路のウ
エル１ａの上にスルーホール３１を形成する。
エル１ａの上にスルーホール３１を形成する。
【００８２】次に、導電性多結晶シリコン膜３０の上に
白金シリサイド膜３２を形成した後、その白金シリサイ
ド膜３２の上に白金膜２８を堆積する。
白金シリサイド膜３２を形成した後、その白金シリサイ
ド膜３２の上に白金膜２８を堆積する。
【００８３】次に、フォトリソグラフィ技術および選択
エッチング技術を用いて、白金膜２８、その下部の白金
シリサイド膜３２およびその下部の導電性多結晶シリコ
ン膜３０を選択的に取り除くことにより、メモリアレイ
の領域にキャパシタの下部電極１９を形成すると共に周
辺回路の領域に周辺回路用の配線２０と配線３３とを形
成する。
エッチング技術を用いて、白金膜２８、その下部の白金
シリサイド膜３２およびその下部の導電性多結晶シリコ
ン膜３０を選択的に取り除くことにより、メモリアレイ
の領域にキャパシタの下部電極１９を形成すると共に周
辺回路の領域に周辺回路用の配線２０と配線３３とを形
成する。
【００８４】次に、前記実施の形態１と同様な製造工程
を用いて、ＤＲＡＭのキャパシタなどを形成する。
を用いて、ＤＲＡＭのキャパシタなどを形成する。
【００８５】このように、本実施の形態４では、ＤＲＡ
Ｍのメモリセルにおける情報蓄積用容量素子であるキャ
パシタの下部電極１９の下部のスルーホール１３と周辺
回路の配線２０の下部のスルーホール１４とを同一工程
により同時に形成している。
Ｍのメモリセルにおける情報蓄積用容量素子であるキャ
パシタの下部電極１９の下部のスルーホール１３と周辺
回路の配線２０の下部のスルーホール１４とを同一工程
により同時に形成している。
【００８６】また、ＤＲＡＭのメモリセルにおける情報
蓄積用容量素子であるキャパシタの下部電極１９と周辺
回路の配線２０および配線３３とを同一のフォトエッチ
ング工程により同時にパターン化している。
蓄積用容量素子であるキャパシタの下部電極１９と周辺
回路の配線２０および配線３３とを同一のフォトエッチ
ング工程により同時にパターン化している。
【００８７】したがって、本実施の形態４によれば、前
記実施の形態１とほぼ同様の効果を達成することができ
る。
記実施の形態１とほぼ同様の効果を達成することができ
る。
【００８８】（実施の形態５）図１８，図１９は、本発
明の他の実施の形態である半導体集積回路装置の製造工
程を示す断面図である。なお、本実施の形態５の製造方
法では、前記実施の形態１および４と同様な製造工程に
ついては、その説明は省略する。
明の他の実施の形態である半導体集積回路装置の製造工
程を示す断面図である。なお、本実施の形態５の製造方
法では、前記実施の形態１および４と同様な製造工程に
ついては、その説明は省略する。
【００８９】図１８に示すように、本実施の形態５の半
導体基板１は、周辺回路を形成する領域に半導体基板１
と同一導電型のｐ型のウエル１ａとｎ型のウエル１ｂと
が形成されており、キャパシタの下部電極１９の下部に
形成するスルーホール１３と周辺回路のｎ型のウエル１
ｂの上に形成するスルーホール１４とをフォトリソグラ
フィ技術および選択エッチング技術を用いて絶縁膜１２
およびその下部の絶縁膜８の選択的な領域に同一工程に
より同時に形成する。
導体基板１は、周辺回路を形成する領域に半導体基板１
と同一導電型のｐ型のウエル１ａとｎ型のウエル１ｂと
が形成されており、キャパシタの下部電極１９の下部に
形成するスルーホール１３と周辺回路のｎ型のウエル１
ｂの上に形成するスルーホール１４とをフォトリソグラ
フィ技術および選択エッチング技術を用いて絶縁膜１２
およびその下部の絶縁膜８の選択的な領域に同一工程に
より同時に形成する。
【００９０】この場合、スルーホール１３の下部の半導
体領域とスルーホール１４の下部のウエル１ｂとは、同
一導電型（ｎ型）となっている。
体領域とスルーホール１４の下部のウエル１ｂとは、同
一導電型（ｎ型）となっている。
【００９１】次に、プラグ埋め込み法により、スルーホ
ール１３とスルーホール１４に例えば導電性多結晶シリ
コンを材料としているスルーホール用導電層３４を形成
する。
ール１３とスルーホール１４に例えば導電性多結晶シリ
コンを材料としているスルーホール用導電層３４を形成
する。
【００９２】次に、図１９に示すように、周辺回路のウ
エル１ｂの上にスルーホール３１を形成する。
エル１ｂの上にスルーホール３１を形成する。
【００９３】次に、半導体基板１の上に白金シリサイド
膜３２を形成した後、その白金シリサイド膜３２の上に
白金膜２８を堆積する。
膜３２を形成した後、その白金シリサイド膜３２の上に
白金膜２８を堆積する。
【００９４】次に、フォトリソグラフィ技術および選択
エッチング技術を用いて、白金膜２８、その下部の白金
シリサイド膜３２を選択的に取り除くことにより、メモ
リアレイの領域にキャパシタの下部電極１９を形成する
と共に、周辺回路の領域に周辺回路用の配線２０と配線
３３とを形成する。
エッチング技術を用いて、白金膜２８、その下部の白金
シリサイド膜３２を選択的に取り除くことにより、メモ
リアレイの領域にキャパシタの下部電極１９を形成する
と共に、周辺回路の領域に周辺回路用の配線２０と配線
３３とを形成する。
【００９５】次に、前記実施の形態１と同様な製造工程
を用いて、ＤＲＡＭのキャパシタなどを形成する。
を用いて、ＤＲＡＭのキャパシタなどを形成する。
【００９６】このように、本実施の形態５では、ＤＲＡ
Ｍのメモリセルにおける情報蓄積用容量素子であるキャ
パシタの下部電極１９の下部のスルーホール１３と周辺
回路の配線２０の下部のスルーホール１４とを同一工程
により同時に形成している。
Ｍのメモリセルにおける情報蓄積用容量素子であるキャ
パシタの下部電極１９の下部のスルーホール１３と周辺
回路の配線２０の下部のスルーホール１４とを同一工程
により同時に形成している。
【００９７】また、ＤＲＡＭのメモリセルにおける情報
蓄積用容量素子であるキャパシタの下部電極１９の下部
のスルーホール１３と周辺回路の配線の下部のスルーホ
ール１４とに同一工程によりスルーホール用導電層３４
を同時に形成している。
蓄積用容量素子であるキャパシタの下部電極１９の下部
のスルーホール１３と周辺回路の配線の下部のスルーホ
ール１４とに同一工程によりスルーホール用導電層３４
を同時に形成している。
【００９８】さらに、ＤＲＡＭのメモリセルにおける情
報蓄積用容量素子であるキャパシタの下部電極１９と周
辺回路の配線２０および配線３３とを同一のフォトエッ
チング工程により同時にパターン化している。
報蓄積用容量素子であるキャパシタの下部電極１９と周
辺回路の配線２０および配線３３とを同一のフォトエッ
チング工程により同時にパターン化している。
【００９９】したがって、本実施の形態５によれば、前
記実施の形態１とほぼ同様の効果を達成することができ
る。
記実施の形態１とほぼ同様の効果を達成することができ
る。
【０１００】（実施の形態６）図２０は、本発明の他の
実施の形態である半導体集積回路装置を示す断面図であ
る。
実施の形態である半導体集積回路装置を示す断面図であ
る。
【０１０１】図２０に示すように、本実施の形態６の半
導体集積回路装置において、ｐ型のウエル１ａの上のス
ルーホール３１には、プラグ埋め込み法により例えばタ
ングステンを材料としているスルーホール用導電層３５
が形成されている。
導体集積回路装置において、ｐ型のウエル１ａの上のス
ルーホール３１には、プラグ埋め込み法により例えばタ
ングステンを材料としているスルーホール用導電層３５
が形成されている。
【０１０２】本実施の形態６の製造方法では、スルーホ
ール用導電層３５を形成する製造工程以外の製造工程
は、前記実施の形態５の半導体集積回路装置の製造工程
と同様であることにより、ほぼ同様の効果を達成するこ
とができる。
ール用導電層３５を形成する製造工程以外の製造工程
は、前記実施の形態５の半導体集積回路装置の製造工程
と同様であることにより、ほぼ同様の効果を達成するこ
とができる。
【０１０３】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０１０４】例えば、本発明は、ＤＲＡＭのメモリアレ
イの周辺の周辺回路の領域にＣＭＯＳＦＥＴまたはＢｉ
ＣＭＯＳＦＥＴなどの種々の半導体素子を有する半導体
集積回路装置に適用でき、配線を簡略化できると共に製
造コストの低減化ができる。
イの周辺の周辺回路の領域にＣＭＯＳＦＥＴまたはＢｉ
ＣＭＯＳＦＥＴなどの種々の半導体素子を有する半導体
集積回路装置に適用でき、配線を簡略化できると共に製
造コストの低減化ができる。
【０１０５】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０１０６】（１）．本発明の半導体集積回路装置の製
造方法によれば、メモリアレイの領域におけるキャパシ
タの下部電極などの配線と周辺回路の領域における配線
とを同一工程により同時に形成できることにより、製造
工程が簡略化できると共に製造時間が短縮化できるの
で、低スループットでしかも高い製造歩留りをもって高
性能な半導体集積回路装置を製作できる。
造方法によれば、メモリアレイの領域におけるキャパシ
タの下部電極などの配線と周辺回路の領域における配線
とを同一工程により同時に形成できることにより、製造
工程が簡略化できると共に製造時間が短縮化できるの
で、低スループットでしかも高い製造歩留りをもって高
性能な半導体集積回路装置を製作できる。
【０１０７】（２）．本発明の半導体集積回路装置の製
造方法によれば、周辺回路の領域における配線と半導体
基板における半導体領域とを１個のスルーホールを設け
てそれに埋め込んだスルーホール用導電層により電気接
続する場合に比較して、配線の下部のスルーホールの深
さが浅くなり、アスペクト比を小さくすることができ
る。
造方法によれば、周辺回路の領域における配線と半導体
基板における半導体領域とを１個のスルーホールを設け
てそれに埋め込んだスルーホール用導電層により電気接
続する場合に比較して、配線の下部のスルーホールの深
さが浅くなり、アスペクト比を小さくすることができ
る。
【０１０８】その結果、スルーホールのバラツキが小さ
くなり微細加工をもってスルーホールが形成できると共
に容易な製造工程を用いてこの領域の配線におけるスル
ーホール用導電層を確実に配線と接触させることができ
ることにより、高性能でしかも高信頼度のスルーホール
用導電層を有する配線とすることができる。
くなり微細加工をもってスルーホールが形成できると共
に容易な製造工程を用いてこの領域の配線におけるスル
ーホール用導電層を確実に配線と接触させることができ
ることにより、高性能でしかも高信頼度のスルーホール
用導電層を有する配線とすることができる。
【図１】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図２】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図３】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図４】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図５】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図６】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図７】本発明の他の実施の形態である半導体集積回路
装置の製造工程を示す断面図である。
装置の製造工程を示す断面図である。
【図８】本発明の他の実施の形態である半導体集積回路
装置の製造工程を示す断面図である。
装置の製造工程を示す断面図である。
【図９】本発明の他の実施の形態である半導体集積回路
装置の製造工程を示す断面図である。
装置の製造工程を示す断面図である。
【図１０】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す断面図である。
路装置の製造工程を示す断面図である。
【図１１】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す断面図である。
路装置の製造工程を示す断面図である。
【図１２】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す断面図である。
路装置の製造工程を示す断面図である。
【図１３】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す断面図である。
路装置の製造工程を示す断面図である。
【図１４】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す断面図である。
路装置の製造工程を示す断面図である。
【図１５】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す断面図である。
路装置の製造工程を示す断面図である。
【図１６】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す断面図である。
路装置の製造工程を示す断面図である。
【図１７】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す断面図である。
路装置の製造工程を示す断面図である。
【図１８】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す断面図である。
路装置の製造工程を示す断面図である。
【図１９】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す断面図である。
路装置の製造工程を示す断面図である。
【図２０】本発明の他の実施の形態である半導体集積回
路装置を示す断面図である。
路装置を示す断面図である。
１ 半導体基板 １ａ ウエル １ｂ ウエル ２ フィールド絶縁膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ 半導体領域 ６ 絶縁膜 ７ 側壁絶縁膜 ８ 絶縁膜 ９ スルーホール １０ スルーホール用導電層 １１ ビット線 １１ａ 導電性多結晶シリコン膜 １１ｂ ＷＳｉ2 膜 １２ 絶縁膜 １３ スルーホール １４ スルーホール １５ フォトレジスト膜 １６ 導電膜 １７ 導電性多結晶シリコン膜 １８ フォトレジスト膜 １９ 下部電極 ２０ 配線 ２１ 絶縁膜 ２２ 上部電極 ２３ 絶縁膜 ２４ スルーホール ２５ スルーホール ２６ 配線 ２７ 導電膜 ２８ 白金膜 ２９ スルーホール用導電層 ３０ 導電性多結晶シリコン膜 ３１ スルーホール ３２ 白金シリサイド膜 ３３ 配線 ３４ スルーホール用導電層 ３５ スルーホール用導電層
Claims (9)
- 【請求項１】 ＤＲＡＭにおけるキャパシタを備えてい
るＣＯＢ型メモリセルが複数個配置されているメモリア
レイと前記メモリアレイの周辺に配置されている周辺回
路とを有し、前記キャパシタの下部電極は複数の導電膜
が積層されており、前記下部電極における少なくとも一
つの導電膜の製造工程を用いて形成されている導電膜が
前記周辺回路の配線となっていることを特徴とする半導
体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、キャパシタの上部電極と電気接続されている配線
の製造工程を用いて形成されている配線が周辺回路に設
けられていることを特徴とする半導体集積回路装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置において、キャパシタの下部電極の下部に形成され
ているスルーホール用導電層と前記下部電極における少
なくとも一つの導電膜を有する周辺回路の配線の下部に
形成されているスルーホール用導電層とは異なる材料か
らなることを特徴とする半導体集積回路装置。 - 【請求項４】 複数の半導体素子が形成されている半導
体基板におけるＤＲＡＭのＣＯＢ型メモリセルを複数個
形成するメモリアレイの領域とその周辺に回路を形成す
る周辺回路の領域との上に絶縁膜を形成する工程と、 前記絶縁膜におけるメモリアレイの領域に第１のスルー
ホールを形成する工程と、 前記絶縁膜における周辺回路の領域に第２のスルーホー
ルを形成する工程と、 前記第１のスルーホールを備えているメモリアレイの領
域にＣＯＢ型メモリセルのキャパシタの下部電極となる
複数の導電膜を積層して形成すると共に少なくとも一つ
の前記導電膜の製造工程を用いて前記第２のスルーホー
ルを備えている周辺回路の配線を形成する工程とを有す
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項５】 請求項４記載の半導体集積回路装置の製
造方法において、キャパシタが形成されているメモリア
レイの領域と周辺回路の領域との上に層間絶縁膜を形成
する工程と、 前記層間絶縁膜におけるメモリアレイの領域と周辺回路
の領域とに第３のスルーホールを同一工程により形成す
る工程と、 前記第３のスルーホールを備えている前記層間絶縁膜に
おけるメモリアレイの領域と周辺回路の領域との上に配
線を同一工程により形成する工程とを有することを特徴
とする半導体集積回路装置の製造方法。 - 【請求項６】 請求項４または５記載の半導体集積回路
装置の製造方法において、第１のスルーホールにプラグ
埋め込み法によりスルーホール用導電層を形成すること
を特徴とする半導体集積回路装置の製造方法。 - 【請求項７】 請求項４〜６のいずれか１項に記載の半
導体集積回路装置の製造方法において、第１のスルーホ
ールに埋め込まれるスルーホール用導電層と第２のスル
ーホールに埋め込まれるスルーホール用導電層とは異な
る材料を用いて形成することを特徴とする半導体集積回
路装置の製造方法。 - 【請求項８】 請求項４〜７のいずれか１項に記載の半
導体集積回路装置の製造方法において、第１のスルーホ
ールを形成する工程と第２のスルーホールを形成する工
程とは、同一工程であることを特徴とする半導体集積回
路装置の製造方法。 - 【請求項９】 請求項４〜８のいずれか１項に記載の半
導体集積回路装置の製造方法において、キャパシタの下
部電極となる複数の導電膜は、導電性多結晶シリコン
膜、高融点金属膜、シリサイド膜または金属膜を組み合
わせて形成することを特徴とする半導体集積回路装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7325337A JPH09162370A (ja) | 1995-12-14 | 1995-12-14 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7325337A JPH09162370A (ja) | 1995-12-14 | 1995-12-14 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09162370A true JPH09162370A (ja) | 1997-06-20 |
Family
ID=18175685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7325337A Pending JPH09162370A (ja) | 1995-12-14 | 1995-12-14 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09162370A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2775122A1 (fr) * | 1998-02-13 | 1999-08-20 | United Integrated Circuits Corp | Procede de fabrication d'une memoire vive dynamique a structure enterree |
| NL1009204C2 (nl) * | 1998-05-19 | 1999-11-22 | United Integrated Circuits Cor | Werkwijze voor het vervaardigen van een ingebed dynamisch willekeurig toegankelijk geheugen. |
| US6048762A (en) * | 1998-02-13 | 2000-04-11 | United Integrated Circuits Corp. | Method of fabricating embedded dynamic random access memory |
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| JP2006203255A (ja) * | 2006-04-14 | 2006-08-03 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
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| US8238152B2 (en) | 2005-03-28 | 2012-08-07 | Semiconductor Energy Laboratory Co. Ltd. | Memory device and manufacturing method the same |
-
1995
- 1995-12-14 JP JP7325337A patent/JPH09162370A/ja active Pending
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| US8804404B2 (en) | 2005-03-28 | 2014-08-12 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and manufacturing method the same |
| US9129866B2 (en) | 2005-03-28 | 2015-09-08 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and manufacturing method the same |
| US9786669B2 (en) | 2005-03-28 | 2017-10-10 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and manufacturing method the same |
| JP2021119636A (ja) * | 2005-03-28 | 2021-08-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2006203255A (ja) * | 2006-04-14 | 2006-08-03 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
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| JP4659772B2 (ja) * | 2007-02-15 | 2011-03-30 | Ｏｋｉセミコンダクタ株式会社 | 半導体素子の製造方法 |
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