JP2006310799A - メモリ装置およびその作製方法 - Google Patents
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Abstract
【解決手段】有機化合物を含む層を有するメモリとし、メモリ素子部に設けるTFTのソース電極またはドレイン電極をエッチングにより加工し、メモリのビット線を構成する導電層とする。
【選択図】図2
Description
図1は、本発明の半導体装置の一例、具体的には、有機化合物層を含むメモリ素子を配置したメモリ素子部を有するメモリ装置(以下、有機メモリとも記す)の断面図である。
本実施の形態では、実施の形態1と異なる構造のメモリ装置の一例を図2に示す。
本実施の形態では、実施の形態1や実施の形態2と異なる構造のメモリ装置の一例を図3に示す。
本実施の形態では、実施の形態2と一部異なる構造のメモリ装置の一例を図4に示す。
本実施の形態では、実施の形態4と一部異なる構造のメモリ装置の一例を図5に示す。
本実施の形態では、有機メモリの一構成例を以下に示す。図6(A)に示したのは本実施の形態で示す有機メモリの一構成例であり、メモリセル1221がマトリクス状に設けられたメモリセルアレイ1222、カラムデコーダ1226aと読み出し回路1226bとセレクタ1226cを有するビット線駆動回路1226、ロウデコーダ1224aとレベルシフタ1224bを有するワード線駆動回路1224、書き込み回路等を有し外部とのやりとりを行うインターフェース1223を有している。なお、ここで示すメモリ装置1216の構成はあくまで一例であり、センスアンプ、出力回路、バッファ等の他の回路を有していてもよいし、書き込み回路をビット線駆動回路に設けてもよい。
本実施の形態では、アンテナを有する有機メモリの作製方法に関して図7を用いて説明する。なお、図7では、実施の形態1に示したメモリ素子部および接続部を用いた例を示し、図1と同一の箇所には同一の符号を用いる。
本実施の形態では、本発明の半導体装置を非接触でデータの送受信が可能である無線チップとして利用した場合に関して図8を用いて説明する。
11 下地絶縁膜
12 ゲート絶縁膜
13、14 ソース領域またはドレイン領域
15 ゲート電極
16 層間絶縁膜
17a、17b、17c ソース線
18a、18b、18c 第1の電極層
19 絶縁物
20a バッファ層
20b 有機化合物層
21 第2の電極
22 サイドウォール
23、24 LDD領域
25a、25b、25c 接続配線
26 pチャネル型TFT
27 nチャネル型TFT
28 接続電極
29 電極
30 アンテナ
31 接着層
32 フレキシブル基板
210 絶縁表面を有する基板
211 下地絶縁膜
212 ゲート絶縁膜
213 ソース領域またはドレイン領域
214 ソース領域またはドレイン領域
215 ゲート電極
216 層間絶縁膜
217a ソース線
217b ソース線
217c ソース線
218a 第1の導電層
218b 第1の導電層
218c 第1の導電層
219 絶縁物
220a バッファ層
220b 有機化合物層
221 第2の電極層
222 サイドウォール
223 LDD領域
224 LDD領域
225a 接続配線
225b 接続配線
225c 接続配線
310 絶縁表面を有する基板
311 下地絶縁膜
312 ゲート絶縁膜
313 ソース領域またはドレイン領域
314 ソース領域またはドレイン領域
315 ゲート電極
316 層間絶縁膜
317a ソース線
317b ソース線
317c ソース線
318a 第1の導電層
318b 第1の導電層
318c 第1の導電層
319 絶縁物
320a バッファ層
320b 有機化合物層
321 第2の電極層
322 サイドウォール
323 LDD領域
324 LDD領域
325a 接続配線
325b 接続配線
325c 接続配線
410 絶縁表面を有する基板
411 下地絶縁膜
412 ゲート絶縁膜
413 ソース領域またはドレイン領域
414 ソース領域またはドレイン領域
415 ゲート電極
416 層間絶縁膜
417a ソース線
417b ソース線
417c ソース線
418a 第1の導電層
418b 第1の導電層
418c 第1の導電層
419 絶縁物
420a バッファ層
420b 有機化合物層
421 第2の電極層
422 サイドウォール
423 LDD領域
424 LDD領域
425a 接続配線
425b 接続配線
425c 接続配線
510 絶縁表面を有する基板
511 下地絶縁膜
512 ゲート絶縁膜
513 ソース領域またはドレイン領域
514 ソース領域またはドレイン領域
515 ゲート電極
516 層間絶縁膜
517a ソース線
517b ソース線
517c ソース線
517d ソース線
518a 第1の導電層
518b 第1の導電層
518c 第1の導電層
518d 第1の導電層
519 絶縁物
520a バッファ層
520b 有機化合物層
521 第2の電極層
522 サイドウォール
523 LDD領域
524 LDD領域
525a 接続配線
525b 接続配線
525c 接続配線
525d 接続配線
1216 メモリ装置
1221 メモリセル
1222 メモリセルアレイ
1223 インターフェース
1224 ワード線駆動回路
1224a ロウデコーダ
1224b レベルシフタ
1226 ビット線駆動回路
1226a カラムデコーダ
1226b 読み出し回路
1226c セレクタ
1231 第1の配線
1232 第2の配線
1240 トランジスタ
1241 メモリ素子
1243 第1の導電層
1301 電源回路
1302 クロック発生回路
1303 データ復調/変調回路
1304 制御回路
1305 インターフェイス回路
1306 メモリ
1307 データバス
1308 アンテナ
1309 リーダライタ
1310 無線チップ
1320 リーダライタ
1321 表示部
1322 品物
1323 無線チップ
1324 リーダライタ
1325 無線チップ
1326 商品
Claims (11)
- 第1の方向に延びている複数のビット線と、前記第1の方向と垂直な第2の方向に延びている複数のワード線と、メモリ素子を備えたメモリセルとを有し、
前記メモリ素子は、前記ビット線を構成する導電層と有機化合物層と前記ワード線を構成する導電層との積層構造からなり、
前記ビット線を構成する導電層は、薄膜トランジスタの半導体層と接する電極であることを特徴とするメモリ装置。 - 第1の方向に延びている複数のビット線と、前記第1の方向と垂直な第2の方向に延びている複数のワード線と、メモリ素子を備えたメモリセルとを有し、
前記メモリ素子は、前記ビット線を構成する導電層と有機化合物層と前記ワード線を構成する導電層との積層構造からなり、
前記ビット線を構成する導電層は、薄膜トランジスタの半導体層と接する電極であり、
前記ビット線を構成する導電層は、金属膜の積層数が2層の第1領域と、金属膜の積層数が3層の第2領域と、前記第1領域と前記第2領域との境界線上に段差部とを有することを特徴とするメモリ装置。 - 第1の方向に延びている複数のビット線と、前記第1の方向と垂直な第2の方向に延びている複数のワード線と、メモリ素子を備えたメモリセルとを有し、
前記メモリ素子は、前記ビット線を構成する導電層と有機化合物層と前記ワード線を構成する導電層との積層構造からなり、
前記ビット線を構成する導電層は、薄膜トランジスタの半導体層と接する電極であり、
前記ビット線を構成する導電層は、金属膜単層の第1領域と、金属膜の積層数が3層の第2領域と、前記第1領域と前記第2領域との境界線上に段差部とを有することを特徴とするメモリ装置。 - 第1の方向に延びている複数のビット線と、前記第1の方向と垂直な第2の方向に延びている複数のワード線と、メモリ素子を備えたメモリセルとを有し、
前記メモリ素子は、前記ビット線を構成する導電層と有機化合物層と前記ワード線を構成する導電層との積層構造からなり、
前記ビット線を構成する導電層は、薄膜トランジスタの半導体層と接する電極であり、
前記ビット線を構成する導電層は、金属膜の積層数が2層の第1領域と、金属膜の積層数が3層の第2領域と、前記第1領域と前記第2領域との境界線上に段差部とを有し、
前記段差部は、絶縁物で覆われていることを特徴とするメモリ装置。 - 第1の方向に延びている複数のビット線と、前記第1の方向と垂直な第2の方向に延びている複数のワード線と、メモリ素子を備えたメモリセルとを有し、
前記メモリ素子は、前記ビット線を構成する導電層と有機化合物層と前記ワード線を構成する導電層との積層構造からなり、
前記ビット線を構成する導電層は、薄膜トランジスタの半導体層と接する電極であり、
前記ビット線を構成する導電層は、金属膜単層の第1領域と、金属膜の積層数が3層の第2領域と、前記第1領域と前記第2領域との境界線上に段差部とを有し、
前記段差部は、絶縁物で覆われていることを特徴とするメモリ装置。 - 請求項1乃至5のいずれか一において、前記ビット線を構成する導電層は、Ti、Al、Ag、Ni、W、Ta、Nb、Cr、Pt、Zn、Sn、In、またはMoから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料を主成分とする単層膜、またはそれらの積層膜であることを特徴とするメモリ装置。
- 請求項2乃至6のいずれか一において、前記ビット線を構成する導電層の第1領域に接してバッファ層が設けられていることを特徴とするメモリ装置。
- 請求項2乃至6のいずれか一において、前記ビット線を構成する導電層の第1領域に接して有機化合物層が設けられていることを特徴とするメモリ装置。
- 請求項1乃至8のいずれか一において、前記メモリ装置は、さらにメモリ素子を制御する制御回路と、アンテナとを有していることを特徴とするメモリ装置。
- 第1の方向に延びている複数のビット線と、前記第1の方向と垂直な第2の方向に延びている複数のワード線と、メモリ素子を備えたメモリセルとを有するメモリ装置の作製方法であり、
ビット線を構成する導電層を金属層の積層で形成し、
前記ビット線を構成する導電層の端部を覆う絶縁物を形成し、
前記絶縁物をマスクとして、エッチングを行い、前記ビット線を構成する導電層の縁に沿って斜面が露呈するように前記ビット線を構成する導電層の中央部を薄くし、
有機化合物を含む層を形成し、
該有機化合物を含む層上に、ワード線を構成する導電層を形成することを特徴とするメモリ装置の作製方法。 - 第1の方向に延びている複数のビット線と、前記第1の方向と垂直な第2の方向に延びている複数のワード線と、メモリ素子を備えたメモリセルとを有するメモリ装置の作製方法であり、
薄膜トランジスタの半導体層を形成し、
前記薄膜トランジスタの半導体層を覆う絶縁膜を形成し、
前記絶縁膜上に前記薄膜トランジスタの半導体層と接する金属層の積層からなる電極を形成し、
電極の積層の一部を除去して第1領域と、該第1領域より積層数が多い第2領域と、前記第1領域と前記第2領域との境界線上に段差部とを形成し、
前記電極の段差部及び第2領域を覆う絶縁物を形成し、
前記第1領域上に接してバッファ層を形成し、
前記バッファ層上に有機化合物を含む層を形成し、
該有機化合物を含む層上に、ワード線を構成する導電層を形成することを特徴とするメモリ装置の作製方法。
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