JP2002043517A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】高周波特性が高く、高集積化および容量の高精
度な制御が可能であるキャパシタ素子を有する半導体装
置およびその製造方法を提供する。 【解決手段】金属材料からなる第１の下部電極層２と、
第１の下部電極層２上に形成され、イオン照射またはプ
ラズマ処理がなされた、第１の下部電極層２表面におけ
る光反射を低減する光学的特性を有する第２の下部電極
層４と、第２の下部電極層４上に形成された誘電体層５
と、誘電体層５上に形成された上部電極層６とを少なく
とも有する半導体装置、およびその製造方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＩＭ（ｍｅｔａ
ｌ−ｉｎｓｕｌａｔｏｒ−ｍｅｔａｌ）型キャパシタ素
子を有する半導体装置およびその製造方法に関し、特
に、高周波特性が高く、かつ高集積化が可能であるＭＩ
Ｍ型キャパシタ素子を有する半導体装置およびその製造
方法に関する。

【０００２】

【従来の技術】半導体装置に搭載されている従来のキャ
パシタ素子は、その構造により２種類に大別される。一
方は図３４に示すように、絶縁層１上に形成された金属
配線層（図３４の場合、第１の金属配線層２）を下部電
極２Ａとして用いるものであり、以下、Ｉ型とする。Ｉ
型のキャパシタ素子は図３４に示すように、下部電極２
Ａ上に誘電体層５を有し、誘電体層５上に上部電極９Ａ
として第２の金属配線層９が形成されている。Ｉ型のキ
ャパシタ素子はＭＩＭ型キャパシタ素子とも称される。

【０００３】下部電極２Ａは例えばシリコン酸化膜から
なる層間絶縁膜７によって被覆されている。誘電体層５
および上部電極９Ａは、層間絶縁膜７に形成された開口
部に埋め込まれて形成されている。また、層間絶縁膜７
には誘電体層５および上部電極９Ａと隔てて、上部電極
９Ａと同様に第２の金属配線層９からなる下部電極取り
出し１０が形成されている。

【０００４】絶縁層１と下部電極２Ａの層間には、バリ
アメタル層３として例えばチタン層あるいは窒化チタン
層等が形成されている。同様に、誘電体層５と上部電極
９Ａとの層間にはバリアメタル層８が形成されている。
同様に、誘電体層５あるいは層間絶縁膜７と下部電極取
り出し１０との層間にもバリアメタル層８が形成されて
いる。また、下部電極２Ａの表面には反射防止膜１７が
形成されている。下部電極２Ａは、フォトレジストをマ
スクとして第１の金属配線層２にエッチングを行うこと
により形成される。このフォトレジストを形成するため
のフォトリソグラフィ工程において、第１の金属配線層
２表面における光反射を低減する目的で、反射防止膜１
７が設けられる。同様に上部電極９Ａおよび下部電極取
り出し１０の表面にも、第２の金属配線層９表面におけ
る光反射を低減する目的で、反射防止膜１１が設けられ
る。

【０００５】上記のようなＩ型のキャパシタ素子に対し
て、他方のキャパシタ素子（以下、ＩＩ型とする。）は
図３５に示すように、シリコン基板２１の表層に形成さ
れた不純物拡散層を下部電極２２として用いる。図３５
に示すように、ＩＩ型のキャパシタ素子は下部電極２２
上に誘電体層５を有し、誘電体層５上に上部電極２３を
有する。ＩＩ型のキャパシタ素子はＭＩＳ（ｍｅｔａｌ
−ｉｎｓｕｌａｔｏｒ−ｓｉｌｉｃｏｎ）型キャパシタ
素子とも称される。上部電極２３としては例えば、シリ
コン基板２１上にキャパシタ素子と混載されているトラ
ンジスタ等を構成するポリシリコン層が用いられる。ま
た、図示しないが、ポリシリコン層やシリサイド層が下
部電極として用いられる場合も、ＩＩ型のキャパシタ素
子に分類される。

【０００６】図３５に示すキャパシタ素子によれば、シ
リコン基板２１上に絶縁層２４が形成され、絶縁層２４
に形成された開口部に誘電体層５および上部電極２３が
形成される。これにより、誘電体層５および上部電極２
３の表面積を低減せずに、キャパシタ素子の占有面積が
縮小されている。また、キャパシタ素子をトランジスタ
等の他の素子と同一基板上に形成する場合には、絶縁層
２４をトランジスタ等と共有させ、プロセスの整合性を
得ることができる。

【０００７】上部電極２３上には、例えばチタン層ある
いは窒化チタン層等のバリアメタル層３を介して、金属
配線層２が形成されている。絶縁層２４は絶縁層１によ
って被覆されており、絶縁層１には誘電体層５および上
部電極２３と隔てて、金属配線層２と同一の層からなる
下部電極取り出し２５が形成されている。金属配線層２
および下部電極取り出し２５の表面には、フォトリソグ
ラフィ工程における光反射を低減する目的で反射防止膜
１７が形成されている。

【０００８】Ｉ型のキャパシタ素子には誘電体層５とし
て、約５００℃以下の低温プロセスで形成されるシリコ
ン窒化膜やシリコン酸化膜等が用いられる。Ｉ型のキャ
パシタ素子の誘電体層５は、例えば低温プラズマ化学気
相成長（低温プラズマＣＶＤ）により形成される。Ｉ型
のキャパシタ素子の場合、誘電体層５が低温で形成され
るため、Ａｌ系合金等の低融点金属からなる配線層を電
極の一部として用いることができる。したがって、寄生
素子の等価直列抵抗を低くすることが可能であり、特に
高周波特性の優れたキャパシタ素子が得られる。

【０００９】一方、ＩＩ型のキャパシタ素子には誘電体
層５として、約７００℃以上の高温プロセスで形成され
るシリコン窒化膜、シリコン酸化膜、シリコン酸化膜／
シリコン窒化膜の積層膜（ＯＮ膜）あるいはシリコン酸
化膜／シリコン窒化膜／シリコン酸化膜の積層膜（ＯＮ
Ｏ膜）等が用いられる。これらのシリコン酸化膜は例え
ば熱酸化あるいはＣＶＤにより形成され、シリコン窒化
膜は例えば低圧ＣＶＤにより形成される。ＩＩ型のキャ
パシタ素子の場合、誘電体層５が高温で形成されるた
め、Ａｌ系合金等の低融点金属が用いられる配線の形成
よりも、キャパシタ素子の形成が先に行われる。

【００１０】誘電体層５の成膜を約７００℃以上の高温
で行った場合、均質な膜質が得られ、膜厚を高精度に制
御することも可能となる。これにより、誘電体層５の薄
膜化が可能となる。したがって、ＩＩ型のキャパシタ素
子は半導体装置の高集積化に適し、また、容量を高精度
に制御することが可能であるという特徴を有する。上記
のような特徴からＩＩ型のキャパシタ素子は、リーク電
流の低減や耐圧の確保が特に要求されるアナログ回路等
に多く用いられる。

【００１１】また、ＩＩ型のキャパシタ素子の誘電体層
５は高温で形成されるため、高温の熱処理を行っても膜
質の劣化が起こりにくく、熱的に安定である。さらに、
ＩＩ型のキャパシタ素子の誘電体層５は、下部電極２２
を構成するシリコン単結晶（シリコン基板２１の不純物
拡散層）や、上部電極２３を構成するポリシリコン層あ
るいはシリサイド層等との相互反応を起こさないため、
キャパシタ素子において安定した特性が得られる。

【００１２】近年の半導体装置の高密度化および高集積
化に伴い、キャパシタ素子においても単位面積当たりの
高容量化が一段と求められている。このような高容量化
は、上記の高周波特性に優れたＩ型のキャパシタ素子
と、電気的特性が安定しており容量の制御を高精度に行
うことが可能であるＩＩ型のキャパシタ素子の両方にお
いて要求されている。

【００１３】一般に、キャパシタ素子の誘電体層を薄膜
化すると、電圧の耐圧低下、リーク電流の増加、および
膜質の均一性の低下等の問題が起こる。キャパシタ素子
を高容量化するには、このような問題の発生を防止しな
がら誘電体層を薄膜化する必要がある。したがって、誘
電体層を薄膜化すると膜質が低下しやすいＩ型のキャパ
シタ素子の場合には、高容量化および高集積化が特に難
しい。

【００１４】キャパシタ素子の高容量化および高集積化
が最も強く要求される分野においては、従来のシリコン
酸化膜やシリコン窒化膜等の誘電体材料に代わり、Ｔａ
₂ Ｏ ₅ を代表とする遷移金属酸化物が誘電体材料として
用いられている。ＣＶＤ法により形成されたシリコン窒
化膜の比誘電率が７．５前後であるのに対して、Ｔａ ₂
Ｏ₅ の比誘電率は２０以上である。したがって、誘電体
層の材料をシリコン窒化膜からＴａ₂ Ｏ₅ に変更した場
合、誘電体層の膜厚が同じであっても、容量を飛躍的に
増大させることができる。

【００１５】図３６に、遷移金属酸化物からなる高誘電
体材料を誘電体層に用いたＩ型のキャパシタ素子の断面
図を示す。図３６に示すように、絶縁層１上に下部電極
３１が形成されている。高誘電体材料を誘電体層に用い
る場合、誘電体層の成膜がＡｌまたはＡｌ系合金の融点
よりも高温で行われるため、下部電極としてＡｌ系合金
等からなる金属配線層を用いることができない。したが
って、Ａｌ系合金等からなる金属配線層とは別に、耐熱
性が高く、かつ反応性イオンエッチング等により容易に
加工できる金属からなる配線を、キャパシタ専用に形成
する。

【００１６】下部電極３１の上層に導電性反応防止層３
２を介して、高誘電体材料からなる誘電体層３３が形成
されている。導電性反応防止層３２としては例えばＡ
ｕ、Ａｇまたは白金族金属（Ｐｔ、Ｒｕ、Ｒｈ、Ｐｄ、
Ｏｓ、Ｉｒ）からなる層が用いられる。誘電体層３３は
例えば熱ＣＶＤ法により形成される。誘電体層３３の上
層には上部電極３４が形成されており、上部電極３４と
してはＡｌ系合金等からなる第１の金属配線層２が用い
られる。絶縁層１および導電性反応防止層３２は層間絶
縁膜７によって被覆されている。誘電体層３３および上
部電極３４は、層間絶縁膜７に形成された開口部に形成
されている。

【００１７】下部電極３１上には誘電体層３３および上
部電極３４と隔てて、上部電極３４と同一の金属配線層
２からなる下部電極取り出し３５が形成されている。誘
電体層３３と上部電極３４との層間、および下部電極３
１と下部電極取り出し３５との層間には、それぞれバリ
アメタル層３６が形成されている。上部電極３４および
下部電極取り出し３５の表面には、フォトリソグラフィ
工程における光反射を低減する目的で反射防止膜１７が
形成されている。

【００１８】一方、ＩＩ型のキャパシタ素子にも遷移金
属酸化物からなる高誘電体材料を用いることができる。
図３７に、高誘電体材料を誘電体層に用いたＩＩ型のキ
ャパシタ素子の断面図を示す。図３７に示すように、シ
リコン基板２１の表層に不純物拡散層からなる下部電極
２２が形成されている。その上層に、シリコン窒化膜等
の絶縁性反応防止層３７を介して、誘電体層３３が形成
されている。

【００１９】誘電体層３３上にはバリアメタル層３６を
介して、上部電極３４が形成されている。上部電極３４
としては、Ａｌ系合金等からなる第１の金属配線層２を
用いることができる。また、下部電極２２上には誘電体
層３３および上部電極３４と隔てて、上部電極３４と同
一の層からなる下部電極取り出し３５が形成されてい
る。上部電極３４および下部電極取り出し３５の表面に
は、フォトリソグラフィ工程における光反射を低減する
目的で反射防止膜１７が形成されている。

【００２０】Ｉ型のキャパシタ素子において、図３６に
示すように高誘電体材料からなる誘電体層３３を形成す
ることにより、図３４に示すキャパシタ素子に比較し
て、容量を飛躍的に増大させることができる。同様にＩ
Ｉ型のキャパシタ素子において、図３７に示すように高
誘電体材料からなる誘電体層３３を形成することによ
り、図３５に示すキャパシタ素子に比較して、容量を飛
躍的に増大させることができる。

【００２１】

【発明が解決しようとする課題】上記のＩ型のキャパシ
タ素子の場合、低温プロセスで形成されるシリコン窒化
膜等からなる誘電体層５を薄膜化すると、膜質の低下が
大きな問題となる。したがって、Ｉ型のキャパシタ素子
の高容量化および高集積化には、図３６に示すように高
誘電体材料からなる誘電体層３３を形成するのが最も有
効である。しかしながら、高誘電体材料を用いる場合に
も、誘電体層を薄膜化しようとすると、シリコン窒化膜
等の場合と同様に電気特性の低下、すなわちリーク電流
の増大や耐圧の低下が問題となる。

【００２２】図３８（ａ）は図３６に示すＩ型のキャパ
シタ素子の下部電極／誘電体層／（上部電極のバリアメ
タル）の界面を微視的に示した模式図である。図３８
（ａ）に示すように、下部電極３１表面に凹凸が存在す
るため、誘電体層３３は微視的には一様に成膜されな
い。これにより、誘電体層３３には局所的な電界集中が
起こり、誘電体層３３の膜質低下の要因となる。図３８
（ｂ）は図３８（ａ）の誘電体層３３をさらに薄膜化し
た場合を示す。誘電体層３３を薄膜化すると、下地の下
部電極３１表面の凹凸が誘電体層３３の膜質に与える影
響が大きくなる。

【００２３】特に、高誘電体材料を用いる場合には、下
部電極材料と高誘電体材料との反応を防止するために、
導電性反応防止層３２を形成する必要がある。導電性反
応防止層３２としては酸化されにくい、例えばＰｔ等の
高融点金属材料が用いられる。このような材料は一般に
柱状結晶化しやすく、導電性反応防止層３２の表面には
柱状結晶による凹凸が形成される。これにより、誘電体
層３３において局所的な電界集中が起こりやすくなり、
誘電体層３３の膜質が顕著に低下することがある。

【００２４】また、Ｉ型のキャパシタ素子において誘電
体層に高誘電体材料を用いる場合、誘電体層３３の成膜
温度がＡｌ系合金等からなる配線の耐熱温度を超えるた
め、Ａｌ系合金等からなる金属配線層の一部を下部電極
として利用することができない。したがって、例えばタ
ングステン等からなる高融点金属を用いて、配線とは別
にキャパシタ素子の下部電極３１を形成する必要があ
り、製造コストが上昇する要因となる。さらに、Ａｕや
Ａｇ、あるいはＰｔ等の白金族金属からなる導電性反応
防止層３２の加工が、金属配線層の加工に比較して困難
であるという問題もある。

【００２５】一方、ＩＩ型のキャパシタ素子の場合に
は、高容量化のため誘電体層に高誘電体材料を使用する
と、下部電極２２と誘電体層３３との間に絶縁性反応防
止層３７が必要となる。下部電極２２の材料であるシリ
コンと遷移金属酸化物とは相互拡散し、容易に反応す
る。この反応により例えばシリコン基板や、トランジス
タのポリシリコンゲート層、ベース層等のポリシリコン
層が酸化され、誘電体層３３の酸素は欠乏する。これに
より、誘電体層３３の特性が変化する。これを防止する
ため、反応防止層が必要となる。

【００２６】しかしながら、反応防止層として金属材料
を用いると、金属とシリコンが容易に反応するため、導
電性反応防止層を形成することはできない。したがっ
て、例えばシリコン窒化膜等の絶縁性反応防止層３７が
形成される。この絶縁性反応防止層３７は、誘電体層３
３の実効的な比誘電率を低下させる要因となる。

【００２７】図３９（ａ）に、高誘電体材料からなる誘
電体層３３を有するＩＩ型のキャパシタ素子の下部電極
／誘電体層／（上部電極のバリアメタル）の界面を微視
的に示す。図３９（ａ）に示すように、シリコン基板２
１に形成された下部電極２２上に絶縁性反応防止層３７
が形成され、その上層に誘電体層３３が形成されてい
る。誘電体層３３上にバリアメタル層３６を介して上部
電極３４が形成されている。上部電極３４上には反射防
止膜１７が形成されている。

【００２８】図３９（ｂ）に示すように、図３９（ａ）
に示すキャパシタ素子の誘電体層３３を薄膜化した場
合、絶縁性反応防止層３７の存在による比誘電率の低下
がより大きく影響するようになる。したがって、高誘電
体材料を用いる利点が損失し、半導体装置の高集積化の
妨げとなる。

【００２９】また、Ｉ型あるいはＩＩ型のキャパシタ素
子に高誘電体材料を用いる場合には、キャパシタ素子と
同一の基板上に混載されるトランジスタ等の素子を形成
する過程で高温処理を行うと、誘電体層の膜質が劣化す
る問題がある。しかしながら、高誘電体材料からなる誘
電体層の形成は、Ａｌ系合金等の低融点金属からなる配
線の形成工程後に行う必要があり、製造上の制約が大き
い。上記のような制約があるため、Ｉ型のＭＩＭキャパ
シタ素子とＩＩ型のＭＩＳキャパシタ素子の製造方法は
いずれも、煩雑化および複雑化している。したがって、
製造コストの低減も困難となっている。

【００３０】本発明は上記の問題点に鑑みてなされたも
のであり、したがって本発明は、高周波特性が高く、高
集積化および容量の高精度な制御が可能であるキャパシ
タ素子を有する半導体装置およびその製造方法を提供す
ることを目的とする。

【００３１】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、第１の下部電極層と、前記
第１の下部電極層上に形成され、前記第１の下部電極層
表面における光反射を低減する光学的特性を有する第２
の下部電極層と、前記第２の下部電極層上に形成された
誘電体層と、前記誘電体層上に形成された上部電極層と
を少なくとも有することを特徴とする。

【００３２】本発明の半導体装置は、好適には、前記第
１の下部電極層は金属材料からなることを特徴とする。
本発明の半導体装置は、好適には、前記第１の下部電極
層はイオン照射またはプラズマ処理による表面処理がな
された平滑な表面を有することを特徴とする。本発明の
半導体装置は、好適には、前記第１の下部電極層と同一
の層からなる金属配線層をさらに有することを特徴とす
る。本発明の半導体装置は、好適には、前記第１の下部
電極層はＡｌまたはＡｌ系合金からなることを特徴とす
る。

【００３３】本発明の半導体装置は、好適には、前記第
２の下部電極層はイオン照射またはプラズマ処理による
表面処理がなされた平滑な表面を有することを特徴とす
る。本発明の半導体装置は、好適には、前記第２の下部
電極層は表面にイオン照射またはプラズマ処理による反
応生成層を有することを特徴とする。本発明の半導体装
置は、好適には、前記第２の下部電極層はイオン照射ま
たはプラズマ処理によりアモルファス化された部分を表
面に有することを特徴とする。

【００３４】本発明の半導体装置は、好適には、前記第
２の下部電極層は、前記第１の下部電極層を構成する材
料の融点とほぼ同じか、それ以下の温度で形成される層
であることを特徴とする。本発明の半導体装置は、好適
には、前記誘電体層は、前記第１の下部電極層を構成す
る材料の融点とほぼ同じか、それ以下の温度で形成され
る層であることを特徴とする。

【００３５】これにより、キャパシタ素子の下部電極層
として専用に金属層を形成せずに、半導体装置において
通常使用されているＡｌ系合金等からなる金属配線層
を、下部電極層の一部（第１の下部電極層）として兼用
させることが可能となる。さらに、金属配線層のパター
ニングの際に用いられる反射防止膜を形成せずに、下部
電極層の一部（第２の下部電極層）を反射防止膜として
利用することから、反射防止膜の形成工程が不要とな
り、製造工程の簡略化および製造コストの低減が可能と
なる。

【００３６】また、本発明の半導体装置によれば、下部
電極層として金属層を利用するため、高い高周波特性が
得られる。さらに、誘電体層の下地となる第１の下部電
極層と第２の下部電極層の少なくとも一方に、表面を平
坦化するための処理が施される。したがって、誘電体層
の成膜温度を例えば７００℃以上の高温にせずに、誘電
体層の膜質を改善することが可能となる。これにより、
キャパシタ素子の高容量化が可能となり、容量の高精度
な制御も可能となる。

【００３７】上記の目的を達成するため、本発明の半導
体装置は、第１の下部電極層と、前記第１の下部電極層
上に形成された第２の下部電極層と、前記第２の下部電
極層上に形成され、前記第２の下部電極層との積層膜が
前記第１の下部電極層表面における光反射を低減する光
学的特性を有する誘電体層と、前記誘電体層上に形成さ
れた上部電極層とを少なくとも有することを特徴とす
る。

【００３８】本発明の半導体装置は、好適には、前記第
１の下部電極層は金属材料からなることを特徴とする。
本発明の半導体装置は、好適には、前記第１の下部電極
層はイオン照射またはプラズマ処理による表面処理がな
された平滑な表面を有することを特徴とする。本発明の
半導体装置は、好適には、前記第１の下部電極層と同一
の層からなる金属配線層をさらに有することを特徴とす
る。本発明の半導体装置は、好適には、前記第１の下部
電極層はＡｌまたはＡｌ系合金からなることを特徴とす
る。

【００３９】本発明の半導体装置は、好適には、前記第
２の下部電極層はイオン照射またはプラズマ処理による
表面処理がなされた平滑な表面を有することを特徴とす
る。本発明の半導体装置は、好適には、前記第２の下部
電極層は表面にイオン照射またはプラズマ処理による反
応生成層を有することを特徴とする。本発明の半導体装
置は、好適には、前記第２の下部電極層はイオン照射ま
たはプラズマ処理によりアモルファス化された部分を表
面に有することを特徴とする。

【００４０】本発明の半導体装置は、好適には、前記第
２の下部電極層は、前記第１の下部電極層を構成する材
料の融点とほぼ同じか、それ以下の温度で形成される層
であることを特徴とする。本発明の半導体装置は、好適
には、前記誘電体層は、前記第１の下部電極層を構成す
る材料の融点とほぼ同じか、それ以下の温度で形成され
る層であることを特徴とする。

【００４１】これにより、キャパシタ素子の下部電極層
として専用に金属層を形成せずに、半導体装置において
通常使用されているＡｌ系合金等からなる金属配線層
を、下部電極層の一部（第１の下部電極層）として兼用
させることが可能となる。さらに、金属配線層のパター
ニングの際に用いられる反射防止膜を形成せずに、下部
電極層の一部（第２の下部電極層）および誘電体層を反
射防止膜として利用することから、反射防止膜の形成工
程が不要となり、製造工程の簡略化および製造コストの
低減が可能となる。

【００４２】また、本発明の半導体装置によれば、下部
電極層として金属層を利用するため、高い高周波特性が
得られる。さらに、誘電体層の下地となる第１の下部電
極層と第２の下部電極層の少なくとも一方に、表面を平
坦化するための処理が施される。したがって、誘電体層
の成膜温度を例えば７００℃以上の高温にせずに、誘電
体層の膜質を改善することが可能となる。これにより、
キャパシタ素子の高容量化が可能となり、容量の高精度
な制御も可能となる。

【００４３】上記の目的を達成するため、本発明の半導
体装置の製造方法は、第１の導電性層を形成する工程
と、前記第１の導電性層上に、第１の導電性層表面にお
ける光反射を低減する光学的特性を有する第２の導電性
層を形成する工程と、前記第２の導電性層上の一部に誘
電体層を形成する工程と、前記誘電体層上に上部電極層
を形成する工程と、前記誘電体層および前記上部電極層
の上部を含む、前記第２の導電性層上の一部に、フォト
リソグラフィによりレジストを形成する工程と、前記レ
ジストをマスクとして前記第２の導電性層にエッチング
を行い、前記第２の導電性層からなる第２の下部電極層
を形成する工程と、前記第２の下部電極層をマスクとし
て前記第１の導電性層にエッチングを行い、前記第１の
導電性層からなる第１の下部電極層を形成する工程と、
前記レジストを除去する工程とを有することを特徴とす
る。

【００４４】本発明の半導体装置の製造方法は、好適に
は、前記第１の導電性層を形成後、イオン照射により前
記第１の導電性層の表面を平滑化する工程を有すること
を特徴とする。あるいは、本発明の半導体装置の製造方
法は、好適には、前記第１の導電性層を形成後、プラズ
マ処理により前記第１の導電性層の表面を平滑化する工
程を有することを特徴とする。

【００４５】本発明の半導体装置の製造方法は、好適に
は、前記第２の導電性層を形成後、イオン照射により前
記第２の導電性層の表面を平滑化する工程を有すること
を特徴とする。あるいは、本発明の半導体装置の製造方
法は、好適には、前記第２の導電性層を形成後、プラズ
マ処理により前記第２の導電性層の表面を平滑化する工
程を有することを特徴とする。

【００４６】本発明の半導体装置の製造方法は、好適に
は、前記第２の導電性層を形成後、イオン照射により前
記第２の導電性層の表面に反応生成層を形成する工程を
有することを特徴とする。あるいは、本発明の半導体装
置の製造方法は、好適には、前記第２の導電性層を形成
後、プラズマ処理により前記第２の導電性層の表面に反
応生成層を形成する工程を有することを特徴とする。

【００４７】本発明の半導体装置の製造方法は、好適に
は、前記第２の導電性層を形成後、イオン照射により前
記第２の導電性層の表面をアモルファス化する工程を有
することを特徴とする。あるいは、本発明の半導体装置
の製造方法は、好適には、前記第２の導電性層を形成
後、プラズマ処理により前記第２の導電性層の表面をア
モルファス化する工程を有することを特徴とする。

【００４８】本発明の半導体装置の製造方法は、好適に
は、前記第２の導電性層の形成は、前記第１の下部電極
層を構成する材料の融点とほぼ同じか、それ以下の温度
で行うことを特徴とする。本発明の半導体装置の製造方
法は、好適には、前記誘電体層の形成は、前記第１の下
部電極層を構成する材料の融点とほぼ同じか、それ以下
の温度で行うことを特徴とする。

【００４９】これにより、下部電極層としてＡｌ系合金
等からなる金属層を利用する高周波特性の高いキャパシ
タ素子を形成することが可能となる。また、本発明の半
導体装置の製造方法によれば、下部電極層の一部（第２
の下部電極層）を反射防止膜として利用して、下地の下
部電極層（第１の下部電極層）のパターニングを行う。
したがって、反射防止膜の形成工程が不要となり、製造
工程の簡略化および製造コストの低減が可能となる。

【００５０】また、本発明の半導体装置の製造方法によ
れば、誘電体層の下地となる第１の下部電極層と第２の
下部電極層の少なくとも一方に、表面を平坦化するため
の処理を施す。したがって、誘電体層の成膜温度を例え
ば７００℃以上の高温にせずに、誘電体層の膜質を改善
することが可能となる。これにより、高容量化され、か
つ容量が高精度に制御されたキャパシタ素子を形成する
ことが可能となる。

【００５１】さらに、上記の目的を達成するため、本発
明の半導体装置の製造方法は、第１の導電性層を形成す
る工程と、前記第１の導電性層上に第２の導電性層を形
成する工程と、前記第２の導電性層上に、前記第２の導
電性層との積層膜が前記第１の導電性層表面における光
反射を低減する光学的特性を有する誘電体層を形成する
工程と、前記誘電体層上の一部に上部電極層を形成する
工程と、前記上部電極層の上部を含む前記誘電体層上の
一部に、フォトリソグラフィによりレジストを形成する
工程と、前記レジストをマスクとして前記誘電体層にエ
ッチングを行う工程と、前記誘電体層をマスクとして前
記第２の導電性層にエッチングを行い、前記第２の導電
性層からなる第２の下部電極層を形成する工程と、前記
第２の下部電極層をマスクとして前記第１の導電性層に
エッチングを行い、前記第１の導電性層からなる第１の
下部電極層を形成する工程と、前記レジストを除去する
工程とを有することを特徴とする。

【００５２】本発明の半導体装置の製造方法は、好適に
は、前記第１の導電性層を形成後、イオン照射により前
記第１の導電性層の表面を平滑化する工程を有すること
を特徴とする。あるいは、本発明の半導体装置の製造方
法は、好適には、前記第１の導電性層を形成後、プラズ
マ処理により前記第１の導電性層の表面を平滑化する工
程を有することを特徴とする。

【００５３】本発明の半導体装置の製造方法は、好適に
は、前記第２の導電性層を形成後、イオン照射により前
記第２の導電性層の表面を平滑化する工程を有すること
を特徴とする。あるいは、本発明の半導体装置の製造方
法は、好適には、前記第２の導電性層を形成後、プラズ
マ処理により前記第２の導電性層の表面を平滑化する工
程を有することを特徴とする。

【００５４】本発明の半導体装置の製造方法は、好適に
は、前記第２の導電性層を形成後、イオン照射により前
記第２の導電性層の表面に反応生成層を形成する工程を
有することを特徴とする。本発明の半導体装置の製造方
法は、好適には、前記第２の導電性層を形成後、プラズ
マ処理により前記第２の導電性層の表面に反応生成層を
形成する工程を有することを特徴とする。

【００５５】本発明の半導体装置の製造方法は、好適に
は、前記第２の導電性層を形成後、イオン照射により前
記第２の導電性層の表面をアモルファス化する工程を有
することを特徴とする。あるいは、本発明の半導体装置
の製造方法は、好適には、前記第２の導電性層を形成
後、プラズマ処理により前記第２の導電性層の表面をア
モルファス化する工程を有することを特徴とする。

【００５６】本発明の半導体装置の製造方法は、好適に
は、前記第２の導電性層の形成は、前記第１の下部電極
層を構成する材料の融点とほぼ同じか、それ以下の温度
で行うことを特徴とする。本発明の半導体装置の製造方
法は、好適には、前記誘電体層の形成は、前記第１の下
部電極層を構成する材料の融点とほぼ同じか、それ以下
の温度で行うことを特徴とする。

【００５７】これにより、下部電極層としてＡｌ系合金
等からなる金属層を利用する高周波特性の高いキャパシ
タ素子を形成することが可能となる。また、本発明の半
導体装置の製造方法によれば、下部電極層の一部（第２
の下部電極層）および誘電体層を反射防止膜として利用
して、下地の下部電極層（第１の下部電極層）のパター
ニングを行う。したがって、反射防止膜の形成工程が不
要となり、製造工程の簡略化および製造コストの低減が
可能となる。

【００５８】また、本発明の半導体装置の製造方法によ
れば、誘電体層の下地となる第１の下部電極層と第２の
下部電極層の少なくとも一方に、表面を平坦化するため
の処理を施す。したがって、誘電体層の成膜温度を例え
ば７００℃以上の高温にせずに、誘電体層の膜質を改善
することが可能となる。これにより、高容量化され、か
つ容量が高精度に制御されたキャパシタ素子を形成する
ことが可能となる。

【００５９】

【発明の実施の形態】以下に、本発明の半導体装置およ
びその製造方法の実施の形態について、図面を参照して
説明する。 （実施形態１）図１（ａ）は本実施形態の半導体装置の
断面図である。図１（ａ）に示すように、絶縁層１上に
例えばＡｌ系合金等からなる第１の金属配線層２が形成
されている。絶縁層１と第１の金属配線層２との層間に
はバリアメタル層３が形成されている。

【００６０】第１の金属配線層２上に下部電極層４が形
成されている。下部電極層４は、第１の金属配線層２の
反射防止膜としても機能する。すなわち、第１の金属配
線層２を加工する際に用いられるエッチングマスクを形
成するためのフォトリソグラフィ工程において、下部電
極層４上にレジストを形成することにより、第１の金属
配線層２の表面における反射が低減され、パターン形成
を高精度に行うことが可能となる。

【００６１】下部電極層４の材料としては、耐熱性が高
い導電性材料が用いられる。したがって、例えば（ａ）
Ｔｉ、Ｗ、Ｍｏ、Ｔａ、Ｎｉ、Ｃｏ等の高融点金属材料
あるいはこれらの金属の酸化物、窒化物、酸化窒化物、
（ｂ）上記の高融点金属材料とシリコンとの化合物（シ
リサイド）、（ｃ）低抵抗で酸化されにくいＡｕ、Ａｇ
および白金族金属（Ｐｔ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉ
ｒ）を用いることができる。

【００６２】下部電極層４の表面はイオン照射あるいは
プラズマ照射による処理が施されている。これにより、
下部電極層４の表面が微視的に平坦化され、下部電極層
４上に形成される誘電体層５を均一に形成することが可
能となる。したがって、誘電体層５の膜質が改善され、
誘電体層５を薄膜化した場合にも膜質の低下が防止され
る。また、誘電体層５の薄膜化が可能となることから、
キャパシタ素子の高容量化および半導体装置の高集積化
が可能となる。

【００６３】誘電体層５は、約５５０℃以下の低温プロ
セスで形成される。誘電体層５の材料としては例えば
（ａ）Ｔａ等の遷移金属（３族〜１１族の金属）を含む
遷移金属酸化物、（ｂ）シリコン窒化膜、シリコン酸化
膜あるいはシリコン酸化窒化膜、（ｃ）チタン酸バリウ
ム化合物もしくはその置換型化合物、Ｔａ₂ Ｏ₅ 、鉛を
含みペロブスカイト構造を有するＰＺＴ（ＰｂＺｒ_x Ｔ
ｉ_1-x Ｏ₃ ）、ＰＴＯ（ＰｂＴｉＯ₃ ）、ＢＩＴ（Ｂｉ
₄ Ｔｉ₃ Ｏ₁₂）やＳＢＴ（ＳｒＢｉ₂ Ｔａ₂ Ｏ₉）等の
ビスマス層状化合物等が挙げられる。

【００６４】誘電体層５の上層には、上部電極層６が形
成されている。上部電極層６の材料としては例えば
（ａ）Ｔｉ、Ｗ、Ｍｏ、Ｔａ、Ｎｉ、Ｃｏ等の高融点金
属材料あるいはこれらの金属の酸化物、窒化物、酸化窒
化物、（ｂ）上記の高融点金属材料とシリコンとの化合
物（シリサイド）を用いることができる。

【００６５】下部電極層４、誘電体層５および上部電極
層６の上層に、例えばシリコン酸化膜からなる層間絶縁
膜７が形成されている。上部電極層６上の層間絶縁膜７
に開口部が形成され、開口部にバリアメタル層８を介し
て第２の金属配線層９が形成されている。また、層間絶
縁膜７には誘電体層５および上部電極層６と隔てて、第
２の金属配線層と同一の層からなる下部電極取り出し１
０が形成されている。第２の金属配線層９および下部電
極取り出し１０の表面には、フォトリソグラフィ工程に
おいて反射を低減するための反射防止膜１１が形成され
ている。

【００６６】上記の本実施形態の半導体装置によれば、
下部電極層４が第１の金属配線層２の反射防止膜として
も機能するため、第１の金属配線層２上に反射防止膜を
形成する必要がなく、製造工程を簡略化することが可能
となる。また、上記の本実施形態の半導体装置によれ
ば、下部電極層４の表面にイオン照射またはプラズマ照
射の処理を施して表面を平坦化することにより、誘電体
層５の膜質が改善される。したがって、誘電体層５を薄
膜化した場合にも膜質の低下が防止され、半導体装置の
高集積化が可能となる。上記の本実施形態の半導体装置
によれば、下部電極層４の端部、誘電体層５の端部およ
び上部電極層６の端部がずれているため、端部における
電気的短絡が防止される。

【００６７】（実施形態２）図２は本実施形態の半導体
装置の断面図である。図２に示すように本実施形態の半
導体装置は、図１に示す実施形態１の半導体装置と同様
に、絶縁層１０１上にバリアメタル層３を介して第１の
金属配線層２が形成され、その上層に下部電極層４、誘
電体層５および上部電極層６が積層された構造を有す
る。下部電極層４は第１の金属配線層２と同一のパター
ンを有し、第１の金属配線層を加工するためのフォトリ
ソグラフィ工程において、第１の金属配線層２表面の反
射を低減する反射防止膜としても機能する。誘電体層５
と上部電極層６は同一のパターンを有する。

【００６８】それらの上層に例えばシリコン酸化膜から
なる層間絶縁膜７が形成されている。層間絶縁膜に形成
された開口部にバリアメタル層８を介して第２の金属配
線層９が形成されている。また、誘電体層５および上部
電極層６と隔てて下部電極取り出し１０が形成されてい
る。第２の金属配線層９および下部電極取り出し１０の
表面にはそれぞれ反射防止膜１１が形成されている。

【００６９】上記の本実施形態の半導体装置によれば、
実施形態１の半導体装置と同様に、下部電極層４が第１
の金属配線層２の反射防止膜としても機能するため、第
１の金属配線層２上に反射防止膜を形成する必要がな
く、製造工程を簡略化することが可能となる。

【００７０】また、本実施形態の半導体装置によれば、
上部電極層６と誘電体層５とが同一のパターンで形成さ
れる。したがって、１枚のマスクで上部電極層６と誘電
体層５の両方の加工が可能であり、フォトリソグラフィ
工程の製造コストを低減することが可能である。

【００７１】（実施形態３）図３（ａ）は本実施形態の
半導体装置の断面図である。図３に示すように本実施形
態の半導体装置は、図１に示す実施形態１の半導体装置
と同様に、絶縁層１上にバリアメタル層３を介して第１
の金属配線層２が形成され、その上層に下部電極層４、
誘電体層５および上部電極層６が積層された構造を有す
る。本実施形態の半導体装置によれば、第１の金属配線
層２、下部電極層４および誘電体層５が同一のパターン
で形成される。下部電極層４および誘電体層５の２層
は、第１の金属配線層を加工するためのフォトリソグラ
フィ工程において、第１の金属配線層２表面の反射を低
減する反射防止膜としても機能する。

【００７２】それらの上層に例えばシリコン酸化膜から
なる層間絶縁膜７が形成されている。層間絶縁膜に形成
された開口部にバリアメタル層８を介して第２の金属配
線層９が形成されている。また、誘電体層５および上部
電極層６と隔てて下部電極取り出し１０が形成されてい
る。第２の金属配線層９および下部電極取り出し１０の
表面にはそれぞれ反射防止膜１１が形成されている。

【００７３】上記の本実施形態の半導体装置によれば、
下部電極層４および誘電体層５が第１の金属配線層２の
反射防止膜としても機能するため、第１の金属配線層２
上に反射防止膜を形成する必要がなく、製造工程を簡略
化することが可能となる。また、本実施形態の半導体装
置によれば、誘電体層５、下部電極層４および第１の金
属配線層２が同一のパターンで形成される。したがっ
て、１枚のマスクで誘電体層５、下部電極層４および第
１の金属配線層２の加工が可能であり、フォトリソグラ
フィ工程の製造コストを低減することができる。また、
これらの層を加工するためのエッチングを連続的に行う
ことも可能である。

【００７４】図３（ｂ）は図３（ａ）に示す本実施形態
の半導体装置において、下部電極層４の表面に反応生成
層４ａが形成されている場合の断面図を示す。反応生成
層４ａはイオン照射あるいはプラズマ照射により、下部
電極材料とイオンあるいはプラズマが反応して形成され
る層である。反応生成層４ａが導電性の場合、反応生成
層４ａは下部電極の一部として機能する。反応生成層４
ａが絶縁性の場合、反応生成層４ａは誘電体層５の一部
として機能する。

【００７５】（実施形態４）図４は本実施形態の半導体
装置の断面図である。本実施形態の半導体装置は、下部
電極層が２層からなる構造を有する。図４に示すよう
に、絶縁層１上にバリアメタル層３を介して第１の金属
配線層２が形成され、その上層に第１の金属配線層２と
同一のパターンを有する下部電極層４Ａが形成されてい
る。下部電極層４Ａは、第１の金属配線層を加工するた
めのフォトリソグラフィ工程において、第１の金属配線
層２表面の反射を低減する反射防止膜としても機能す
る。下部電極層４Ａの上層に下部電極層４Ｂ、誘電体層
５および上部電極層６が積層されている。下部電極層４
Ｂは誘電体層５と同一のパターンを有する。

【００７６】それらの上層に例えばシリコン酸化膜から
なる層間絶縁膜７が形成されている。層間絶縁膜に形成
された開口部にバリアメタル層８を介して第２の金属配
線層９が形成されている。また、下部電極層４Ｂ、誘電
体層５および上部電極層６と隔てて下部電極取り出し１
０が形成されている。第２の金属配線層９および下部電
極取り出し１０の表面にはそれぞれ反射防止膜１１が形
成されている。

【００７７】本実施形態の半導体装置によれば、下部電
極層４Ａが第１の金属配線層２の反射防止膜としても機
能するため、第１の金属配線層２上に反射防止膜を形成
する必要がなく、製造工程を簡略化することが可能とな
る。また、上記の本実施形態の半導体装置によれば、誘
電体層５と接触する下部電極層４Ｂが形成され、下部電
極層４Ａと下部電極層４Ｂに異なる材料を用いることも
可能である。したがって、下部電極層４Ｂの材料を適当
に選択し、下部電極層４Ｂを低抵抗化することが可能で
ある。さらに、上記の本実施形態の半導体装置によれ
ば、下部電極層４Ｂの端部と上部電極層６の端部がずれ
ているため、端部における電気的短絡が防止される。

【００７８】（実施形態５）図５は本実施形態の半導体
装置の断面図である。本実施形態の半導体装置は実施形
態４の半導体装置と同様に、下部電極層が２層からなる
構造を有する。図５に示すように、絶縁層１上にバリア
メタル層３を介して第１の金属配線層２が形成され、そ
の上層に第１の金属配線層２と同一のパターンを有する
下部電極層４Ａが形成されている。下部電極層４Ａは、
第１の金属配線層を加工するためのフォトリソグラフィ
工程において、第１の金属配線層２表面の反射を低減す
る反射防止膜としても機能する。下部電極層４Ａの上層
に下部電極層４Ｂ、誘電体層５および上部電極層６が積
層されている。下部電極層４Ｂ、誘電体層５および上部
電極層６は同一のパターンを有する。

【００７９】それらの上層に例えばシリコン酸化膜から
なる層間絶縁膜７が形成されている。層間絶縁膜７に形
成された開口部にバリアメタル層８を介して第２の金属
配線層９が形成されている。また、下部電極層４Ｂ、誘
電体層５および上部電極層６と隔てて下部電極取り出し
１０が形成されている。第２の金属配線層９および下部
電極取り出し１０の表面にはそれぞれ反射防止膜１１が
形成されている。

【００８０】本実施形態の半導体装置によれば、下部電
極層４Ａが第１の金属配線層２の反射防止膜としても機
能するため、第１の金属配線層２上に反射防止膜を形成
する必要がなく、製造工程を簡略化することが可能とな
る。また、上記の本実施形態の半導体装置によれば、誘
電体層５と接触する下部電極層４Ｂが形成され、下部電
極層４Ａと下部電極層４Ｂに異なる材料を用いることも
可能である。したがって、下部電極層４Ｂの材料を適当
に選択し、下部電極層４Ｂを低抵抗化することが可能で
ある。

【００８１】さらに、本実施形態の半導体装置によれ
ば、上部電極層６、誘電体層５および下部電極層４Ｂが
同一のパターンで形成される。したがって、１枚のマス
クで上部電極層６、誘電体層５および下部電極層４Ｂの
加工が可能であり、フォトリソグラフィ工程の製造コス
トを低減することが可能である。

【００８２】（実施形態６）図６は本実施形態の半導体
装置の断面図である。本実施形態の半導体装置は、上部
電極層が２層からなる構造を有する。図６に示すよう
に、絶縁層１０１上にバリアメタル層３を介して第１の
金属配線層２が形成され、その上層に第１の金属配線層
２と同一のパターンを有する下部電極層４が形成されて
いる。下部電極層４は、第１の金属配線層を加工するた
めのフォトリソグラフィ工程において、第１の金属配線
層２表面の反射を低減する反射防止膜としても機能す
る。下部電極層４の上層に誘電体層５および上部電極層
６Ａ、６Ｂが積層されている。上部電極層６Ａ、６Ｂは
同一のパターンを有し、上部電極層６Ａ、６Ｂの側面に
は絶縁性サイドウォール１２が設けられている。

【００８３】それらの上層に例えばシリコン酸化膜から
なる層間絶縁膜７が形成されている。層間絶縁膜に形成
された開口部にバリアメタル層８を介して第２の金属配
線層９が形成されている。また、誘電体層５および上部
電極層６Ａ、６Ｂと隔てて下部電極取り出し１０が形成
されている。第２の金属配線層９および下部電極取り出
し１０の表面にはそれぞれ反射防止膜１１が形成されて
いる。

【００８４】本実施形態の半導体装置によれば、下部電
極層４が第１の金属配線層２の反射防止膜としても機能
するため、第１の金属配線層２上に反射防止膜を形成す
る必要がなく、製造工程を簡略化することが可能とな
る。また、上記の本実施形態の半導体装置によれば、上
部電極層６Ａと上部電極層６Ｂに異なる材料を用いるこ
とも可能である。したがって、誘電体層５と接触する上
部電極層６Ａの材料を適当に選択し、上部電極層６Ａを
低抵抗化することが可能である。

【００８５】さらに、上記の本実施形態の半導体装置に
よれば、下部電極層４の端部と上部電極層６Ａ、６Ｂの
端部がずれており、さらに、上部電極層６Ａ、６Ｂに絶
縁性サイドウォール１２が設けられていることから、電
極端部における電気的短絡が防止される。

【００８６】（実施形態７）次に、上記の実施形態３の
半導体装置の製造方法について、図７〜図１１を参照し
て説明する。後述するように、本実施形態の半導体装置
の製造方法に適宜工程を追加することにより、上記の実
施形態１、２、４〜６の半導体装置を形成することがで
きる。

【００８７】実施形態３の半導体装置を形成するには、
まず、図７（ａ）に示すように、絶縁層１上にバリアメ
タル層３を形成し、その上層にＡｌ系合金等からなる第
１の金属配線層２を形成する。バリアメタル層３および
第１の金属配線層２は例えばスパッタリングにより形成
することができる。次に、図７（ｂ）に示すように、第
１の金属配線層２の表面にイオン照射またはプラズマ処
理を行う。

【００８８】次に、図７（ｃ）に示すように、プラズマ
処理された第１の金属配線層２上に下部電極層４を形成
する。下部電極層４は例えば５５０℃以下の低温プロセ
スにより形成し、Ａｌ系合金等からなる第１の金属配線
層２の溶融を防止する。次に、図７（ｄ）に示すよう
に、下部電極層４の表面に例えばプラズマ処理を行う。
これにより、図８（ｅ）に示すように反応生成層４ａが
形成される。

【００８９】図７（ｄ）に示すイオン照射またはプラズ
マ処理は、下記の（１）〜（３）の３つの要件のうち少
なくとも一つを満たすものとする。 （１）プラズマ放電により発生するイオン、ラジカルあ
るいは励起分子が下部電極層４の表面に入射して、下部
電極層４の結晶粒や粒界に起因する表面の凹凸を物理的
に平滑化する。結晶構造の変化は伴わない。

【００９０】（２）プラズマ放電により発生するイオ
ン、ラジカルあるいは励起分子が下部電極層４の表面に
入射して、下部電極層４を構成する材料と反応し、新た
な反応生成層を形成する。反応生成層は導電性、絶縁性
のいずれでもよく、反応生成層が導電性の場合には反応
生成層が下部電極の一部となり、反応生成層が絶縁性の
場合には反応生成層が誘電体層の一部となる。 （３）プラズマ放電により発生するイオンが下部電極層
４の表面に入射して、下部電極層４の少なくとも一部の
結晶構造をアモルファス化（非晶質化）し、これによ
り、下部電極層４の表面を平滑化あるいは均質化する。

【００９１】次に、図８（ｆ）に示すように、反応生成
層４ａ上に誘電体層５を形成する。誘電体層５は下部電
極層４と同様に、例えば５５０℃以下の低温プロセスに
より形成する。次に、図８（ｇ）に示すように、誘電体
層５上に上部電極層６を形成する。上部電極層６は下部
電極層４および誘電体層５と同様に、例えば５５０℃以
下の低温プロセスにより形成する。

【００９２】次に、図９（ｈ）に示すように、上部電極
層のパターンを有するフォトレジスト１３を、フォトリ
ソグラフィ工程により形成する。続いて、図９（ｉ）に
示すように、フォトレジスト１３をマスクとして上部電
極層６にエッチングを行い、上部電極層６をパターニン
グしてからフォトレジスト１３を除去する。

【００９３】次に、図９（ｊ）に示すように、第１の金
属配線層２のパターンを有するフォトレジスト１４を形
成する。フォトレジスト１４を形成するためのフォトリ
ソグラフィ工程において、第１の金属配線層２上の誘電
体層５、反応生成層４ａおよび下部電極層４が、第１の
金属配線層２表面の反射を低減する反射防止膜として機
能する。これにより、高精度のパターン形成が可能とな
り、キャパシタ素子を微細化することも可能となる。

【００９４】次に、図１０（ｋ）に示すように、フォト
レジスト１４をマスクとして誘電体層５、反応生成層４
ａ、下部電極層４および第１の金属配線層２に順次エッ
チングを行う。その後、フォトレジスト１４を除去す
る。続いて、図１０（ｌ）に示すように、例えばＣＶＤ
によりシリコン酸化膜からなる層間絶縁膜７を全面に形
成する。さらに、上部電極層６の上部および下部電極取
り出し形成領域に開口を有するフォトレジスト１５を形
成する。

【００９５】次に、図１０（ｍ）に示すように、フォト
レジスト１５をマスクとして層間絶縁膜７にエッチング
を行い、上部電極層６の上部および下部電極取り出し形
成領域に開口部を形成する。その後、フォトレジスト１
５を除去する。次に、図１１（ｎ）に示すように、例え
ばスパッタリングにより全面にバリアメタル層８を形成
する。さらに、例えばスパッタリングによりＡｌ系合金
等からなる金属層９ａを形成する。その上層に、反射防
止膜１１を形成する。

【００９６】次に、図１１（ｏ）に示すように、金属層
９ａの上層に第２の金属配線層９および下部電極取り出
し１０のパターンを有するフォトレジスト１６を形成す
る。フォトレジスト１６を形成するためのフォトリソグ
ラフィ工程において、金属層９ａ表面における反射が反
射防止膜１１によって低減されるため、高精度にパター
ンの形成が行われる。

【００９７】続いて、フォトレジスト１６をマスクとし
て反射防止膜１１、金属層９ａおよびバリアメタル層８
にエッチングを行う。これにより、第２の金属配線層９
および下部電極取り出し１０が形成される。その後、フ
ォトレジスト１６を除去する。以上の工程により、図３
（ｂ）に示す実施形態３の半導体装置が得られる。

【００９８】上記の本実施形態の半導体装置の製造方法
において、図９（ｉ）に示す上部電極層６のパターニン
グ工程の後、図１２（ａ）および（ｂ）に示すように、
フォトレジスト１７をマスクとして誘電体層５をパター
ニングする工程を追加することにより、上記の実施形態
１の半導体装置を製造することができる。

【００９９】図１に示す実施形態１の半導体装置は、下
部電極層４の表面に反応生成層４ａが形成されていない
場合に対応する。反応生成層４ａを有する場合には、図
１２（ａ）に示すように、反応生成層４ａと下部電極層
４とを同一パターンで形成しても、あるいは、図１２
（ｂ）に示すように、誘電体層５と反応生成層４ａとを
同一パターンで形成しても、いずれでもよい。

【０１００】また、本実施形態の半導体装置の製造方法
において、図９（ｉ）に示す上部電極層６のパターニン
グ工程の後、図１３（ａ）または（ｂ）に示すように、
上部電極層６と同一のパターンで誘電体層５をパターニ
ングする工程を追加することにより、上記の実施形態２
の半導体装置を製造することができる。

【０１０１】図２に示す実施形態２の半導体装置は、下
部電極層４の表面に反応生成層４ａが形成されていない
場合に対応する。反応生成層４ａを有する場合には、図
１３（ａ）に示すように、反応生成層４ａと下部電極層
４とを同一パターンで形成しても、あるいは、図１３
（ｂ）に示すように、誘電体層５と反応生成層４ａとを
同一パターンで形成しても、いずれでもよい。

【０１０２】本実施形態の半導体装置の製造方法におい
て、２層の下部電極層を形成し、さらに実施形態１の半
導体装置を製造する場合と同様に、誘電体層５のパター
ニング工程を追加することにより、上記の実施形態４の
半導体装置を製造することができる。本実施形態の半導
体装置の製造方法において、２層の下部電極層を形成
し、さらに実施形態２の半導体装置を製造する場合と同
様に、上部電極層６と同一のパターンで誘電体層５をパ
ターニングする工程を追加することにより、上記の実施
形態５の半導体装置を製造することができる。本実施形
態の半導体装置の製造方法において、２層の上部電極層
を形成し、さらに上部電極層の側面に絶縁性サイドウォ
ールを形成する工程を追加することにより、上記の実施
形態６の半導体装置を製造することができる。

【０１０３】（実施形態８）以下に、本実施形態の半導
体装置の製造方法における、イオン照射またはプラズマ
処理による下部電極層の表面処理について、微視的な模
式図を用いて説明する。比較例１としてイオン照射また
はプラズマ処理を行わない場合（従来例）を図１４に示
す。まず、図１４（ａ）に示すように、絶縁層１の表面
に例えばスパッタリングにより、バリアメタル層３を形
成する。バリアメタル層３の材料としては例えばＴｉあ
るいはその酸化物や酸化窒化物が用いられる。

【０１０４】次に、図１４（ｂ）に示すように、例えば
スパッタリングあるいはＣＶＤにより下部電極となる金
属配線層２が形成される。金属配線層２の材料としては
例えばＡｌ系合金等が用いられる。続いて、図１４
（ｃ）に示すように、金配線層２上に誘電体層５が形成
される。微視的には、金属配線層２の表面には結晶粒
（粒界）に起因する凹凸が存在する。したがって、金属
配線層２上に形成される誘電体層５の表面も平坦とはな
らない。

【０１０５】その後、図１４（ｄ）に示すように、表面
に凹凸を有する誘電体層５上に、例えばスパッタリング
により上部電極層のバリアメタル層８が形成される。誘
電体層５表面の凹凸に応じて、バリアメタル層８の表面
にも凹凸が形成されるため、局所的な電界集中が起こり
やすい状態となっている。

【０１０６】次に、比較例２として金属配線層２からな
る下部電極２Ａの表面にイオン照射またはプラズマ処理
を行う場合を図１５および図１６に示す。比較例２にお
いては、反射防止膜としても機能する下部電極層（実施
形態１の下部電極層４に対応する。）は形成されず、金
属配線層２が下部電極として用いられる。比較例２の場
合、まず、図１５（ａ）に示すように、絶縁層１の表面
に例えばスパッタリングにより、バリアメタル層３を形
成する。次に、図１５（ｂ）に示すように、例えばスパ
ッタリングあるいはＣＶＤにより下部電極となる金属配
線層２が形成される。金属配線層２の材料としては例え
ばＡｌ系合金等が用いられる。微視的には、金属配線層
２の表面には結晶粒（粒界）に起因する凹凸が存在す
る。

【０１０７】次に、図１５（ｃ）に示すように、イオン
照射またはプラズマ処理により金属配線層２の表面を平
滑化する。イオン照射には、例えばＨｅ、Ｎｅ、Ａｒ、
Ｋｒ、Ｘｅ等を用いることができる。プラズマ処理は例
えば、Ｎ₂ 雰囲気、Ｏ₂ 雰囲気あるいは窒素原子や酸素
原子を含有する気体化合物の雰囲気中でプラズマ放電を
行い、発生したイオンまたはラジカル等の反応性粒子を
金属配線層２の表面に照射する。これにより、結晶粒
（粒界）に起因する金属配線層２表面の凹凸が緩和され
る。また、イオン照射またはプラズマ処理により金属配
線層２の表面に反応生成層２ａを形成してもよい。

【０１０８】次に、図１５（ｄ）に示すように、金属配
線層２上、または反応生成層２ａが形成されている場合
には反応生成層２ａ上に誘電体層５を形成する。比較例
２の場合、Ａｌ系合金等からなる金属配線層２が下部電
極として用いられており、金属配線層２と誘電体層５と
が接している。したがって、半導体装置の製造過程で熱
処理等を行った場合、図１６（ｅ）に示すように、金属
配線層２と誘電体層５とが界面反応を起こし、反応生成
層２ｂが形成されることがある。

【０１０９】その後、図１６（ｆ）に示すように、誘電
体層５上に上部電極層６を形成すると、上部電極層６の
表面には誘電体層５表面の凹凸に応じて凹凸が形成され
る。以上のように、比較例２の場合にも誘電体層５表面
の凹凸が十分に緩和されず、局所的な電界集中が起こり
やすい。これにより、誘電体層５の膜質が低下してリー
ク電流が増大するという問題が起こる。

【０１１０】次に、反射防止膜の機能を有する下部電極
層を形成し、かつ下部電極層の表面にイオン照射または
プラズマ処理を行う本実施形態の場合について、図１７
および図１８に示す。まず、図１７（ａ）に示すよう
に、絶縁層１の表面に例えばスパッタリングにより、バ
リアメタル層３を形成する。次に、図１７（ｂ）に示す
ように、例えばスパッタリングあるいはＣＶＤにより金
属配線層２を形成する。金属配線層２の材料としては例
えばＡｌ系合金等が用いられる。微視的には、金属配線
層２の表面には結晶粒（粒界）に起因する凹凸が存在す
る。

【０１１１】図１７（ｃ）に示すように、金属配線層２
上に下部電極層４を形成する。下部電極層４の材料とし
ては、酸化されにくく、誘電体層５の材料と金属配線層
２との反応を防止する導電性材料を用いる。また、下部
電極層４は金属配線層２表面における反射を低減する反
射防止膜としても機能する。

【０１１２】次に、図１８（ｄ）に示すように、下部電
極層４の表面にイオン照射またはプラズマ処理を行って
表面を平滑化する。イオン照射には、例えばＨｅ、Ｎ
ｅ、Ａｒ、Ｋｒ、Ｘｅ等を用いることができる。プラズ
マ処理は例えば、Ｎ₂ 雰囲気、Ｏ₂ 雰囲気あるいは窒素
原子や酸素原子を含有する気体化合物の雰囲気中でプラ
ズマ放電を行い、発生したイオンまたはラジカル等の反
応性粒子を下部電極層４の表面に照射する。これによ
り、金属配線層２の結晶粒（粒界）に起因する下部配線
層４表面の凹凸が緩和される。また、イオン照射または
プラズマ処理により下部配線層４の表面に反応生成層４
ａを形成してもよい。

【０１１３】次に、図１８（ｅ）に示すように、下部電
極層４上、または反応生成層４ａが形成されている場合
には反応生成層４ａ上に誘電体層５を形成する。下部電
極層４の表面が平坦化されているため、誘電体層５表面
の凹凸は比較例１あるいは比較例２よりも緩和される。
しかしながら、金属配線層の結晶粒（粒界）および下部
電極層４の結晶粒（粒界）の影響が大きい場合には、こ
れらの結晶粒（粒界）を反映した凹凸が誘電体層５の表
面に形成される。

【０１１４】その後、図１８（ｆ）に示すように、誘電
体層５上に上部電極層のバリアメタル層８を形成する。
以上のように、金属配線層２と誘電体層５の層間に下部
電極層４を形成し、下部電極層４の表面を平滑化するこ
とにより、比較例１あるいは比較例２よりも誘電体層５
および上部電極層６の表面状態が改善される。したがっ
て、局所的な電界集中が防止され、リーク電流の増大や
耐圧の低下が防止される。

【０１１５】（実施形態９）図１９および図２０に、金
属配線層２の表面にイオン照射またはプラズマ処理を行
い、さらに金属配線層２上に下部電極層４を形成する場
合の微視的な模式図を示す。まず、図１９（ａ）に示す
ように、絶縁層１上にバリアメタル層３を形成する。続
いて、図１９（ｂ）に示すように、バリアメタル層３上
に金属配線層２を形成する。

【０１１６】次に、図１９（ｃ）に示すように、イオン
照射またはプラズマ処理により金属配線層２の表面を平
滑化する。イオン照射には、例えばＨｅ、Ｎｅ、Ａｒ、
Ｋｒ、Ｘｅ等を用いることができる。プラズマ処理は例
えば、Ｎ₂ 雰囲気、Ｏ₂ 雰囲気あるいは窒素原子や酸素
原子を含有する気体化合物の雰囲気中でプラズマ放電を
行い、発生したイオンまたはラジカル等の反応性粒子を
金属配線層２の表面に照射する。これにより、結晶粒
（粒界）に起因する金属配線層２表面の凹凸が緩和され
る。また、イオン照射またはプラズマ処理により金属配
線層２の表面に反応生成層２ａを形成してもよい。

【０１１７】次に、図２０（ｄ）に示すように、金属配
線層２または反応生成層２ａ上に下部電極層４を形成す
る。下部電極層４の材料としては、酸化されにくく、誘
電体層５の材料と金属配線層１０２との反応を防止する
導電性材料を用いる。また、下部電極層４は金属配線層
２表面における反射を低減する反射防止膜としても機能
する。

【０１１８】次に、図２０（ｅ）に示すように、下部電
極層４上に誘電体層５を形成する。金属配線層の結晶粒
（粒界）および下部電極層４の結晶粒（粒界）の影響が
大きい場合には、これらの結晶粒（粒界）を反映した凹
凸が誘電体層５の表面に形成される。その後、誘電体層
５上にバリアメタル層８を介して上部電極層（不図示）
を形成すると、上部電極層の表面には誘電体層５表面の
凹凸に応じて凹凸が形成される。

【０１１９】（実施形態１０）図１９および図２１に、
金属配線層２の表面にイオン照射またはプラズマ処理を
行ってから、金属配線層２上に下部電極層４を形成し、
さらに下部電極層４の表面にイオン照射またはプラズマ
処理を行う場合の微視的な模式図を示す。まず、図１９
（ａ）〜（ｃ）に示すように実施形態９と同様に、絶縁
層１上にバリアメタル層３および金属配線層２を形成
し、金属配線層２の表面にイオン照射またはプラズマ処
理を行う。ここで、金属配線層２の表面に反応生成層を
形成してもよい。

【０１２０】次に、図２１（ｄ）に示すように、金属配
線層２または反応生成層２ａ上に下部電極層４を形成す
る。下部電極層４は金属配線層２表面における反射を低
減する反射防止膜としても機能する。次に、図２１
（ｅ）に示すように実施形態８と同様に、下部電極層４
の表面にイオン照射またはプラズマ処理を行い、表面を
平滑化する。ここで、下部電極層４の表面に反応生成層
４ａを形成してもよい。

【０１２１】次に、図２１（ｆ）に示すように、下部電
極層４上、または反応生成層４ａが形成されている場合
には反応生成層４ａ上に誘電体層５を形成する。本実施
形態の場合、金属配線層２および下部電極層４の両方に
平滑化処理が行われるため、誘電体層５の表面は十分に
平坦化される。その後、図２１（ｇ）に示すように、誘
電体層５上に上部電極層のバリアメタル層８を形成する
と、表面は平坦となり、局所的な電界集中による膜質の
低下等を防止することができる。

【０１２２】（実施形態１１）次に、実施形態７に示し
た（１）〜（３）のイオン照射またはプラズマ処理につ
いて、微視的な模式図を参照して説明する。図２２
（ａ）は金属配線層２上に下部電極層４が形成された状
態を表す。図２２（ｂ）は実施形態７の（１）に対応
し、結晶構造の変化を伴わない表面の平滑化を表す。図
２２（ｃ）は実施形態７の（２）に対応し、反応生成層
４ａが形成される場合を表す。図２２（ｄ）は実施形態
７の（３）に対応し、表面がアモルファス化される場合
を表す。

【０１２３】（１）および（２）の処理を行う場合に
は、図２３（ａ）に示す下部電極層４の表面に、図２３
（ｂ）に示すように平滑化処理を行ってから、図２３
（ｃ）に示すように反応生成層４ａを形成する。

【０１２４】（１）および（３）の処理を行う場合に
は、図２４（ａ）に示す下部電極層４の表面に、図２４
（ｂ）に示すように平滑化処理を行ってから、図２４
（ｃ）に示すように表面をアモルファス化する。アモル
ファスは下部電極層４上に形成された新たな反応生成層
であっても、下部電極層４の一部であってもいずれでも
よい。

【０１２５】（１）〜（３）の処理を順に行う場合に
は、図２５（ａ）に示す下部電極層４の表面に、まず、
図２５（ｂ）に示すように平滑化処理を行ってから、図
２５（ｃ）に示すように、反応生成層４ａを形成する。
その後、図２５（ｄ）に示すように、表面をアモルファ
ス化する。

【０１２６】（１）、（３）、（２）の順に処理を行う
場合には、図２６（ａ）に示す下部電極層４の表面に、
まず、図２６（ｂ）に示すように平滑化処理を行ってか
ら、図２６（ｃ）に示すように、表面をアモルファス化
する。その後、図２６（ｄ）に示すように、表面に反応
生成層４ａを形成する。

【０１２７】（２）および（３）の処理を行う場合に
は、図２７（ａ）に示す下部電極層４の表面に、図２７
（ｂ）に示すように反応生成層４ａを形成してから、図
２７（ｃ）に示すように、表面をアモルファス化する。
逆に（３）、（２）の順に処理を行うことも可能であ
り、その場合にはまず、図２８（ａ）に示す下部電極層
４の表面に、図２８（ｂ）に示すようにアモルファス化
処理を行う。その後、図２８（ｃ）に示すように、反応
生成層４ａを形成する。

【０１２８】（２）、（１）、（３）の処理を順に行う
場合には、図２９（ａ）に示す下部電極層４の表面に、
まず、図２９（ｂ）に示すように反応生成層４ａを形成
する。その後、図２９（ｃ）に示すように平滑化処理を
行ってから、図２９（ｄ）に示すように表面をアモルフ
ァス化する。

【０１２９】（３）、（１）、（２）の処理を順に行う
場合には、図３０（ａ）に示す下部電極層４の表面に、
まず、図３０（ｂ）に示すようにアモルファス化処理を
行う。その後、図３０（ｃ）に示すように平滑化処理を
行ってから、図３０（ｄ）に示すように反応生成層４ａ
を形成する。

【０１３０】（実施形態１２）図３１に本実施形態の半
導体装置の断面図を示す。本実施形態の半導体装置は同
一基板上にＣＭＯＳトランジスタ、ｎｐｎバイポーラト
ランジスタ、ＭＩＭキャパシタ素子およびスパイラルイ
ンダクター素子を有し、ＸはＸ’と連続している。

【０１３１】本実施形態の半導体装置によれば、実施形
態３（図３（ａ））に示すキャパシタ素子が搭載され
る。キャパシタ素子の下部電極層２はＣＭＯＳトランジ
スタのソース電極およびドレイン電極、ｎｐｎバイポー
ラトランジスタのベース取り出し用の配線、コレクタプ
ラグ領域に接続する配線、およびスパイラルインダクタ
ー素子に接続する配線と同一の層を用いて形成される。

【０１３２】実施形態３と同様に、キャパシタ素子の下
部電極層４および誘電体層５は下部電極層２の反射防止
膜としても機能する。したがって、下部電極層４および
誘電体層５と同一の層を用いて上記のソース電極、ドレ
イン電極、ベース取り出し用の配線、コレクタプラグ領
域に接続する配線、およびスパイラルインダクター素子
に接続する配線の反射防止膜を形成することができる。

【０１３３】以下に、本実施形態の半導体装置の構造に
ついて説明する。ＣＭＯＳトランジスタ部分にはｐ型半
導体基板４１上にｎ型エピタキシャル層４２が形成さ
れ、ｎ型エピタキシャル層４２の表面に、ＰＭＯＳとＮ
ＭＯＳ、あるいはそれらの素子と他の素子間を分離する
ＬＯＣＯＳ４３が形成されている。ＬＯＣＯＳ４３下部
にはｐ型不純物を含有し、ｐ型半導体基板４１に達する
ｐ型埋め込み層４４が形成されている。

【０１３４】ＰＭＯＳ部分のｎ型エピタキシャル層４２
にはｎウェル４５が形成され、ｎウェル４５下部にはｐ
型半導体基板４１に達するｎ型分離層４６が形成されて
いる。ｎウェル４５の表層にはｐ型ソース／ドレイン領
域４７が形成されている。ＮＭＯＳ部分のｎ型エピタキ
シャル層４２にはｐウェル４８が形成され、ｐウェル４
８の表層にはｎ型ソース／ドレイン領域４９が形成され
ている。

【０１３５】ＰＭＯＳ、ＮＭＯＳそれぞれのチャネル形
成領域上に、ゲート酸化膜５０を介して、例えばポリシ
リコン層とタングステンシリサイド層からなるゲート電
極５１が形成されている。ｎ型エピタキシャル層４２上
あるいはＬＯＣＯＳ４３上は絶縁膜２４、１によって被
覆されている。ｐ型ソース／ドレイン領域４７およびｎ
型ソース／ドレイン領域４９上の絶縁層１には開口部が
形成され、キャパシタ素子の金属配線層２と同一の層か
らなるソース電極あるいはドレイン電極５２が形成され
ている。

【０１３６】ｎｐｎバイポーラトランジスタ部分にはＣ
ＭＯＳ部分と同様に、ＬＯＣＯＳ４３およびｐ型埋め込
み層４４が形成されている。コレクタ領域となるｎ型エ
ピタキシャル層４２下部には、ｐ型半導体基板４１に達
するｎ型コレクタ埋め込み層６１が形成されている。ｎ
型コレクタ埋め込み層６１は、ＰＭＯＳのｎ型分離層４
６と同一の工程で形成することも可能である。

【０１３７】ｎ型エピタキシャル層４２の表層にはｐ型
ベース領域６２が形成され、ｐ型ベース領域６２の表層
にｎ型エミッタ領域６３が形成されている。ｎ型エピタ
キシャル層４２上にはシリコン酸化膜２４が形成され、
ｐ型ベース領域６２上のシリコン酸化膜２４に設けられ
た開口部に、ベース取り出しのためのｐ型ベースポリシ
リコン層６４が形成されている。ｎ型エミッタ領域６３
上にはｎ型エミッタポリシリコン層６５が形成されてい
る。ｎ型エミッタポリシリコン層６５とｐ型ベースポリ
シリコン層６４との間は絶縁性サイドウォール６６およ
び絶縁層１によって分離されている。

【０１３８】ｎ型コレクタ埋め込み層６１上のｎ型エピ
タキシャル４２には、ｐ型ベース領域６２と隔ててコレ
クタプラグ領域６７が形成されている。ｐ型ベースポリ
シリコン層６４上の絶縁層１には開口部が形成され、キ
ャパシタ素子の金属配線層２と同一の層からなる配線６
８が形成されている。同様に、ｎ型エミッタポリシリコ
ン層６５上にも金属配線層２と同一の層からなる配線６
８が形成されている。同様に、コレクタプラグ領域６７
上にも金属配線層２と同一の層からなる配線６８が形成
されている。配線６８上にはさらに上層の配線６９が形
成されている。

【０１３９】スパイラルインダクター素子は、絶縁層１
上に形成された配線７１と、配線７１上に形成された反
射防止膜７２と、誘電体層７３と、配線７１に接続する
コイル７４を有する。配線７１はキャパシタ素子の金属
配線層２と同一の層を用いて形成されている。反射防止
膜７２はキャパシタ素子の下部電極層４と同一の層を用
いて形成されている。誘電体層７３はキャパシタ素子の
誘電体層５と同一の層を用いて形成されており、反射防
止膜７２と誘電体層７３の積層膜が配線７１表面におけ
る反射防止機能を有する。コイル７４は、キャパシタ素
子の配線９および下部電極取り出し１０、およびｎｐｎ
バイポーラトランジスタの配線６９と同一の層を用いて
形成されている。

【０１４０】上記の本実施形態の半導体装置によれば、
キャパシタ素子の下部電極層４および誘電体層５と同一
の層を反射防止膜として用いて、ＣＭＯＳのソース電極
あるいはドレイン電極５２、ｎｐｎバイポーラトランジ
スタの配線６８、キャパシタ素子の金属配線層２および
スパイラルインダクター素子の配線７１のパターニング
が行われる。これにより、反射防止膜を形成せずに高精
度にパターンの形成を行うことが可能となる。

【０１４１】（実施形態１３）図３２に本実施形態の半
導体装置の断面図を示す。本実施形態の半導体装置は実
施形態１２の半導体装置と同様にＣＭＯＳ、ｎｐｎバイ
ポーラトランジスタ、キャパシタ素子およびスパイラル
インダクター素子を有し、ＸはＸ’と連続している。キ
ャパシタ素子の金属配線層２はＣＭＯＳのソース電極あ
るいはドレイン電極５２、ｎｐｎバイポーラトランジス
タの配線６８、およびスパイラルインダクター素子の配
線７１と同一の層から形成されている。また、これらの
層の上層には、キャパシタ素子の下部電極層４および誘
電体層５と同一の層が、反射防止膜として形成されてい
る。

【０１４２】本実施形態の半導体装置によれば、ソース
あるいはドレイン電極５２は絶縁層１に埋め込まれたプ
ラグ５３を介してソース／ドレイン領域５７、５９に接
続される。同様に、配線６８は絶縁層１に埋め込まれた
プラグ７０を介してｐ型ベースポリシリコン層６４ある
いはコレクタプラグ領域６７に接続される。キャパシタ
素子においては、上部電極６と上層の配線９とが層間絶
縁膜７に形成されたプラグ１８を介して接続されてい
る。また、スパイラルインダクター素子においては、配
線７１とコイル７４とが層間絶縁膜７に形成されたプラ
グ７５を介して接続されている。

【０１４３】上記の本実施形態の半導体装置によれば、
キャパシタ素子の下部電極層４と同一の層を反射防止膜
として用いて、ＣＭＯＳのソース電極あるいはドレイン
電極５２、ｎｐｎバイポーラトランジスタの配線６８、
キャパシタ素子の金属配線層２およびスパイラルインダ
クター素子の配線７１のパターニングが行われる。これ
により、反射防止膜を形成せずに高精度にパターンの形
成を行うことが可能となる。

【０１４４】（実施形態１４）図３３に本実施形態の半
導体装置の断面図を示す。本実施形態の半導体装置は実
施形態１１の半導体装置と同様にＣＭＯＳ、ｎｐｎバイ
ポーラトランジスタ、キャパシタ素子およびスパイラル
インダクター素子を有し、ＸはＸ’と連続している。キ
ャパシタ素子の金属配線層２はＣＭＯＳのソース電極あ
るいはドレイン電極５２、ｎｐｎバイポーラトランジス
タの配線６８、およびスパイラルインダクター素子の配
線７１と同一の層から形成されている。また、これらの
層の上層には、キャパシタ素子の下部電極層４と同一の
層が、反射防止膜として形成されている。

【０１４５】上記の本実施形態の半導体装置によれば、
キャパシタ素子の下部電極層４と同一の層を反射防止膜
として用いて、ＣＭＯＳのソース電極あるいはドレイン
電極５２、ｎｐｎバイポーラトランジスタの配線６８、
キャパシタ素子の金属配線層２およびスパイラルインダ
クター素子の配線７１のパターニングが行われる。これ
により、反射防止膜を形成せずに高精度にパターンの形
成を行うことが可能となる。また、本実施形態の半導体
装置においては、実施形態２のキャパシタ素子が搭載さ
れているが、例えば実施形態５のキャパシタ素子等、実
施形態２以外のキャパシタ素子を形成することもでき
る。

【０１４６】本発明の半導体装置およびその製造方法の
実施形態は、上記の説明に限定されない。例えば、本発
明の半導体装置のキャパシタ素子を、上記の実施形態１
２〜１４に示す素子以外の素子と組み合わせて同一基板
上に形成することも可能である。その他、本発明の要旨
を逸脱しない範囲で、種々の変更が可能である。

【０１４７】

【発明の効果】本発明の半導体装置によれば、高周波特
性が高く、かつ高集積化および容量の高精度な制御が可
能であるキャパシタ素子を実現することができる。本発
明の半導体装置の製造方法によれば、高周波特性が高
く、かつ高集積化および容量の高精度な制御が可能であ
るキャパシタ素子を簡略な工程で形成することが可能と
なる。

【図面の簡単な説明】

【図１】図１は本発明の実施形態１に係る半導体装置の
断面図である。

【図２】図２は本発明の実施形態２に係る半導体装置の
断面図である。

【図３】図３（ａ）および（ｂ）は本発明の実施形態３
に係る半導体装置の断面図である。

【図４】図４は本発明の実施形態４に係る半導体装置の
断面図である。

【図５】図５は本発明の実施形態５に係る半導体装置の
断面図である。

【図６】図６は本発明の実施形態６に係る半導体装置の
断面図である。

【図７】図７（ａ）〜（ｄ）は本発明の実施形態７に係
る半導体装置の製造方法の製造工程を示す断面図であ
る。

【図８】図８（ｅ）〜（ｇ）は本発明の実施形態７に係
る半導体装置の製造方法の製造工程を示す断面図であ
り、図７（ｄ）に続く工程を示す。

【図９】図９（ｈ）〜（ｊ）は本発明の実施形態７に係
る半導体装置の製造方法の製造工程を示す断面図であ
り、図８（ｇ）に続く工程を示す。

【図１０】図１０（ｋ）〜（ｍ）は本発明の実施形態７
に係る半導体装置の製造方法の製造工程を示す断面図で
あり、図９（ｊ）に続く工程を示す。

【図１１】図１１（ｎ）および（ｏ）は本発明の実施形
態７に係る半導体装置の製造方法の製造工程を示す断面
図であり、図１０（ｍ）に続く工程を示す。

【図１２】図１２（ａ）および（ｂ）は本発明の実施形
態７の半導体装置の製造方法において、実施形態１の半
導体装置を製造する場合の製造工程を示す断面図であ
り、図９（ｉ）に続く工程を示す。

【図１３】図１３（ａ）および（ｂ）は本発明の実施形
態７の半導体装置の製造方法において、実施形態２の半
導体装置を製造する場合の製造工程を示す断面図であ
り、図９（ｉ）に続く工程を示す。

【図１４】図１４（ａ）〜（ｄ）は本発明の実施形態８
に係り、比較例１の製造工程を示す微視的な断面図であ
る。

【図１５】図１５（ａ）〜（ｄ）は本発明の実施形態８
に係り、比較例２の製造工程を示す微視的な断面図であ
る。

【図１６】図１６（ｅ）および（ｆ）は本発明の実施形
態８に係り、比較例２の製造工程を示す微視的な断面図
であり、図１５（ｄ）に続く工程を示す。

【図１７】図１７（ａ）〜（ｃ）は本発明の実施形態８
に係る半導体装置の製造方法の製造工程を示す微視的な
断面図である。

【図１８】図１８（ｄ）〜（ｆ）は本発明の実施形態８
に係る半導体装置の製造方法の製造工程を示す微視的な
断面図であり、図１７（ｃ）に続く工程を示す。

【図１９】図１９（ａ）〜（ｃ）は本発明の実施形態９
に係る半導体装置の製造方法の製造工程を示す微視的な
断面図である。

【図２０】図２０（ｄ）〜（ｆ）は本発明の実施形態９
に係る半導体装置の製造方法の製造工程を示す微視的な
断面図であり、図１９（ｃ）に続く工程を示す。

【図２１】図２１（ｄ）〜（ｇ）は本発明の実施形態１
０に係る半導体装置の製造方法の製造工程を示す微視的
な断面図であり、図１９（ｃ）に続く工程を示す。

【図２２】図２２は本発明の実施形態１１に係り、
（ａ）は実施形態７の半導体装置の製造方法における下
部電極層４の形成工程、（ｂ）は（ａ）に続き（１）平
滑化処理を行った場合、（ｃ）は（ａ）に続き（２）反
応生成層４ａを形成した場合、（ｄ）は（ａ）に続き
（３）アモルファス化を行った場合の微視的な断面図で
ある。

【図２３】図２３は本発明の実施形態１１に係り、
（ａ）は下部電極層４の形成工程、（ｂ）は（ａ）に続
き（１）平滑化処理を行った場合、（ｃ）は（ｂ）に続
き反応生成層４ａを形成した場合の微視的な断面図であ
る。

【図２４】図２４は本発明の実施形態１１に係り、
（ａ）は下部電極層４の形成工程、（ｂ）は（ａ）に続
き（１）平滑化処理を行った場合、（ｃ）は（ｂ）に続
き（３）アモルファス化を行った場合の微視的な断面図
である。

【図２５】図２５は本発明の実施形態１１に係り、
（ａ）は下部電極層４の形成工程、（ｂ）は（ａ）に続
き（１）平滑化処理を行った場合、（ｃ）は（ｂ）に続
き（２）反応生成層４ａを形成した場合、（ｄ）は
（ｃ）に続き（３）アモルファス化を行った場合の微視
的な断面図である。

【図２６】図２６は本発明の実施形態１１に係り、
（ａ）は下部電極層４の形成工程、（ｂ）は（ａ）に続
き（１）平滑化処理を行った場合、（ｃ）は（ｂ）に続
き（３）アモルファス化を行った場合、（ｄ）は（ｃ）
に続き（２）反応生成層４ａを形成した場合の微視的な
断面図である。

【図２７】図２７は本発明の実施形態１１に係り、
（ａ）は下部電極層４の形成工程、（ｂ）は（ａ）に続
き（２）反応生成層４ａを形成した場合、（ｃ）は
（ｂ）に続き（３）アモルファス化を行った場合の微視
的な断面図である。

【図２８】図２８は本発明の実施形態１１に係り、
（ａ）は下部電極層４の形成工程、（ｂ）は（ａ）に続
き（３）アモルファス化を行った場合、（ｃ）は（ｂ）
に続き（２）反応生成層４ａを形成した場合の微視的な
断面図である。

【図２９】図２９は本発明の実施形態１１に係り、
（ａ）は下部電極層４の形成工程、（ｂ）は（ａ）に続
き（２）反応生成層４ａを形成した場合、（ｃ）は
（ｂ）に続き（１）平滑化処理を行った場合、（ｄ）は
（ｃ）に続き（３）アモルファス化を行った場合の微視
的な断面図である。

【図３０】図３０は本発明の実施形態１１に係り、
（ａ）は下部電極層４の形成工程、（ｂ）は（ａ）に続
き（３）アモルファス化を行った場合、（ｃ）は（ｂ）
に続き（１）平滑化処理を行った場合、（ｄ）は（ｃ）
に続き（２）反応生成層４ａを形成した場合の微視的な
断面図である。

【図３１】図３１は本発明の実施形態１２に係る半導体
装置の断面図である。

【図３２】図３２は本発明の実施形態１３に係る半導体
装置の断面図である。

【図３３】図３３は本発明の実施形態１４に係る半導体
装置の断面図である。

【図３４】図３４は従来の半導体装置（ＭＩＭ型キャパ
シタ素子）の断面図である。

【図３５】図３５は従来の半導体装置（ＭＩＳ型キャパ
シタ素子）の断面図である。

【図３６】図３６は従来の半導体装置（ＭＩＭ型キャパ
シタ素子）の断面図である。

【図３７】図３７は従来の半導体装置（ＭＩＳ型キャパ
シタ素子）の断面図である。

【図３８】図３８（ａ）および（ｂ）は従来の半導体装
置（ＭＩＭ型キャパシタ素子）の微視的な断面図であ
る。

【図３９】図３９（ａ）および（ｂ）は従来の半導体装
置（ＭＩＳ型キャパシタ素子）の微視的な断面図であ
る。

【符号の説明】

１…絶縁層、２…（第１の）金属配線層、２Ａ…下部電
極、２ａ、２ｂ…反応生成層、３…バリアメタル層、
４、４Ａ、４Ｂ…下部電極層、４ａ…反応生成層、５…
誘電体層、６…上部電極層、７…層間絶縁膜、８…バリ
アメタル層、９…（第２の）金属配線層、１０…下部電
極取り出し、１１…反射防止膜、１２…絶縁性サイドウ
ォール、１３、１４、１５、１６、１７…フォトレジス
ト、１８…プラグ、２１…シリコン基板、２２…下部電
極（不純物拡散層）、２３…上部電極、２４…絶縁層、
２５…下部電極取り出し、３１…下部電極、３２…導電
性反応防止層、３３…誘電体層、３４…上部電極、３５
…下部電極取り出し、３６…バリアメタル層、３７…絶
縁性反応防止層、４１…ｐ型半導体基板、４２…ｎ型エ
ピタキシャル層、４３…ＬＯＣＯＳ、４４…ｐ型埋め込
み層、４５…ｎウェル、４６…ｎ型分離層、４７…ｐ型
ソース／ドレイン領域、４８…ｐウェル、４９…ｎ型ソ
ース／ドレイン領域、５０…ゲート酸化膜、５１…ゲー
ト電極、５２…ソース電極あるいはドレイン電極、５３
…プラグ、６１…ｎ型コレクタ埋め込み層、６２…ｐ型
ベース領域、６３…ｎ型エミッタ領域、６４…ｐ型ベー
スポリシリコン層、６５…ｎ型エミッタポリシリコン
層、６６…絶縁性サイドウォール、６７…コレクタプラ
グ領域、６８、６９、７１…配線、７０…プラグ、７２
…反射防止膜、７３…誘電体層、７４…コイル、７５…
プラグ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｇ 4/40 Ｈ０１Ｇ 4/40 ３２１Ａ Ｈ０１Ｌ 21/768 Ｈ０１Ｌ 21/90 Ｂ 21/8249 27/06 ３２１Ａ 27/06 Ｆターム(参考） 5E001 AB06 AC04 AC09 AC10 AE00 AE02 AE03 AH03 AJ01 AJ02 AZ01 5E082 AB03 BB05 BC40 DD08 DD13 EE05 EE18 EE22 EE23 EE24 EE27 EE37 EE45 EE47 FG03 FG26 FG27 FG42 KK01 KK08 LL02 PP06 5F033 HH09 HH15 HH18 HH19 HH20 HH21 JJ01 KK09 KK15 KK18 KK19 KK20 KK21 MM08 MM13 NN06 NN07 QQ03 QQ37 QQ53 VV10 VV16 5F038 AC03 AC05 EZ11 EZ20 5F048 AA07 AC03 AC05 AC10 BA02 BA07 BC06 BE03 BF02 BF12 BF16 BG12 CA03 CA06

Claims (42)

【特許請求の範囲】
1. 【請求項１】第１の下部電極層と、 前記第１の下部電極層上に形成され、前記第１の下部電
   極層表面における光反射を低減する光学的特性を有する
   第２の下部電極層と、 前記第２の下部電極層上に形成された誘電体層と、 前記誘電体層上に形成された上部電極層とを少なくとも
   有する半導体装置。
2. 【請求項２】前記第１の下部電極層は金属材料からなる
   請求項１記載の半導体装置。
3. 【請求項３】前記第１の下部電極層はイオン照射または
   プラズマ処理による表面処理がなされた平滑な表面を有
   する請求項１記載の半導体装置。
4. 【請求項４】前記第１の下部電極層と同一の層からなる
   金属配線層をさらに有する請求項１記載の半導体装置。
5. 【請求項５】前記第１の下部電極層はＡｌまたはＡｌ系
   合金からなる請求項２記載の半導体装置。
6. 【請求項６】前記第２の下部電極層はイオン照射または
   プラズマ処理による表面処理がなされた平滑な表面を有
   する請求項１記載の半導体装置。
7. 【請求項７】前記第２の下部電極層は表面にイオン照射
   またはプラズマ処理による反応生成層を有する請求項１
   記載の半導体装置。
8. 【請求項８】前記第２の下部電極層はイオン照射または
   プラズマ処理によりアモルファス化された部分を表面に
   有する請求項１記載の半導体装置。
9. 【請求項９】前記第２の下部電極層は、前記第１の下部
   電極層を構成する材料の融点とほぼ同じか、それ以下の
   温度で形成される層である請求項１記載の半導体装置。
10. 【請求項１０】前記誘電体層は、前記第１の下部電極層
    を構成する材料の融点とほぼ同じか、それ以下の温度で
    形成される層である請求項１記載の半導体装置。
11. 【請求項１１】第１の下部電極層と、 前記第１の下部電極層上に形成された第２の下部電極層
    と、 前記第２の下部電極層上に形成され、前記第２の下部電
    極層との積層膜が前記第１の下部電極層表面における光
    反射を低減する光学的特性を有する誘電体層と、 前記誘電体層上に形成された上部電極層とを少なくとも
    有する半導体装置。
12. 【請求項１２】前記第１の下部電極層は金属材料からな
    る請求項１１記載の半導体装置。
13. 【請求項１３】前記第１の下部電極層はイオン照射また
    はプラズマ処理による表面処理がなされた平滑な表面を
    有する請求項１１記載の半導体装置。
14. 【請求項１４】前記第１の下部電極層と同一の層からな
    る金属配線層をさらに有する請求項１１記載の半導体装
    置。
15. 【請求項１５】前記第１の下部電極層はＡｌまたはＡｌ
    系合金からなる請求項１２記載の半導体装置。
16. 【請求項１６】前記第２の下部電極層はイオン照射また
    はプラズマ照射による表面処理がなされた平滑な表面を
    有する請求項１１記載の半導体装置。
17. 【請求項１７】前記第２の下部電極層は表面にイオン照
    射またはプラズマ照射による反応生成層を有する請求項
    １１記載の半導体装置。
18. 【請求項１８】前記第２の下部電極層はイオン照射また
    はプラズマ照射によりアモルファス化された部分を表面
    に有する請求項１１記載の半導体装置。
19. 【請求項１９】前記第２の下部電極層は、前記第１の下
    部電極層を構成する材料の融点とほぼ同じか、それ以下
    の温度で形成される層である請求項１１記載の半導体装
    置。
20. 【請求項２０】前記誘電体層は、前記第１の下部電極層
    を構成する材料の融点とほぼ同じか、それ以下の温度で
    形成される層である請求項１１記載の半導体装置。
21. 【請求項２１】第１の導電性層を形成する工程と、 前記第１の導電性層上に、第１の導電性層表面における
    光反射を低減する光学的特性を有する第２の導電性層を
    形成する工程と、 前記第２の導電性層上の一部に誘電体層を形成する工程
    と、 前記誘電体層上に上部電極層を形成する工程と、 前記誘電体層および前記上部電極層の上部を含む、前記
    第２の導電性層上の一部に、フォトリソグラフィにより
    レジストを形成する工程と、 前記レジストをマスクとして前記第２の導電性層にエッ
    チングを行い、前記第２の導電性層からなる第２の下部
    電極層を形成する工程と、 前記第２の下部電極層をマスクとして前記第１の導電性
    層にエッチングを行い、前記第１の導電性層からなる第
    １の下部電極層を形成する工程と、 前記レジストを除去する工程とを有する半導体装置の製
    造方法。
22. 【請求項２２】前記第１の導電性層を形成後、イオン照
    射により前記第１の導電性層の表面を平滑化する工程を
    有する請求項２１記載の半導体装置の製造方法。
23. 【請求項２３】前記第１の導電性層を形成後、プラズマ
    処理により前記第１の導電性層の表面を平滑化する工程
    を有する請求項２１記載の半導体装置の製造方法。
24. 【請求項２４】前記第２の導電性層を形成後、イオン照
    射により前記第２の導電性層の表面を平滑化する工程を
    有する請求項２１記載の半導体装置の製造方法。
25. 【請求項２５】前記第２の導電性層を形成後、プラズマ
    処理により前記第２の導電性層の表面を平滑化する工程
    を有する請求項２１記載の半導体装置の製造方法。
26. 【請求項２６】前記第２の導電性層を形成後、イオン照
    射により前記第２の導電性層の表面に反応生成層を形成
    する工程を有する請求項２１記載の半導体装置の製造方
    法。
27. 【請求項２７】前記第２の導電性層を形成後、プラズマ
    処理により前記第２の導電性層の表面に反応生成層を形
    成する工程を有する請求項２１記載の半導体装置の製造
    方法。
28. 【請求項２８】前記第２の導電性層を形成後、イオン照
    射により前記第２の導電性層の表面をアモルファス化す
    る工程を有する請求項２１記載の半導体装置の製造方
    法。
29. 【請求項２９】前記第２の導電性層を形成後、プラズマ
    処理により前記第２の導電性層の表面をアモルファス化
    する工程を有する請求項２１記載の半導体装置の製造方
    法。
30. 【請求項３０】前記第２の導電性層の形成は、前記第１
    の下部電極層を構成する材料の融点とほぼ同じか、それ
    以下の温度で行う請求項２１記載の半導体装置の製造方
    法。
31. 【請求項３１】前記誘電体層の形成は、前記第１の下部
    電極層を構成する材料の融点とほぼ同じか、それ以下の
    温度で行う請求項２１記載の半導体装置の製造方法。
32. 【請求項３２】第１の導電性層を形成する工程と、 前記第１の導電性層上に第２の導電性層を形成する工程
    と、 前記第２の導電性層上に、前記第２の導電性層との積層
    膜が前記第１の導電性層表面における光反射を低減する
    光学的特性を有する誘電体層を形成する工程と、 前記誘電体層上の一部に上部電極層を形成する工程と、 前記上部電極層の上部を含む前記誘電体層上の一部に、
    フォトリソグラフィによりレジストを形成する工程と、 前記レジストをマスクとして前記誘電体層にエッチング
    を行う工程と、 前記誘電体層をマスクとして前記第２の導電性層にエッ
    チングを行い、前記第２の導電性層からなる第２の下部
    電極層を形成する工程と、 前記第２の下部電極層をマスクとして前記第１の導電性
    層にエッチングを行い、前記第１の導電性層からなる第
    １の下部電極層を形成する工程と、 前記レジストを除去する工程とを有する半導体装置の製
    造方法。
33. 【請求項３３】前記第１の導電性層を形成後、イオン照
    射により前記第１の導電性層の表面を平滑化する工程を
    有する請求項３２記載の半導体装置の製造方法。
34. 【請求項３４】前記第１の導電性層を形成後、プラズマ
    処理により前記第１の導電性層の表面を平滑化する工程
    を有する請求項３２記載の半導体装置の製造方法。
35. 【請求項３５】前記第２の導電性層を形成後、イオン照
    射により前記第２の導電性層の表面を平滑化する工程を
    有する請求項３２記載の半導体装置の製造方法。
36. 【請求項３６】前記第２の導電性層を形成後、プラズマ
    処理により前記第２の導電性層の表面を平滑化する工程
    を有する請求項３２記載の半導体装置の製造方法。
37. 【請求項３７】前記第２の導電性層を形成後、イオン照
    射により前記第２の導電性層の表面に反応生成層を形成
    する工程を有する請求項３２記載の半導体装置の製造方
    法。
38. 【請求項３８】前記第２の導電性層を形成後、プラズマ
    処理により前記第２の導電性層の表面に反応生成層を形
    成する工程を有する請求項３２記載の半導体装置の製造
    方法。
39. 【請求項３９】前記第２の導電性層を形成後、イオン照
    射により前記第２の導電性層の表面をアモルファス化す
    る工程を有する請求項３２記載の半導体装置の製造方
    法。
40. 【請求項４０】前記第２の導電性層を形成後、プラズマ
    処理により前記第２の導電性層の表面をアモルファス化
    する工程を有する請求項３２記載の半導体装置の製造方
    法。
41. 【請求項４１】前記第２の導電性層の形成は、前記第１
    の下部電極層を構成する材料の融点とほぼ同じか、それ
    以下の温度で行う請求項３２記載の半導体装置の製造方
    法。
42. 【請求項４２】前記誘電体層の形成は、前記第１の下部
    電極層を構成する材料の融点とほぼ同じか、それ以下の
    温度で行う請求項３２記載の半導体装置の製造方法。