JP2016219588A

JP2016219588A - 薄膜キャパシタ

Info

Publication number: JP2016219588A
Application number: JP2015102679A
Authority: JP
Inventors: 俊樹古谷; Toshiki Furuya
Original assignee: Ibiden Co Ltd
Current assignee: Ibiden Co Ltd
Priority date: 2015-05-20
Filing date: 2015-05-20
Publication date: 2016-12-22

Abstract

【課題】電圧降下の小さい薄膜キャパシタを提供する。【解決手段】下層電極層２０のＴｉＮ層２６は、すり鉢状の傾斜面から成る開口２６ａを有している。第１ビア導体６１Ｄは、すり鉢状の開口２６ａを介してＴｉＮ層２６に接すると共に、大部分はＷ層２４と接している。下層電極層２０に接続する第１ビア導体６１Ｄは、高抵抗のＴｉＮ層２６よりも低抵抗のＷ層２４に対して大きな接触面積を有し、第１ビア導体６１Ｄと下層電極層２０との間の抵抗値が下がり、電力損失、電圧降下を低減させる。【選択図】図５

Description

本発明は、プリント配線板に実装又は内蔵するための薄膜キャパシタ、及び、該薄膜キャパシタを実装、内蔵したプリント配線板に関するものである。

ＩＣチップのパッケージ基板に実装するための薄膜キャパシタとして、ＩＣチップの性能向上の要求により、小型化と共に高容量化が求められている。特許文献１では、耐酸化電極、高弾性電極及び密着電極の３層からなる電極を備える薄膜キャパシタを開示している。そして、Ｗなどの高弾性材料からなる層で電極の一部を形成することで、誘電体薄膜を焼成する際に生じる熱応力を緩和している。

特開２００４−５６０９７号公報

しかしながら、特許文献１で、薄膜キャパシタの電極に接続する引き出し電極は、最表面の耐酸化電極に対して接して接続している。このような場合、引き出し電極と耐酸化電極との間の接触抵抗が大きくなり、キャパシタからの電力供給に損失が生じ、電圧降下により電力供給を受けるＩＣチップの誤動作の原因となることが考えられる。

本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、電圧降下の小さい薄膜キャパシタを提供することにある。

請求項１に記載の発明は、支持材と；
該支持材上に形成され、下層電極層と、該下層電極層上の誘電体層と、該誘電体層上の上層電極層とから構成されるキャパシタと；
該キャパシタ上に形成される絶縁層と；
該絶縁層上に形成される第１電極パッド、第２電極パッドと；
該第１電極パッドを前記下層電極層に接続する第１ビア導体と；
該第２電極パッドを前記上層電極層に接続する第２ビア導体と；からなる薄膜キャパシタであって、
前記下層電極層は、前記誘電体層に接する第１導体膜と、該第１導体膜と接する第１導体膜よりも低抵抗な第２導体膜とを備え、
前記第１ビア導体は、前記第１導体膜よりも前記第２導体膜に対して大きな接触面積を有することを技術的特徴とする。

請求項２に記載の発明は、支持材と；
該支持材上に形成され、下層電極層と、該下層電極層上の誘電体層と、該誘電体層上の上層電極層とから構成されるキャパシタと；
該キャパシタ上に形成される絶縁層と；
該絶縁層上に形成される第１電極パッド、第２電極パッドと；
該第１電極パッドを前記下層電極層に接続する第１ビア導体と；
該第２電極パッドを前記上層電極層に接続する第２ビア導体と；からなる薄膜キャパシタであって、
前記下層電極層は、前記誘電体層に接する第１導体膜と、該第１導体膜と接する第１導体膜よりも低抵抗な第２導体膜とを備え、
前記第１ビア導体は、前記第１導体膜を貫通し前記第２導体膜に対して接していることを技術的特徴とする。

請求項１では、下層電極層に接続する第１ビア導体は、高抵抗の第１導体膜よりも低抵抗の第２導体膜に対して大きな接触面積を有するため、第１ビア導体と下層電極層との間の抵抗値が下がり、電力損失、電圧降下を低減させることができる。

請求項２では、下層電極層に接続する第１ビア導体は、高抵抗の第１導体膜を貫通し低抵抗の第２導体膜に接するため、第１ビア導体と下層電極層との間の抵抗値が下がり、電力損失、電圧降下を低減させることができる。

本発明の第１実施形態に係る薄膜キャパシタの断面図である。第１実施形態の薄膜キャパシタの製造工程図である。第１実施形態の薄膜キャパシタの製造工程図である。第１実施形態の薄膜キャパシタの製造工程図である。第１実施形態の薄膜キャパシタの製造工程図である。本発明の第１実施形態に係るプリント配線板の断面図である。本発明の第１実施形態の改変例に係るプリント配線板の断面図である。図８（Ａ）は、第２実施形態に係る薄膜キャパシタのキャパシタの開口を示し、図８（Ｂ）は、該開口に第１ビア導体が形成されて状態を示している。図９（Ａ）は、第３実施形態に係る薄膜キャパシタのキャパシタの開口を示し、図９（Ｂ）は、該開口に第１ビア導体が形成されて状態を示している。

[第１実施形態]
図１を参照して本発明の第１実施形態に係る薄膜キャパシタについて説明する。薄膜キャパシタ１０は、ポリイミド樹脂層１４と、該樹脂層１４上に配置されるキャパシタ５０と、キャパシタ上の絶縁層６０と、第１電極パッド６２Ｄと、第２電極パッド６２Ｕとを備える。キャパシタ５０は、下層電極層２０と、該下層電極層上の誘電体層３０と、該誘電体層上の上層電極層４０とから構成される。第１電極パッド６２Ｄは、第１ビア導体６１Ｄを介して下層電極層２０へ接続されている。第２電極パッド６２Ｕは、第２ビア導体６１Ｕを介して上層電極層４０に接続されている。

図５（Ａ）は、キャパシタ５０の層構造を示している。
下層電極層２０は、樹脂層１４上のＴｉＮ層（厚さ１０nm）２２と、該ＴｉＮ層上のＷ層（厚さ１００nm）２４と、該Ｗ層上のＴｉＮ層（厚さ３０nm）２６の３層から成る。ＴｉＮ層２６は、Ｔｉ層（厚さ１０nm）とＴｉＮ層（厚さ２０nm）の２層構造であっても良い。

誘電体層３０は、ＡｌＯ層（厚さ１０nm）３２と、ＺｒＳｉＯ層（高誘電体層：厚さ１２nm）３４の２層構造から成る。上層電極層４０は、ＴｉＮ層（厚さ３０nm）４４と、ＴｉＮ層上のＷ層（厚さ１００nm）４６の２層構造から成る。下層電極層２０の誘電体層側のＴｉＮ層２６、及び、上層電極層４０誘電体層側のＴｉＮ層４４は、高弾性材料であるＷ層の耐酸化電極を構成している。また、ＴｉＮ層２６、ＴｉＮ層４４は、誘電体層を構成するＡｌＯ層３２、ＺｒＳｉＯ層３４に対する密着性が高く、また、誘電体層を形成するＡｌＯ、ＺｒＳｉＯよりも仕事関数が大きい。

図５（Ｃ）は、図１中の第１ビア導体６１Ｄを拡大して示している。下層電極層２０のＴｉＮ層２６は、すり鉢状の傾斜面から成る開口２６ａを有している。第１ビア導体６１Ｄは、すり鉢状の開口２６ａを介してＴｉＮ層２６に接すると共に、大部分はＷ層２６と接している。即ち、第１実施形態の薄膜キャパシタ１０では、下層電極層２０に接続する第１ビア導体６１Ｄは、高抵抗のＴｉＮ層２６よりも低抵抗のＷ層２６に対して大きな接触面積を有するため、第１ビア導体６１Ｄと下層電極層２０との間の抵抗値が下がり、電力損失、電圧降下を低減させることができる。

第１実施形態の薄膜キャパシタで、ＴｉＮ層２６は誘電体層３０に対する密着性が高い。誘電体層３０に対して高い密着性を備えるＴｉＮ層２６を表層に備える下層電極層２０に対して低抵抗の内層側Ｗ層２６に対して第１ビア導体６１Ｄが接するため、第１ビア導体６１Ｄと下層電極層２０との間の抵抗値が下がり、電力損失、電圧降下を低減させることができる。

引き続き、図１〜図５を参照して第１実施形態に係る薄膜キャパシタの製造方法について説明する。
図２（Ａ）中の円ａ１部を図５（Ａ）中に示す。ガラス板１２から成る担持体に担持された樹脂層１４上に、スパッタ、ＣＶＤ等によりＴｉＮ層２２と、該ＴｉＮ層上にＷ層２４と、該Ｗ層上のＴｉＮ層２６の３層から成る下層電極層２０を形成する。更に、ＡｌＯ層３２、ＺｒＳｉＯ層２６の２層構造から成る誘電体層３０を形成する。そして、ＴｉＮ層４４と、ＴｉＮ層上のＷ層４６の２層構造から成る上層電極層４０を形成する。

最表層のＷ層４６上に開口７０ａを備えるエッチングレジスト７０を形成する（図２（Ｂ））。エッチングレジスト７０の開口７０ａにより露出するＷ層をウエットエッチングで除去し、Ｗ層４６に開口４６ａを形成し（図２（Ｃ））、溶剤でエッチングレジスト７０を剥離する（（図２（Ｄ））。

Ｗ層４６の開口４６ａを覆うと共にＴｉＮ層４４を露出させる開口７２ａを備えるエッチングレジスト７２を形成する（図３（Ａ））。エッチングレジスト７２の開口７２ａにより露出するＴｉＮ層４４をウエットエッチングで除去し、ＴｉＮ層４４に開口４４ａを形成し（図３（Ｂ））、溶剤でエッチングレジスト７２を剥離する（（図３（Ｃ））。

ＴｉＮ層４４の開口４４ａを覆うと共にＺｒＳｉＯ層３４を露出させる開口７４ａを備えるドライエッチングレジスト７４を形成する（図３（Ｄ））。エッチングレジスト７４の開口７４ａにより露出するＺｒＳｉＯ層３４、ＡｌＯ層３２、ＴｉＮ層２６にドライエッチングで開口５０Ａを形成し（図４（Ａ））、洗浄後、アッシングでドライエッチングレジスト７４を剥離し、更に洗浄を行う（（図４（Ｂ））。

図４（Ｂ）中の円ｂ１部を図５（Ｂ）中に示す。
開口５０Ａは、ＺｒＳｉＯ層３４に形成された開口４２ａと、ＡｌＯ層３２に形成された開口３２ａ、ＴｉＮ層２６に形成された開口２６ａから成り、Ｗ層２４を露出させている。ＴｉＮ層２６の開口２６ａは、すり鉢状の傾斜面から成る。

キャパシタ５０上に樹脂からなる絶縁層６０を設け、該絶縁層にキャパシタの最表層のＷ層４６を露出させる開口６０Ｕと、上述したＴｉＮ層２６の開口２６ａの傾斜面の一部と、Ｗ層２４とを露出させる開口６０Ｄとを形成する（図４（Ｃ））。そして、無電解銅めっき膜を形成し、所定のめっきレジストを形成し、めっきレジスト非形成部に電解銅めっき膜を形成した後、めっきレジストを剥離し、めっきレジスト下の無電解めっき膜を除去する。これにより、開口６０Ｄに下層電極層２０のＷ層２４及びＴｉＮ層２６の開口２６ａの傾斜面の一部に至る第１ビア導体６１Ｄを形成し、第１電極パッド６２Ｄを形成する。また、開口６０Ｕに、上層電極層４０のＷ層４６に至る第２ビア導体６１Ｕを形成し、第２電極パッド６２Ｕを形成する（図４（Ｄ））。そして、ガラス板１２を透過するようにレーザを照射し、樹脂層６０の表面を軟化させ、ガラス板を分離する（図１）。

第１実施例に係る薄膜キャパシタを実装してパッケージ基板搭載用プリント配線板について、図６の断面図を参照して説明する。
パッケージ基板搭載用プリント配線板１１０に、ＩＣチップ１９０を搭載し、薄膜キャパシタ１０を実装した状態を示している。ＩＣチップ１９０は、ＩＣチップ１９０のパッド１９２に、半田バンプ１７６Ｕを介してプリント配線板１１０へ搭載されている。薄膜キャパシタ１０は、第１電極パッド６２Ｄ、第２電極パッド６２Ｕに半田バンプ１７６Ｕを介してプリント配線板１１０へ実装されている。プリント配線板１１０は、コア基板１３０の両面に層間樹脂絶縁層１５０，２５０、導体回路１５８、２５８をビルドアップ積層して成る。

プリント配線板１１０では、コア基板１３０の表面に導体回路１３４が形成されている。コア基板１３０の第１面（表面）の導体回路１３４と第２面（裏面）の導体回路１３４とはスルーホール導体１３６を介して接続されている。コア基板の導体回路１３４の上にバイアホール１６０及び１導体回路１５８の形成された層間樹脂絶縁層１５０と、バイアホール２６０及び導体回路２５８の形成された層間樹脂絶縁層２５０とが配設されている。該バイアホール２６０及び導体回路２５８の上にはソルダーレジスト層１７０が形成されており、該ソルダーレジスト層１７０の開口部１７１を介して、バイアホール２６０及び導体回路２５８にバンプ１７６Ｕが形成されている。第２面にはバンプ１７６Ｄが形成されている。

第１実施形態の薄膜キャパシタ１０は、キャパシタが樹脂層１４により支持されているめ、実装される樹脂製プリント配線板１１０との熱膨張率差が小さく、剥離、脱落を防ぐことができる。

[第１実施形態の改変例]
図７は、第１実施形態の改変例に係るプリント配線板を示している。図６を参照して上述した第１実施形態では、プリント配線板に薄膜キャパシタが表面実装された。これに対して、第１実施形態の改変例では、薄膜キャパシタ１０がコア基板１３０内に収容されている。該薄膜キャパシタ１０の第１電極パッド６２Ｄ、第２電極パッド６２Ｕには、配線層１３８が接続され、該配線層１３８にビア１３７を介して、層間樹脂絶縁層１５０側のビア１６０に接続されている。

第１実施形態の改変例に係る薄膜キャパシタ１０は、キャパシタが樹脂層１４により支持されているめ、内蔵される樹脂製プリント配線板１１０との熱膨張率差が小さく、プリント配線板の内層でのクラックの発生を防ぐことができる。

[第２実施形態]
図８（Ａ）は、第２実施形態に係る薄膜キャパシタのキャパシタ５０の開口５０Ａを示し、図８（Ｂ）は、該開口に第１ビア導体が形成されて状態を示している。第２実施形態では、下層電極層２０のＷ層２４の表面側に凹部２４ａが形成され、該凹部２４ａを介して第１ビア導体６１Ｄが接続されている。

[第３実施形態]
図９（Ａ）は、第３実施形態に係る薄膜キャパシタのキャパシタ５０の開口５０Ａを示し、図９（Ｂ）は、該開口に第１ビア導体が形成されて状態を示している。第３実施形態では、ＴｉＮ層２６の開口２６ｂに急傾斜が付けられ、第１ビア導体６１Ｄは、該開口２６ｂを貫通し、下層電極層２０のＷ層２４に接続されている。

上述した第２、第３実施形態の薄膜キャパシタを、第１実施形態、第１実施形態の改変例に係るプリント配線板に実装、内層することも可能である。

１０薄膜キャパシタ
１４樹脂層
２０下層電極層
２４Ｗ層
２６ＴｉＮ層
３０誘電体層
３４ＺｒＳｉＯ層
４０上層電極層
５０キャパシタ
６１Ｄ第１ビア導体
６１Ｕ第２ビア導体
６２Ｄ第１電極パッド
６２Ｕ第２電極パッド

Claims

支持材と；
該支持材上に形成され、下層電極層と、該下層電極層上の誘電体層と、該誘電体層上の上層電極層とから構成されるキャパシタと；
該キャパシタ上に形成される絶縁層と；
該絶縁層上に形成される第１電極パッド、第２電極パッドと；
該第１電極パッドを前記下層電極層に接続する第１ビア導体と；
該第２電極パッドを前記上層電極層に接続する第２ビア導体と；からなる薄膜キャパシタであって、
前記下層電極層は、前記誘電体層に接する第１導体膜と、該第１導体膜と接する第１導体膜よりも低抵抗な第２導体膜とを備え、
前記第１ビア導体は、前記第１導体膜よりも前記第２導体膜に対して大きな接触面積を有する。
支持材と；
該支持材上に形成され、下層電極層と、該下層電極層上の誘電体層と、該誘電体層上の上層電極層とから構成されるキャパシタと；
該キャパシタ上に形成される絶縁層と；
該絶縁層上に形成される第１電極パッド、第２電極パッドと；
該第１電極パッドを前記下層電極層に接続する第１ビア導体と；
該第２電極パッドを前記上層電極層に接続する第２ビア導体と；からなる薄膜キャパシタであって、
前記下層電極層は、前記誘電体層に接する第１導体膜と、該第１導体膜と接する第１導体膜よりも低抵抗な第２導体膜とを備え、
前記第１ビア導体は、前記第１導体膜を貫通し前記第２導体膜に対して接している。
請求項２の薄膜キャパシタであって：
前記第１ビア導体は、前記第１導体膜を貫通して、前記第２導体膜の内部まで達している。
請求項１又は請求項２の薄膜キャパシタであって：
前記第１導体膜は、前記誘電体層を形成する材料よりも仕事関数の大きい材料からなる。
請求項１又は請求項２の薄膜キャパシタであって：
前記第１導体膜は、前記第２導体膜よりも前記誘電体層に対して密着性の高い材料からなる。
請求項１又は請求項２の薄膜キャパシタであって：
前記第２導体膜は、前記第１導体膜よりも厚い。
請求項１又は請求項２の薄膜キャパシタであって：
前記支持材は樹脂層からなる。
請求項１又は請求項２の薄膜キャパシタであって：
前記第１導体膜はＴiＮからなる。
請求項８の薄膜キャパシタであって：
前記第２導体膜はＷからなる。
請求項１又は請求項２の薄膜キャパシタを備えるプリント配線板。