JP2021136337A - 薄膜キャパシタ及びこれを内蔵する回路基板、並びに、薄膜キャパシタの製造方法 - Google Patents

薄膜キャパシタ及びこれを内蔵する回路基板、並びに、薄膜キャパシタの製造方法 Download PDF

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Abstract

【課題】十分なキャパシタンスを確保しつつ実装時における信頼性を高める。【解決手段】薄膜キャパシタ１は、下部電極層１０と上部電極層２０の間に配置された誘電体層３０を備える。誘電体層３０の貫通孔３０ａの内壁面は、テーパー角θ１であるテーパー面Ｔ１と、テーパー角θ２（＜θ１）であるテーパー面Ｔ２を有している。これにより、貫通孔３０ａのエッジ部分に局所的な応力が加わりにくくなる。このため、回路基板への実装時において、誘電体層にクラックや剥離が生じにくくなる。しかも、テーパー面Ｔ１のテーパー角θ１が大きいことから、耐圧不足により上部電極層を形成できない領域を抑えることが可能となる。【選択図】図２

Description

本発明は薄膜キャパシタ及びこれを内蔵する回路基板に関し、特に、誘電体層に貫通孔が設けられた薄膜キャパシタ及びこれを内蔵する回路基板に関する。また、本発明は、このような構造を有する薄膜キャパシタの製造方法に関する。
薄膜キャパシタは、特許文献１に記載されているように、誘電体層を介して下部電極層と上部電極層が積層された構造を有している。特許文献１に記載された薄膜キャパシタは、誘電体層に設けられた貫通孔の内壁にテーパーが設けられている。
特開２０１８−２０６８３９号公報
しかしながら、誘電体層のテーパー面上に上部電極層を形成すると、この部分において誘電体層の絶縁耐圧が不足するため、誘電体層のテーパー面上には上部電極層を配置することができない。このため、誘電体層のテーパー面が広い（つまりテーパー角が小さい）と、上部電極層の面積が減少し、その分キャパシタンスが低下するという問題があった。これを解決するためには、誘電体層のテーパー面を狭く（つまりテーパー角を大きく）すれば良いが、テーパー角が大きいと、ロールラミネータなどを用いて薄膜キャパシタを回路基板に埋め込む際に、誘電体層のエッジ部分に局所的な応力が集中することがあり、この応力によって誘電体層にクラックや剥離が生じるという問題があった。
したがって、本発明は、誘電体層に貫通孔が設けられた薄膜キャパシタ及びこれを内蔵する回路基板において、上部電極層の面積を十分に確保しつつ、実装時における信頼性を高めることを目的とする。また、本発明は、このような特徴を有する薄膜キャパシタの製造方法を提供することを目的とする。
本発明による薄膜キャパシタは、下部電極層と、上部電極層と、下部電極層と上部電極層の間に配置された誘電体層とを備え、誘電体層は貫通孔を有しており、貫通孔の内壁面は、第１のテーパー面及び第１のテーパー面よりも貫通孔の中心側に位置する第２のテーパー面を有し、第１及び第２のテーパー面は上部電極層で覆われておらず、第１及び第２のテーパー面は下部電極層の表面に対してそれぞれ第１及び第２のテーパー角を有し、第１のテーパー角よりも第２のテーパー角の方が小さいことを特徴とする。また、本発明による回路基板は、上記の薄膜キャパシタが内蔵されていることを特徴とする。
本発明によれば、貫通孔の中心側に位置する第２のテーパー面のテーパー角が小さいことから、貫通孔のエッジ部分に局所的な応力が加わりにくくなる。このため、回路基板への実装時において、誘電体層にクラックや剥離が生じにくくなる。しかも、第１のテーパー面のテーパー角が大きいことから、耐圧不足により上部電極層を形成できない領域を抑えることが可能となる。
本発明において、第２のテーパー面は第１のテーパー面より長くても構わない。この場合、第１のテーパー面の長さは０．１μｍ以上、３μｍ以下であり、第２のテーパー面の長さは１μｍ以上、１０μｍ以下であっても構わない。これによれば、クラックや剥離の発生を効果的に防止することが可能となる。
本発明において、第１のテーパー角は５°以上、７５°以下であり、第２のテーパー角は３°以上、４５°以下であっても構わない。これによれば、クラックや剥離の発生を防止しつつ、上部電極層の面積を十分に確保することが可能となる。
本発明において、下部電極層はＮｉからなるものであっても構わない。Ｎｉはヤング率が高いため、誘電体層にクラックや剥離が発生しやすいが、本発明によれば、クラックや剥離の発生を防止することが可能となる。
本発明による薄膜キャパシタの製造方法は、下部電極層の表面に誘電体層を形成する第１の工程と、誘電体層の表面に上部電極層を形成する第２の工程と、上部電極層及び誘電体層に貫通孔を形成する第３の工程とを備え、第３の工程は、誘電体層に形成される貫通孔の内壁面が、第１のテーパー面及び第１のテーパー面よりも貫通孔の中心側に位置する第２のテーパー面を有し、第１及び第２のテーパー面は、下部電極層の表面に対してそれぞれ第１及び第２のテーパー角を有し、第１のテーパー角よりも第２のテーパー角の方が小さくなるよう、ウェットエッチングによって行うことを特徴とする。
本発明によれば、第１のテーパー角よりも第２のテーパー角の方が小さくなるよう誘電体層をウェットエッチングしていることから、キャパシタンスと信頼性を両立させた薄膜キャパシタを作製することが可能となる。
本発明において、第３の工程は、誘電体層の貫通孔よりも径の小さい第１のマスクを介して誘電体層をウェットエッチングする第１のウェットエッチング工程と、第１のマスクよりも径の大きい第２のマスクを介して誘電体層をウェットエッチングすることにより、第１のマスクで覆われ、第２のマスクの開口部と重なる領域に第１のテーパー面を形成し、第１及び第２のマスクの開口部と重なる領域に第２のテーパー面を形成する第２のウェットエッチング工程とを含むものであっても構わない。これによれば、テーパー角の大きい第１のテーパー面とテーパー角の小さい第２のテーパー面を確実に形成することができる。
或いは、第３の工程は、誘電体層の貫通孔よりも径の小さいマスクを介して誘電体層をウェットエッチングすることにより、マスクで覆われた領域に第１のテーパー面を形成し、マスクの開口部と重なる領域に第２のテーパー面を形成しても構わない。これによれば、テーパー角の大きい第１のテーパー面とテーパー角の小さい第２のテーパー面を少ない工程数で形成することができる。
このように、本発明によれば、誘電体層に貫通孔が設けられた薄膜キャパシタ及びこれを内蔵する回路基板において、上部電極層の面積を十分に確保しつつ、実装時における信頼性を高めることが可能となる。また、本発明によれば、このような特徴を有する薄膜キャパシタの製造方法を提供することが可能となる。
図１は、本発明の一実施形態による薄膜キャパシタ１の構造を説明するための模式的な断面図である。 図２は、図１に示す領域Ａを拡大して示す略断面図である。 図３は、本実施形態による薄膜キャパシタ１を内蔵した回路基板２の模式的な断面図である。 図４は、薄膜キャパシタ１を回路基板２に埋め込む工程を説明するための模式的な拡大断面図である。 図５は、薄膜キャパシタ１の製造方法を説明するための工程図である。 図６は、薄膜キャパシタ１の製造方法を説明するための工程図である。 図７は、薄膜キャパシタ１の製造方法を説明するための工程図である。 図８は、薄膜キャパシタ１の製造方法を説明するための工程図である。 図９は、薄膜キャパシタ１の製造方法を説明するための工程図である。 図１０は、貫通孔３０ａの平面図である。 図１１は、テーパー面Ｔ１とテーパー面Ｔ２を形成する第１の方法を説明するための工程図である。 図１２は、テーパー面Ｔ１とテーパー面Ｔ２を形成する第２の方法を説明するための工程図である。 図１３は、第１の変形例による貫通孔３０ａのテーパー形状を説明するための略断面図である。 図１４は、第２の変形例による貫通孔３０ａのテーパー形状を説明するための略断面図である。
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
図１は、本発明の一実施形態による薄膜キャパシタ１の構造を説明するための模式的な断面図である。
図１に示すように、本実施形態による薄膜キャパシタ１は、下部電極層１０と、上部電極層２０と、下部電極層１０と上部電極層２０の間に配置された誘電体層３０とを備えている。下部電極層１０は、薄膜キャパシタ１の基材となる部分であり、例えばニッケル（Ｎｉ）からなる。下部電極層１０の材料として例えばＮｉ（ニッケル）を用いるのは、後述するように、誘電体層３０を焼成する工程において下部電極層１０が誘電体層３０の支持体として用いられるため、高温に耐える必要があるからである。上部電極層２０は例えば銅（Ｃｕ）からなり、シード層Ｓと電解メッキ層Ｐの積層膜からなる。
誘電体層３０は、例えば、ペロブスカイト系の誘電体材料によって構成される。ペロブスカイト系の誘電体材料としては、ＢａＴｉＯ３（チタン酸バリウム）、（Ｂａ１−ＸＳｒＸ）ＴｉＯ３（チタン酸バリウムストロンチウム）、（Ｂａ１−ＸＣａＸ）ＴｉＯ３、ＰｂＴｉＯ３、Ｐｂ（ＺｒＸＴｉ１−Ｘ）Ｏ３等のペロブスカイト構造を持った（強）誘電体材料や、Ｐｂ（Ｍｇ１／３Ｎｂ２／３）Ｏ３等に代表される複合ペロブスカイトリラクサー型強誘電体材料や、Ｂｉ４Ｔｉ３Ｏ１２、ＳｒＢｉ２Ｔａ２Ｏ９等に代表されるビスマス層状化合物、（Ｓｒ１−ＸＢａＸ）Ｎｂ２Ｏ６、ＰｂＮｂ２Ｏ６等に代表されるタングステンブロンズ型強誘電体材料等から構成される。ここで、ペロブスカイト構造、ペロブスカイトリラクサー型強誘電体材料、ビスマス層状化合物、タングステンブロンズ型強誘電体材料において、ＡサイトとＢサイト比は、通常整数比であるが、特性向上のため、意図的に整数比からずらしてもよい。なお、誘電体層３０の特性制御のため、誘電体層３０に適宜、副成分として添加物質が含有されていてもよい。誘電体層３０の厚さは、例えば１０ｎｍ〜１０００ｎｍである。
下部電極層１０は貫通孔１０ａを有し、上部電極層２０は貫通孔２０ａ，２０ｂを有し、誘電体層３０は貫通孔３０ａ，３０ｂを有している。貫通孔１０ａ，２０ａ，３０ａは互いに重なる位置に設けられており、これにより薄膜キャパシタ１の全体を貫通する貫通孔１ａが形成される。
貫通孔２０ｂ，３０ｂは互いに重なる位置に設けられており、これにより貫通孔２０ｂ，３０ｂから下部電極層１０が露出する。上部電極層２０は、薄膜キャパシタ１の一方の容量電極として機能する部分であり、誘電体層３０を介して、薄膜キャパシタ１の他方の容量電極として機能する下部電極層１０と対向する。
図２は、図１に示す領域Ａを拡大して示す略断面図である。
図２に示すように、誘電体層３０に設けられた貫通孔３０ａの内壁面は、垂直ではなく、テーパーを有している。つまり、貫通孔３０ａの中心側に近づくほど、誘電体層３０の厚みが薄くなる形状を有している。具体的には、誘電体層３０の表面が平坦な領域をＡ１０と定義し、誘電体層３０の表面がテーパー形状である領域をＡ２０と定義し、誘電体層３０が形成されていない領域をＡ３０と定義した場合、領域Ａ２０は、誘電体層３０の表面がテーパー面Ｔ１である領域Ａ２１と、誘電体層３０の表面がテーパー面Ｔ２である領域Ａ２１を含む。領域Ａ２１は領域Ａ１０側に位置し、領域Ａ２２は領域Ａ３０側、つまり、貫通孔３０ａの中心側に位置する。そして、テーパー面Ｔ１のテーパー角をθ１とし、テーパー面Ｔ２のテーパー角をθ２とした場合、θ１＞θ２を満たしている。つまり、テーパー角θ１よりもテーパー角θ２の方が小さい。換言すれば、領域Ａ２１における単位長さ当たりの誘電体層３０の膜厚の変化量よりも、領域Ａ２２における単位長さ当たりの誘電体層３０の膜厚の変化量の方が小さい。ここで、「テーパー角」とは、下部電極層１０の表面とテーパー面が成す角度である。θ１は例えば５°以上、７５°以下であり、θ２は例えば３°以上、４５°以下である。
上部電極層２０は、領域Ａ２０には形成されておらず、領域Ａ１０に形成されている。これは、領域Ａ２０においては誘電体層３０の膜厚が薄いため、この領域Ａ２０に上部電極層２０を形成すると、誘電体層３０の絶縁耐圧が不足するからである。但し、上部電極層２０は、領域Ａ１０の全面に形成されているのではなく、領域Ａ１０のうち領域Ａ２０側に位置する領域Ａ１２には形成されず、領域Ａ２０との境界から離れた領域Ａ１１に形成されている。このように、上部電極層２０が設けられない領域Ａ１２を設けることにより、アライメントずれが生じた場合であっても、領域Ａ２０に上部電極層２０が形成されることを防止できる。
図３は、本実施形態による薄膜キャパシタ１を内蔵した回路基板２の模式的な断面図である。
図３に示す回路基板２は、複数の絶縁樹脂層４１〜４３が積層されており、絶縁樹脂層４２に薄膜キャパシタ１が埋め込まれた構造を有している。回路基板２の上面には半導体チップ５０が搭載されている。また、回路基板２には、電源パターン６２Ｖ〜６４Ｖ、グランドパターン６２Ｇ〜６４Ｇ、信号パターン６２Ｓ〜６４Ｓが設けられている。電源パターン６４Ｖ、グランドパターン６４Ｇ、信号パターン６４Ｓは、回路基板２の下面に設けられた外部端子を構成する。半導体チップ５０の種類については特に限定されないが、少なくとも、電源端子６１Ｖ、グランド端子６１Ｇ、信号端子６１Ｓを有している。これらの端子６１Ｖ，６１Ｇ，６１Ｓは、それぞれ電源パターン６２Ｖ、グランドパターン６２Ｇ、信号パターン６２Ｓに接続されている。
電源パターン６２Ｖは、ビア導体６５Ｖを介して電源パターン６３Ｖに接続される。また、電源パターン６３Ｖは、ビア導体６６Ｖを介して電源パターン６４Ｖに接続されるとともに、ビア導体６７Ｖを介して薄膜キャパシタ１の上部電極層２０に接続される。グランドパターン６２Ｇは、ビア導体６５Ｇを介してグランドパターン６３Ｇに接続される。また、グランドパターン６３Ｇは、ビア導体６６Ｇを介してグランドパターン６４Ｇに接続されるとともに、ビア導体６７Ｇを介して薄膜キャパシタ１の下部電極層１０に接続される。
これにより、薄膜キャパシタ１の一方の容量電極（上部電極層２０）に電源電位が与えられ、他方の容量電極（下部電極層１０）にグランド電位が与えられることから、半導体チップ５０に対するデカップリングコンデンサとして機能する。
信号パターン６２Ｓは、ビア導体６５Ｓを介して信号パターン６３Ｓに接続される。また、信号パターン６３Ｓは、貫通孔１ａを通過するビア導体６６Ｓを介して信号パターン６４Ｓに接続される。このように、薄膜キャパシタ１に貫通孔１ａを設ければ、薄膜キャパシタ１を大きく迂回することなく、信号用のビア導体６６Ｓを最短距離で信号パターン６４Ｓに接続することができる。
薄膜キャパシタ１の回路基板２への埋め込みは、ロールラミネータを用いることができる。つまり、模式的な拡大断面図である図４に示すように、絶縁樹脂層４１を形成した後、ロール３を回転させながら絶縁樹脂層４１の表面に薄膜キャパシタ１をラミネートすることができる。ロールラミネータを用いて薄膜キャパシタ１を搭載する際には、ロール３の加重が加わる部分において薄膜キャパシタ１に曲げ応力が加わる。この時、符号Ｂで示す領域、つまり、誘電体層３０に設けられた貫通孔３０ａのエッジ部分に強い応力が加わると、誘電体層３０にクラックや剥離が生じることがある。このような現象は、下部電極層１０のヤング率が大きい場合には特に顕著である。
しかしながら、本実施形態による薄膜キャパシタ１は、誘電体層３０に設けられた貫通孔３０ａのエッジ部分が垂直ではなく、テーパー面Ｔ１，Ｔ２を有していることから、強い応力が加わっても柔軟に変形し、局所的な応力の集中が生じない。これにより、薄膜キャパシタ１を回路基板２に埋め込む工程において、誘電体層３０にクラックや剥離が生じにくくなることから、製品の信頼性が向上する。ここで、応力をより分散させるためには、貫通孔３０ａのエッジをテーパー角θ２の小さいテーパー面Ｔ２のみによって構成すれば良いが、この場合、領域Ａ２０の占有面積が大きくなり、キャパシタンスが減少してしまう。しかしながら、本実施形態においては、貫通孔３０ａのエッジ部分を全てテーパー面Ｔ２とするのではなく、領域Ａ２２と領域Ａ１０の間にテーパー角がθ１（＞θ２）であるテーパー面Ｔ１を設けていることから、領域Ａ２０の占有面積が抑えられる。これにより、キャパシタンスと信頼性を両立させることが可能となる。
ここで、誘電体層３０のクラックや剥離を防止するためには、テーパー面Ｔ２がテーパー面Ｔ１より長いこと、つまり、Ａ２２＞Ａ２１とすることが好ましく、テーパー面Ｔ１の長さを０．１μｍ以上、３μｍ以下とし、テーパー面Ｔ２の長さを１μｍ以上、１０μｍ以下とすることが好ましい。
次に、本実施形態による薄膜キャパシタ１の製造方法について説明する。
図５〜図９は、本実施形態による薄膜キャパシタ１の製造方法を説明するための工程図である。
まず、図５に示すように、厚さ１５μｍ程度のＮｉからなる下部電極層１０を用意し、その表面にチタン酸バリウムなどからなる誘電体層３０を形成し、焼成する。この時、下部電極層１０にも高温が加わるが、下部電極層１０の材料としてＮｉなどの高融点金属を用いることにより、焼成温度に耐えることが可能である。
次に、図６に示すように、誘電体層３０の表面に上部電極層２０を形成する。上部電極層２０は、スパッタリング又は無電解メッキによって薄いシード層Ｓを形成した後、シード層Ｓを給電体とした電解メッキを行うことにより形成することができる。これにより、薄いシード層Ｓと厚い電解メッキ層Ｐの積層体からなる上部電極層２０が形成される。
次に、図７に示すように、下部電極層１０を例えば１０μｍ程度に薄くした後、図８に示すように、上部電極層２０をパターニングすることにより、貫通孔２０ａ，２０ｂを形成する。次に、図９に示すように、誘電体層３０のうち貫通孔２０ａ，２０ｂから露出する部分をパターニングすることによって貫通孔３０ａ，３０ｂを形成する。
図１０は貫通孔３０ａの平面図である。図１０に示す例では、貫通孔３０ａの平面形状が円形であり、貫通孔３０ａの内壁面は、リング状のテーパー面Ｔ１と、テーパー面Ｔ１の内側に位置するリング状のテーパー面Ｔ２によって構成される。上述の通り、テーパー面Ｔ２のテーパー角θ２は、テーパー面Ｔ１のテーパー角θ１よりも小さい。このような特性を有するテーパー面Ｔ１，Ｔ２を形成する方法については特に限定されないが、例えば、下記の方法を用いることができる。
まず、図１１（ａ）に示すように、誘電体層３０の表面に開口部の径がφ１であるマスクＲ１を形成し、マスクＲ１を介して誘電体層３０をウェットエッチングする。ここで、マスクＲ１の開口部の径φ１は、最終的に形成する貫通孔３０ａよりも小さく設計する。エッチング液としては、フッ化アンモニウムと塩酸の混合溶液を用いることができる。この時、エッチング液の組成や温度、エッチング時間、エッチング液の供給方法などを調整することにより、サイドエッチが進行しにくい条件に設定する。これにより、貫通孔３０ａの内壁面はテーパー面となる。
次に、マスクＲ１を除去した後、図１１（ｂ）に示すように、誘電体層３０の表面に開口部の径がφ２であるマスクＲ２を形成し、マスクＲ２を介して誘電体層３０を再度ウェットエッチングする。ここで、マスクＲ２の開口部の径φ２は、マスクＲ１の開口部の径φ１よりも大きく、最終的に形成する貫通孔３０ａとほぼ同じか、やや小さく設計する。エッチング液としては、フッ化アンモニウムと塩酸の混合溶液を用いることができる。この時、エッチング液の組成や温度、エッチング時間、エッチング液の供給方法などを調整することにより、サイドエッチが進行しやすい条件に設定する。これにより、誘電体層３０の新たなエッチング面は、テーパー角が大きくなる。テーパー角が大きい部分はテーパー面Ｔ１に相当し、その内側に位置するテーパー角が小さい部分はテーパー面Ｔ２に相当する。
このように、異なるマスクＲ１，Ｒ２を用いた２段階のウェットエッチングを行えば、テーパー角θ１の大きいテーパー面Ｔ１とテーパー角θ２の小さいテーパー面Ｔ２を確実に形成することが可能となる。
或いは、図１２に示すように、誘電体層３０の表面に開口部の径がφ３であるマスクＲ３を形成し、マスクＲ３を介して誘電体層３０をウェットエッチングする。ここで、マスクＲ３の開口部の径φ３は、最終的に形成する貫通孔３０ａよりも小さく設計する。エッチング液としては、フッ化アンモニウムと塩酸の混合溶液を用いることができる。この時、エッチング液の組成や温度、エッチング液の供給方法などを調整するとともに、エッチング時間を長く設定することにより、サイドエッチがより進行しやすい条件に設定する。これにより、マスクＲ３の開口部の径φ３よりも大きな貫通孔３０ａを形成することができる。そして、マスクＲ３で覆われた部分は、サイドエッチの進行によりテーパー角θ１の大きいテーパー面Ｔ１となり、マスクＲ３の開口部と重なる部分は、テーパー角θ２の小さいテーパー面Ｔ２となる。
このように、誘電体層３０のサイドエッチを利用すれば、より少ない工程数でテーパー角θ１の大きいテーパー面Ｔ１とテーパー角θ２の小さいテーパー面Ｔ２を形成することが可能となる。
図１１及び図１２に示したいずれの方法においても、サイドエッチ量を正確に制御するには、誘電体層３０を構成するチタン酸バリウムなどの結晶が柱状構造を有していることが好ましい。これによれば、厚み方向よりも平面方向におけるエッチング速度が高くなることからサイドエッチが進行しやすくなる。これにより、貫通孔３０ａのテーパー角を制御しやすくなる。
そして、下部電極層１０のうち貫通孔３０ａから露出する部分をパターニングすることによって貫通孔１０ａを形成すれば、図１に示した本実施形態による薄膜キャパシタ１が完成する。
このように、本実施形態においては、誘電体層３０に貫通孔３０ａを形成する際、テーパー角θ１の大きいテーパー面Ｔ１とテーパー角θ２の小さいテーパー面Ｔ２が形成されるような条件でウェットエッチングを行っていることから、上部電極層２０の面積を十分に確保しつつ、回路基板２への実装時において懸念される誘電体層３０のクラックや剥離を防止することが可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態においては、貫通孔３０ａの内壁面を構成するテーパー面Ｔ１とテーパー面Ｔ２に明確な境界が存在する場合を例に説明したが、図１３に示すように、テーパー面Ｔ１とテーパー面Ｔ２の間に明確な境界が存在せず、テーパー角が連続的に変化する形状であっても構わない。また、図１４に示す例のように、テーパー面Ｔ２よりもさらに貫通孔３０ａの中心側にテーパー面Ｔ２よりもテーパー角の大きい別のテーパー面Ｔ３が存在しても構わない。
１ 薄膜キャパシタ
１ａ，１０ａ，２０ａ，２０ｂ，３０ａ，３０ｂ 貫通孔
２ 回路基板
３ ロール
１０ 下部電極層
２０ 上部電極層
４１〜４３ 絶縁樹脂層
５０ 半導体チップ
６１Ｇ グランド端子
６１Ｓ 信号端子
６１Ｖ 電源端子
６２Ｇ〜６４Ｇ グランドパターン
６２Ｓ〜６４Ｓ 信号パターン
６２Ｖ〜６４Ｖ 電源パターン
６５Ｇ〜６７Ｇ，６５Ｓ〜６７Ｓ，６５Ｖ〜６７Ｖ ビア導体
Ｐ 電解メッキ層
Ｒ１〜Ｒ３ マスク
Ｓ シード層
ＳＬ スリット
Ｔ１〜Ｔ３ テーパー面
θ１，θ２ テーパー角

Claims (9)

  1. 下部電極層と、
    上部電極層と、
    前記下部電極層と前記上部電極層の間に配置された誘電体層と、を備え、
    前記誘電体層は貫通孔を有しており、
    前記貫通孔の内壁面は、第１のテーパー面及び前記第１のテーパー面よりも前記貫通孔の中心側に位置する第２のテーパー面を有し、
    前記第１及び第２のテーパー面は、前記上部電極層で覆われておらず、
    前記第１及び第２のテーパー面は、前記下部電極層の表面に対してそれぞれ第１及び第２のテーパー角を有し、
    前記第１のテーパー角よりも前記第２のテーパー角の方が小さいことを特徴とする薄膜キャパシタ。
  2. 前記第２のテーパー面は、前記第１のテーパー面より長いことを特徴とする請求項１に記載の薄膜キャパシタ。
  3. 前記第１のテーパー面の長さは０．１μｍ以上、３μｍ以下であり、前記第２のテーパー面の長さは１μｍ以上、１０μｍ以下であることを特徴とする請求項２に記載の薄膜キャパシタ。
  4. 前記第１のテーパー角は５°以上、７５°以下であり、前記第２のテーパー角は３°以上、４５°以下であることを特徴とする請求項１乃至３のいずれか一項に記載の薄膜キャパシタ。
  5. 前記下部電極層がＮｉからなることを特徴とする請求項１乃至４のいずれ一項に記載の薄膜キャパシタ。
  6. 請求項１乃至５のいずれ一項に記載の薄膜キャパシタを内蔵する回路基板。
  7. 下部電極層の表面に誘電体層を形成する第１の工程と、
    前記誘電体層の表面に上部電極層を形成する第２の工程と、
    前記上部電極層及び前記誘電体層に貫通孔を形成する第３の工程と、を備え、
    前記第３の工程は、前記誘電体層に形成される前記貫通孔の内壁面が、第１のテーパー面及び前記第１のテーパー面よりも前記貫通孔の中心側に位置する第２のテーパー面を有し、前記第１及び第２のテーパー面は、前記下部電極層の表面に対してそれぞれ第１及び第２のテーパー角を有し、前記第１のテーパー角よりも前記第２のテーパー角の方が小さくなるよう、ウェットエッチングによって行うことを特徴とする薄膜キャパシタの製造方法。
  8. 前記第３の工程は、前記誘電体層の貫通孔よりも径の小さい第１のマスクを介して前記誘電体層をウェットエッチングする第１のウェットエッチング工程と、前記第１のマスクよりも径の大きい第２のマスクを介して前記誘電体層をウェットエッチングすることにより、前記第１のマスクで覆われ、前記第２のマスクの開口部と重なる領域に前記第１のテーパー面を形成し、前記第１及び第２のマスクの開口部と重なる領域に前記第２のテーパー面を形成する第２のウェットエッチング工程とを含むことを特徴とする請求項７に記載の薄膜キャパシタの製造方法。
  9. 前記第３の工程は、前記誘電体層の貫通孔よりも径の小さいマスクを介して前記誘電体層をウェットエッチングすることにより、前記マスクで覆われた領域に前記第１のテーパー面を形成し、前記マスクの開口部と重なる領域に前記第２のテーパー面を形成することを特徴とする請求項７に記載の薄膜キャパシタの製造方法。
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