JP2007184324A - キャパシタ、チップキャリア型キャパシタ、半導体装置および実装基板ならびにキャパシタの製造方法 - Google Patents

キャパシタ、チップキャリア型キャパシタ、半導体装置および実装基板ならびにキャパシタの製造方法 Download PDF

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Abstract

【課題】高周波特性をより改善したキャパシタ提供する。
【解決手段】方形状の第１のパッドおよび第２のパッドと、第２のビアを通すための開口が設けられ、第１のビアを介して第１のパッドと接続された第１の電極と、第１および第２のビアを通すための開口がビア毎に設けられ、第３のビアを介して第２のパッドと接続された第２の電極と、第１および第２の電極の間に設けられ、第１および第２のビアを通すための開口をビア毎に備えた誘電体とを有する。そして、第２のビアが前記第２のパッドの中心で接続され、第３のビアが第２のパッドの中心と頂点との間で第２のパッドに接続されている。
【選択図】図１

Description

本発明は、回路素子などのノイズを防止するためのキャパシタおよびチップキャリア型キャパシタと、キャパシタを有する半導体装置および実装基板と、キャパシタの製造方法とに関する。
従来、半導体素子を搭載する実装基板にはノイズを防止するための多数のキャパシタをＬＳＩ周辺に実装していた。
ＬＳＩにクロック動作等による急激な負荷ｉがかかると、電源とＬＳＩの間の配線に存在する抵抗ＲとインダクタンスＬによって（１）式に相当する電圧降下△Ｖが生じる。
△Ｖ＝Ｒ×ｉ−Ｌ×ｄｉ／ｄｔ・・・・・・（１）
ここでＬの符号が「−（マイナス）」なのは、誘導起電力は瞬時に発生した電流を打ち消すように生じるからである。したがって配線のＬ、負荷変動ｄｉが大きいほど、および変動時間ｄｔが小さいほど電圧降下△Ｖの絶対値が増加する。近年、ＬＳＩのクロック周波数が数百ＭＨｚを越えるような高速になってきている。デジタル回路におけるパルス波形の立ち上がり時間ｔｒが負荷の変動時間ｄｔと等価になる。クロック周波数が大きくなるほど立ち上がり時間ｔｒが短くなるため、電圧降下△Ｖは大きくなる。
このような電圧降下を小さくするためには、ＬＳＩの電源ライン−グランドライン間に並列にキャパシタを接続することが有効である。このキャパシタを一般にデカップリングキャパシタと称する。ＬＳＩのクロック周波数が大きくなると、負荷変動の際に一時的に降下した電圧を電源から補償するのは時間的に間に合わなくなるため、ＬＳＩの近くに接続したデカップリングキャパシタから電荷を供給することによってＬＳＩの電圧降下を補償する。しかし、キャパシタの等価直列抵抗（ＥＳＲ）および等価直列インダクタンス（ＥＳＬ）と、キャパシタからＬＳＩまでの配線抵抗Ｒlおよび配線インダクタンスＬlとの影響により（１）式の△Ｖが生じていた。
さらに、回路には上記ＥＳＲ，ＥＳＬ，Ｒl，Ｌlが存在するために、ある周波数でＬＣ共振が発生し、それ以上の周波数においてはキャパシタとして有効に機能しなくなる問題がある。したがって、ＬＳＩのクロック周波数が大きくなるとデカップリングキャパシタのＬＣ共振周波数ｆを高くする必要がある。ＬＣ共振周波数ｆは（２）式で表される。
ｆ2＝１／（４×π2×Ｌ×Ｃ）・・・・・・（２）
そのため、Ｃが小さく、かつＬが小さいコンデンサをデカップリングキャパシタとして選択する必要があった。デカップリングキャパシタとしては、高周波特性が比較的よい０．１μＦ、またはそれ以下の容量を有する積層セラミックコンデンサがよく用いられてきた。積層セラミックコンデンサは電解コンデンサと比較してＥＳＲが小さいだけでなく、ＥＳＬが小さいという利点があるためである。
しかし、Ｃが小さいため、必要な電荷を充電するためには多くのコンデンサを並列に接続する必要があった。ただし、並列にコンデンサを接続してもｆは変化せずに、コンデンサからＬＳＩ間の配線のＲl，Ｌlのために充分な特性が得られていなかった。従来、ＬＳＩの電圧降下を補償するためのデカップリングキャパシタとしてよく用いられていた積層セラミックコンデンサを例に取ると、配線のＲ，Ｌを無視しても、容量Ｃ＝０．０１μＦ、ＥＳＬ＝０．４ｎＨであった。（２）式より、このコンデンサの共振周波数ｆは約８０ＭＨｚにしか満たなかった。
一方、非特許文献１に記載されているように、コンデンサの誘電体厚みが小さくなるのにしたがってＥＳＬが小さくなることが知られている。このことから薄膜キャパシタを用いた半導体装置に関する発明がいくつか報告されている。例えば、特許文献１、特許文献２などである。しかし、これらの文献に開示された技術では、キャパシタからＬＳＩ間の配線のＲl，Ｌlに起因する△Ｖを解決することはできなかった。
そこで、半導体素子に短距離で接続できるチップキャリア型のキャパシタの構造が、特許文献３、特許文献４、特許文献５、特許文献６、特許文献７などに提案されている。特許文献８には半導体素子上にキャパシタを一体形成した構造が報告されている。
「日経エレクトロニクス」1999.4.19号、Ｐ１４４〜１５６ 特開平１１−４５８２２号公報 特開平８−９７３６０号公報 特開２００５−３３１９５号公報 特開２００１−３３８８３６号公報 特開２００２−８３８９２号公報 特開２００２−８９４２号公報 特許第３４６５４６４号公報 特開２００２−１２４６３６号公報
しかし、特許文献３については基板と半導体素子を接続するキャパシタ（コンデンサ）内の配線に折れ曲がっているものが存在し、高周波特性に問題があった。また、特許文献４、特許文献５、特許文献６については、容量が不十分である問題や構造形成が困難となる問題があった。
具体的には、特許文献４の図２に示すようにキャパシタを形成するＭＩＭ(Metal Insulator Metal)構造が分割されており、基板上でＭＩＭの占める割合が小さく大容量化できない。また、ＭＩＭ部の上部電極を誘電体面積よりも小さくする必要があるため、半導体素子の高密度化に伴いビアピッチが微細になった場合、ＭＩＭ構造を形成できる面積が極端に小さくなる問題がある。
特許文献５については貫通孔の縁にキャパシタ電極を取り出す構造となっており接続が困難である。また、ビアピッチが微細になった場合、貫通孔の縁から電極を取り出す必要があるためＭＩＭ面積が小さくなる問題がある。
特許文献６に開示された技術の問題点は、次のとおりである。特許文献６の図１に示すように、このコンデンサ装置は、基板のビア直上から上下電極を引き出す構造になっている。この構造を実現するためには下部電極をパターニングした後に誘電体を成膜する必要がある。この製法による構造では、キャパシタのリーク特性不良を発生したり、下部電極パターン端面で誘電体膜の厚みが小さくなりショート不良を発生したりする問題がある。
また、特許文献８には半導体素子上にキャパシタを一体形成した構造が報告されている。特許文献８の図８および図７（ｂ）にそれぞれ平面図および断面図が示されており、パッド電極は円形状に設けられ、上部電極引き出しビアはリング状に形成されている。この構造ではパッドピッチが微細になった場合、リングの幅を小さくしなければ構造を形成できなくなる。さらにはビアピッチが小さいと円形状の引き出しビアは形成そのものが困難になってしまう問題がある。リング幅を小さくして構造が形成できた場合であっても、ビア断面積が小さくなってしまうためビアの電気抵抗が大きくなり、キャパシタのＥＳＲが大きくなってしまい、高周波特性が悪くなってしまう問題があった。
以上説明したように、従来のコンデンサ部品では周波数特性が充分でない問題があった。また、高周波特性に優れた薄膜キャパシタにおいてもキャパシタからＬＳＩまでの配線ＲlおよびＬlのために高周波での特性が充分ではなかった。また、薄膜キャパシタを半導体素子に短距離で接続できるチップキャリア型のキャパシタにおいても構造上の問題から高周波特性が不十分であったり、容量が不足していたり、リーク不良やショート不良を発生する問題があった。
本発明は上述したような従来の技術が有する問題点を解決するためになされたものであり、高周波特性をより改善したキャパシタ、チップキャリア型キャパシタ、半導体装置および実装基板ならびにキャパシタの製造方法を提供することを目的とする。
上記目的を達成するための本発明のキャパシタは、
外部から印加される所定の電位を伝導するための第１のビアが接続された、方形状の第１のパッドと、
外部から印加される、前記所定の電位と異なる電位を伝導するための第２のビアが接続された、方形状の第２のパッドと、
前記第２のビアを通すための開口が設けられ、前記第１のビアを介して前記第１のパッドと接続された第１の電極と、
前記第１および第２のビアを通すための開口がビア毎に設けられ、第３のビアを介して前記第２のパッドと接続された第２の電極と、
前記第１および第２の電極の間に設けられ、前記第１および第２のビアを通すための開口をビア毎に備えた誘電体とを有し、
前記第２のビアが前記第２のパッドの中心で接続され、
前記第３のビアが前記第２のパッドの中心と頂点との間で該第２のパッドに接続されている構成である。
本発明では、第１および第２のパッドが方形状であり、第３のビアが方形状パッドの頂点近傍に接続されているため、パッドが円形状の場合に比べて、接続位置の自由度が増すとともに、第３のビアの断面積をより大きくすることが可能となる。
本発明によれば、半導体素子接続パッドを方形状とし、キャパシタの２つの電極の一方に接続するためのビアを方形状パッドの頂点近傍に設けることにより、半導体素子接続パッドが円形の場合に比べてビアの断面積が大きくなる。そのため、ビアの電気抵抗が小さくなり、キャパシタのＥＳＲを大きくすることなく、高周波特性に優れたキャパシタを実現できる。
本発明のキャパシタは、下部電極、誘電体および上部電極を有し、外部と電気的に接続するためのパッドを方形状にし、上部電極とパッドとを接続するためのビアを方形状パッドの頂点近傍に設けた構成である。
（第１の実施形態）
次に、本発明の実施の形態について図面を参照して詳細に説明する。
本実施形態のチップキャリア型キャパシタの構成を説明する。図１は本実施形態のチップキャリア型キャパシタを用いた半導体素子接続パッドの平面模式図である。ここでは、ＭＩＭ型キャパシタを用いている。
図１に示すように、キャパシタ１上の半導体素子接続パッド１３は、電源パッド２と、グランドパッド３と、信号パッド４とを有する。図１では、電源パッド２が４つあり、グランドパッド３が３つあり、信号パッド４が２つあるが、各パッドの数はこの場合に限らない。各パッドの平面パターンは方形である。各パッドには下方の導電層と接続するためのビアが接続されている。
図２は図１のＡ−Ａ'断面を示す断面構造図である。図２は、電源パッド２、グランドパッド３、および信号パッド４の各パッドの中心を通り、かつ各パッドの方形パターンの辺に平行な線で切った断面を示す。図２に示すように、キャパシタ１は、ベース基板７上に順に設けられた下部電極９、誘電体１０および上部電極１１を有する。上部電極１１と誘電体１０には、各パッドから伸びる基板接続ビア５をベース基板７に通すための抜きパターンが形成されている。下部電極９には、電源パッド２および信号パッド４から伸びる基板接続ビア５をベース基板７に通すための抜きパターンが形成されている。キャパシタ１は、電極がビアと接続される部位を除いて絶縁体１２で覆われている。
ベース基板７には、キャパシタ１が形成された面から基板内へ垂直方向に伸びる基板ビア８が設けられている。グランドパッド３は、基板接続ビア５および下部電極９を介して基板ビア８に接続されている。電源パッド２および信号パッド４は、基板接続ビア５を介して基板ビア８と接続されている。
図３は図１のＢ−Ｂ'断面を示す断面構造図である。図３は電源パッド２の方形パターンを対角線で切った断面を示す。図３に示すように、電源パッド２は、絶縁体１２を貫通する上部電極接続ビア６を介してキャパシタ１の上部電極１１と接続されている。
図１の破線に示すように、基板接続ビア５は各パッドの中心に接続されている。基板接続ビア５の断面形状は円形である。上部電極接続ビア６は上記３種類のパッドのうち電源パッド２に接続されている。上部電極接続ビア６の電源パッド２の接続部位は、基板接続ビア５とパッドの各頂点との間に１箇所ずつ設けられている。１つの電源パッド２に上部電極接続ビア６との接続部位が４箇所ある。接続部位は、基板接続ビア５よりもパッドの頂点に近い側に配置されている。そして、上部電極接続ビア６の断面形状は、パッドの頂点とその頂点を挟む２辺に沿った形状を反映した三角形である。そのため、上部電極接続ビア６はそれぞれの辺からの距離が同等である。
図１から図３を参照して説明したように、電源パッド２が上部電極１１および基板ビア８と接続されており、グランドパッド３が下部電極９を介して基板ビア８と接続されている。信号パッド４は、キャパシタ１とは電気的に絶縁され、基板ビア８に接続されている。
図４は誘電体および上部電極のパターンを示す平面模式図である。図４に示すように、誘電体１０および上部電極１１のそれぞれの平面パターン１４は、基板接続ビア５を通すための抜きパターン５０がパッドの位置に対応して複数設けられている。これに対して、下部電極９の平面パターンは、図４に示す平面パターン１４においてグランドパッド３の下方の抜きパターン５０が設けられていない構成である。上部電極１１が電源プレーンに相当し、下部電極９がグランドプレーンに相当する。図４に示す平面パターンは、電荷が蓄積される面に相当する。
図２および図３に示したように、下部電極９、誘電体１０および上部電極１１のパターンについて、基板接続ビア５を通すための抜きパターンは、下部電極９、誘電体１０、上部電極１１の順に少しずつ大きくなっている。そのため、上部電極１１の垂直方向の投影面下には常に誘電体１０および下部電極９が存在する。また、誘電体１０の垂直方向の投影面下には常に下部電極９が存在する。下部電極９、誘電体１０、上部電極１１の順に抜きパターンが大きいことは信頼性上有効である。これは、各パターンを形成する際、下地パターンからはみ出して形成することが抑制され、電極間のリーク電流が増加することを防げるからである。なお、パターン間の合わせずれを防げれば、上部電極１１および誘電体１０の開口部の大きさが同じであってもよい。また、電源パッド２および信号パッド４の下部の誘電体１０および下部電極９の抜きパターンの大きさが同じであってもよい。
ここで、下部電極９においてグランドパッド３の下部に抜きパターンを設ける場合を説明する。図５は下部電極の平面パターンの他の例を示す断面図である。図５に示すように、下部電極９においてグランドパッド３の下部に抜きパターンが設けられている。この抜きパターンの直径はグランドパッド３に接続される基板接続ビア５の直径に等しいか、それよりも小さい。そのため、下部電極９は、基板接続ビア５と少なくとも抜きパターンの内部で接続され、基板接続ビア５を介してグランドパッド３と接続される。このようにして、下部電極９とグランドパッド３との接続に支障がなければグランドパッド３の下方の下部電極９にも抜きパターンを設けてよい。
なお、図１に示した電源パッド２とグランドパッド３の配置が逆であってもよい。これらの配置が入れ替わった場合、電源パッド２が下部電極９を介して基板ビア８に接続される。また、グランドパッド３は、基板ビア８と直接接続され、かつ、絶縁体１２に設けられたビアを介して上部電極１１と接続される。２つの導体で誘電体を挟んだＭＩＭ構造の領域はパターン面積の一番小さい上部電極１１で決定され、電源プレーンとグランドプレーンとが反対になってもＭＩＭ構造の領域に変化はない。
また、半導体素子接続パッド１３の形状は方形に限定されないが、半導体素子接続パッド１３の形状を方形にすると、上部電極接続ビア６を方形状パッドの頂点近傍に設けることが可能となり、接続位置の自由度が増す。これにより、ＭＩＭ構造の平面パターン面積をより大きくしたキャパシタ構造を実現できる。また、半導体素子接続パッド１３に方形状パッドを採用し、上部電極接続ビア６を方形状パッドの頂点近傍に設けることにより、半導体素子接続パッドが円形の場合に比べてビアの断面積（基板面に対して垂直な方向で切った断面の面積）を大きくすることが可能となる。このことによりキャパシタのＥＳＲを大きくすることなく、高周波特性に優れたキャパシタを実現できる。
絶縁体１２に設けられる基板接続ビア５および上部電極接続ビア６のサイズは限定されないが、基板接続ビア５のサイズが大きすぎるとＭＩＭ面積が小さくなり、基板接続ビア５のサイズが小さすぎると基板ビア８や下部電極との接続が不十分となる。そのため、基板接続ビア５は基板ビア８や下部電極に確実に接続できるサイズが望ましい。また、図２に示すように、図１のＡ−Ａ’で切った断面では、隣接する基板接続ビア５の間で、絶縁体の上部電極接続ビア６は存在しない構造となっており、基板接続ビア５の間にはＭＩＭ構造が形成されている。
本実施形態のキャパシタでは、基板のビアピッチ、すなわち半導体素子のパッドピッチが小さくなった場合においても、隣接する基板接続ビア間に上部電極を引き出す必要がないため、図４に示したように基板全面に渡って一体のキャパシタを形成することが可能となる。
また、上部電極接続ビア６は、図１および図３に示したように、１つの基板接続ビア８を基準にすると２番目に近い他の基板接続ビア８との間で、方形状パッドの頂点付近に配設されている。これにより、半導体素子接続パッドをベース基板７の基板ビア８へ直接接合するとともに、上部電極１１への直接接合も実現可能となる。絶縁体１２に設けられる基板接続ビア５および上部電極接続ビア６の形状は限定されないが、図１の平面透視図に示したように基板接続ビア５が円形の場合、上部電極接続ビア６は方形状パッドの頂点近傍で面積を大きくとれる形状（図では三角形）にすることは有効である。
図６は基板接続ビアおよび上部電極接続ビアの他の形状例を示す平面透視図である。図６に示すように、基板接続ビア５および上部電極接続ビア６のいずれも断面形状が円形である。上記ビア形状を円形にすることは、角形構造に比較して応力集中する箇所がないために信頼性向上に有利である。
図７は基板接続ビアおよび上部電極接続ビアの他の形状例を示す平面透視図である。図７に示すように、基板接続ビア５の断面形状が菱形であり、上部電極接続ビア６の断面形状が三角形である。この断面形状の基板接続ビア５を用いた場合、上部電極および誘電体の抜きパターンは、その断面形状に対して相似形で、かつサイズが大きくなるが、キャパシタの電荷を貯えるための面積となるＭＩＭ面積をより大きくする必要がある。
図８は図７に示したビア形状に対応する誘電体および上部電極のパターンを示す平面図である。図８に示すように、平面パターン５２においてビア形成部位に抜きパターン５３が設けられている。図７に示したような基板接続ビア５と上部電極接続ビア６を組み合わせることで、基板接続ビア５の断面形状の面積を大きくすることが可能となる。そのため、基板ビア８からの電源、グランド、あるいは信号のインピーダンスを低下させたい場合に有効となる。
図９は基板接続ビアおよび上部電極接続ビアの他の形状例を示す平面透視図である。図９に示すように、半導体素子接続パッドが千鳥格子を形成するように配置されている。図９に示すパッド配置は、図１に示した平面パターンについて９つのパッドの真中に位置する電源パッド２の中心を軸にして時計周りに４５度回転させ、さらに４つの電源パッド２ａ〜２ｄを外周に設けたものである。上述したように、上部電極接続ビア６と電源パッド２との接続部位は電源パッド２の頂点近傍に位置している。電源パッド２が隣接して設けられていないため、上部電極接続ビア６が接続されるパッド同士が隣り合うことがない。
なお、図７に示した場合や図９に示した場合でも、図２に示したのとは逆に、下部電極を電源プレーンとし、上部電極をグランドプレーンとしてもよい。
次に、上記各構成の材質について説明する。
ベース基板７およびそのビアの材質は限定されない。ベース基板７としては、薄膜キャパシタを形成するためには基板表面の平滑度が高い基板が望ましく、ＳｉおよびＧａＡｓ等の半導体基板やガラス、サファイア、セラミックスおよび樹脂等の絶縁体基板が好適である。
ベース基板７に、半導体基板や非絶縁基板を用いる場合を説明する。図１０は非絶縁基板を用いた場合のベース基板の一構成例を示す断面模式図である。図１０に示すように、ベース基板は、基板ビア８と、この基板ビア８の側壁を覆う絶縁膜１６とを非絶縁基板１５に有する構成である。基板ビア８の側壁を絶縁体で覆うことにより、基板が半導体や非絶縁性の材質であっても、基板ビア間のショートを防ぐだけでなく、リーク電流を抑制できる。
下部電極９を形成するための導電層である下部電極層の材質は限定されるものではないが、ベース基板７との密着性に優れ誘電体１０への拡散が少ない金属または合金が望ましい。例えば、Ｔｉ，Ｃｒ，ＴａおよびＭｏ等の活性金属と、Ｐｔ，Ｒｕ，ＴｉＮおよびＡｕ等の高バリア性金属とをベース基板７側から順に成膜するのが好適である。
上部電極１１を形成するための導電層である上部電極層の材質も同様に限定はされないが、誘電体１０への拡散の少ないものが望ましい。例えば、Ｐｔ，Ｒｕ，ＴｉＮ，Ａｕ等が好適である。
誘電体１０を形成するための誘電体層の材質も限定されず、酸化タンタル，酸化アルミニウムおよび酸化シリコン等の高絶縁性の材料であればよい。高誘電率を有するペロブスカイト構造を有する化合物がより好適である。ペロブスカイト構造を有する化合物として望ましいは、次の３つの化合物である。１つ目は、ＳｒＴｉＯ3またはＳｒＴｉＯ3のＳｒの一部をＢａに置換した（Ｓｒ，Ｂａ）ＴｉＯ3である。２つ目は、ＰｂＴｉＯ3やＢａＴｉＯ3を骨格としてＰｂ，Ｂａサイト（Ａサイト）の一部をＳｒ，Ｃａ，Ｌａ等で置換することによってＡサイトの平均原子価を２価にした複合ペロブスカイト化合物である。３つ目は、Ｔｉ（Ｂサイト）の一部をＭｇ，Ｗ，Ｎｂ，Ｚｒ，Ｎｉ，Ｚｎ等で置換してＢサイトの平均原子価を４価にした複合ペロブスカイト化合物である。
半導体素子接続パッド１３の材質は限定されないが、めっきで形成するのが好適である。例えば、Ｃｕ等が適しており、Ｃｕの下地にＴｉ等の密着層があってもよい。Ｃｕめっき膜の厚みは限定されないが、１から２０μｍ程度が好適である。また、半導体素子に接合する際には表面側からＡｕ／ＮｉやＳｎ等の表面処理が施されていることがより望ましい。
絶縁体１２の材質や厚みは限定されないが、ＳｉＯ2やＳｉ3Ｎ4からなる無機絶縁膜、またはポリイミド樹脂やエポキシ樹脂が好適である。
次に、本実施形態のチップキャリア型キャパシタの製造方法を説明する。
図１１から１４は本実施形態のチップキャリア型キャパシタの製造方法を示す断面模式図である。
ベース基板７となる、直径４インチのシリコンウエハを水蒸気中９００℃で熱酸化して基板表面に２００ｎｍ厚の酸化膜を形成する。次に、ＤＣマグネトロンスパッタリング法を用いてＴｉとＲｕを酸化膜上に順に成膜する。この積層体を下部電極層５５とした。また、ＴｉおよびＲｕの膜厚はそれぞれ５０ｎｍとした。続いて、ＲＦスパッタリング法を用いて、Ｍｎを５％添加したＳｒＴｉＯ3（ＳＴＯ）を４００℃で５０ｎｍの厚みに成膜し、これを誘電体層５６とした。さらに、Ｔｉをターゲットとし、プロセスガスに窒素を利用したＤＣマグネトロンスパッタリング法を用いて、ＴｉＮを室温で１００ｎｍの厚みに成膜し、これを上部電極層５７とした（図１１）。
図１１に示すように、ベース基板上に下部電極層５５、誘電体層５６および上部電極層５７が全面に渡り形成されている。ＭＩＭ構造を構成する層を連続で成膜しているため、層間の汚染を防ぐことができ、ショート不良やリーク電流不良が発生しにくくなる利点がある。また、誘電体層５６を成膜する際、下部電極のパターニングがされていないため、膜厚のより薄い誘電体層５６を膜厚均一性よく形成することが可能となる。その結果、誘電体５６が薄いと下部電極のパターンエッジなどで起こり易い電流リークを抑制することができる。
図１１で説明した工程の後、フォトリソグラフィー技術を用いてパターニングしたレジストを上部電極層５７上に形成する。続いて、レジストをマスクにして、アンモニア、過酸化水素水および水の混合水溶液で上部電極層５７をエッチングし、上部電極１１を形成する。その後、メチルエチルケトン洗浄および酸素プラズマ洗浄でレジストを除去する。続いて、パターニングしたレジストを上部電極１１および誘電体層５６の露出面上に形成する。このレジストをマスクにして、弗酸と硝酸の混合水溶液で誘電体層５６をエッチングし、誘電体１０を形成する。レジストを除去した後、上部電極１１、誘電体１０および下部電極層５５の露出面上に、パターニングしたレジストを形成する。このレジストをマスクにして、Ａｒイオンミリング法により下部電極層５５をエッチングし、下部電極９を形成する。その後、レジストを除去する。
下部電極９、誘電体１０および上部電極１１からなる積層体の上に感光性ポリイミドをスピンコート法で塗布し、この感光性ポリイミドに対して露光および現像を行ってパターニングする。その後、パターニングされた感光性ポリイミドを窒素気流中３２０℃で２時間キュアして、絶縁体１２を形成する（図１２）。絶縁体１２の膜厚はキュア後１．５μｍであった。
次に、絶縁体１２の上にレジストを塗布し、露光および現像を行って、ベース基板７にビアを形成する部分を開口したレジストパターンを形成する。この開口の位置は半導体素子接続パッド１３に対応している。続いて、その開口に露出した、ベース基板上の酸化膜を弗酸で剥離する。さらに、Ｃ4Ｆ8とＳＦ6の交互切り替えガスによるＩＣＰプラズマエッチングを行って、円柱状のキャビティを半導体素子接続パッド１３に対応した位置に形成する。ここでは、キャビティの寸法を直径５０μｍ、深さ５０μｍとした。本実施形態では、半導体素子接続パッド１３のピッチを１５０μｍとしているため、キャビティのピッチも１５０μｍになる。
次に、キャビティ内と、絶縁体１２の開口内および表面とにプラズマＣＶＤ法を用いてＳｉＯ2を２００ｎｍの厚みで成膜する。この後のめっき処理でビア形成を行う際、ベース基板７に電位をかけられるように、ベース基板７を覆うＳｉＯ2のうち不要な部分を除去する必要がある。そのため、絶縁体１２などが形成されたベース基板７の表面側を保護するとともに、ベース基板７の裏面や側面を露出させるように、レジストパターニングを行う。そして、レジストで覆われていない部位のＳｉＯ2を弗酸で剥離する。レジストを除去した後、ＤＣマグネトロンスパッタリング法を用いて、めっき下地膜として膜厚５０ｎｍのＴｉＮと膜厚３００ｎｍのＣｕとをウエハ側から順に成膜する。その後、電解めっき法を用いてキャビティ内と絶縁体１２の開口内にＣｕめっき膜を充填する。ＣＭＰ(化学的機械的研磨)法で絶縁体１２の表面が露出するまで研磨し、絶縁体１２上に形成されためっき下地膜およびめっき膜を除去する。このようにして、図２および図３で示した基板接続ビア５および上部電極接続ビア６を形成する。
続いて、上部電極接続ビア６および絶縁体１２の上に、めっき下地膜として膜厚５０ｎｍのＴｉと膜厚３００ｎｍのＣｕとを順に成膜する。パッドの位置および形状に対応して開口したレジストパターンを形成し、これをマスクにして電界めっきを行い、レジストパターンの開口部に膜厚５μｍのＣｕ層を堆積させ、半導体素子接続パッド１３を形成する。その後、レジストを剥離し、不要な部位のめっき下地膜をウェットエッチングで除去する。さらに、半導体素子接続パッド１３の上面の一部と絶縁体１２の露出面を感光性エポキシ樹脂で覆ったカバー絶縁体２２を形成する（図１３）。
図１３に示すように、ベース基板７のキャビティにＣｕが埋め込まれ、かつＭＩＭ構造の平面パターンに対応した基板ビア８と、絶縁体１２にＣｕで充填された基板接続ビア５および上部電極接続ビア６と、絶縁体１２上に半導体素子接続パッド１３とを有する構造体が得られる。
図１２に示した構造からベース基板７にビアを形成することにより、ビアの収縮やレジストの不均一の影響を受けずに、ＭＩＭ構造を形成できる利点がある。また、絶縁体１２の形成はベース基板７にビアを形成した後でもよい。
次に、上記構造体の半導体素子接続パッド１３側に別のシリコンウエハを熱剥離テープで接着する。以下では、このシリコンウエハを支持用基板と称する。そして、その支持用基板を保持して、厚みが６０μｍになるまでベース基板７を裏面側から機械的に研削する。続いて、ＳＦ6ガスを用いたＲＩＥ（反応性イオンエッチング）を行って、支持用基板およびキャビティ底部に形成されたＳｉＯ2（自然酸化膜）を除去し、キャビティ底部のＣｕを露出させる。支持用基板の表面のＳｉＯ2を除去するのは、この後の電解めっき工程で電極と接触させるためである。その後、露出させたＣｕ部を含むベース基板７の裏面にプラズマＣＶＤ法でＳｉＯ2を形成する。さらに、レジストをマスクとしてＲＩＥを行ってＣｕ部上のＳｉＯ2を除去し、Ｃｕ部のみ露出させる。その後、レジストを除去する。
続いて、ベース基板７の裏面側に膜厚５０ｎｍのＴｉおよび膜厚３００ｎｍのＣｕをめっき下地膜として成膜した後、レジストをマスクとして電解めっきを行って、図１４に示す裏面パッド２４を形成する。レジストとともに不要なＣｕを除去した後、感光性エポキシ樹脂で裏面側のカバー絶縁体２２を形成する。続いて、カバー絶縁膜２２に露光および現像を行って、図１４に示すように、裏面パッド２４のパターンの中央から周辺までを開口させる。その後、感光性エポキシ樹脂に対するキュア工程を行うことで、上記熱剥離テープと接着した支持用基板が剥離され、図１４に示すチップキャリア型キャパシタの構造が得られる。このキャパシタの容量は７μＦであった。
本実施形態のキャパシタのＭＩＭ構造は、ベース基板７上に全面に渡って下部電極層、誘電体層および上部電極層を順に形成した後、上部電極層から下層にかけて順にエッチングすることにより形成することが可能である。したがって、上記ＭＩＭ構造の各層間がプロセス汚染されることがなく、リーク不良やショート不良の発生が抑制される。
次に、他の構成例について説明する。図１５は本実施形態のチップキャリア型キャパシタの他の構成例を示す断面模式図である。なお、図１４と同様の構成には同一の符号を付し、その詳細な説明を省略する。
図１５に示すように、キャパシタは２層のＭＩＭ構造を有している。キャパシタは、ベース基板７上に下部電極９、誘電体１０、中間電極２０、誘電体１０および上部電極１９が順に形成された構造である。ここでは、各材料は、下部電極９がＴｉおよびＲｕの積層体であり、誘電体１０がＳＴＯであり、中間電極２０がＲｕであり、上部電極１９がＴｉＮである。図１５に示すキャパシタの容量は１３．５μＦであった。ＭＩＭ構造を２層にすることで、図１４に示したキャパシタに比べて約２倍の容量が得られた。
図１５に示したチップキャリア型キャパシタの製造方法は、キャパシタ以外については図１１から図１４で説明した工程と同様である。キャパシタは、以下のようにして形成される。ベース基板７上に上記各材料膜を形成した後、上部電極層のＴｉＮと２つの誘電体層のうち上方側のＳＴＯとをＡｒイオンミリングで一括して加工する。続いて、中間電極２０を形成するための中間電極層と下方側のＳＴＯとを同様にして一括加工する。最後に下部電極層のＴｉおよびＲｕをＡｒイオンミリングで加工し、下部電極９が形成される。これにより、図１５に示した２層のキャパシタ構造が得られる。
図１５に示したキャパシタは、ベース基板上に下部電極層、第１の誘電体層、中間電極層、第２の誘電体層および上部電極層を順に形成した状態で、上部電極からベース基板側に順にエッチングすることにより形成することが可能である。そのため、図１４に示したＭＩＭ構造の場合と同様の効果が得られる。
なお、ベース基板７は以下のような構成であってもよい。ベース基板７の他の構成例を説明する。図１６および図１７はベース基板の他の構成例を示す断面模式図である。
図１６に示すように、ベース基板７は、半導体素子接続パッドに対応した基板ビア８と、基板上に全面に渡って形成された下部電極層５５、誘電体層５６および上部電極層５７とを有する構造である。これら３つの層からなるＭＩＭ構造形成後に基板裏面から基板ビア８を形成してもよく、基板ビア８形成後にＭＩＭ構造を形成してもよい。図１１で説明した工程を経て基板ビア８を形成する場合は、基板の裏面を研磨して基板厚を薄くしてから基板ビア８を形成すればよい。
また、図１７に示すように、ベース基板７は、半導体素子接続パッドに対応したキャビティ３４と、基板上に全面に渡って形成された下部電極層５５、誘電体層５６および上部電極層５７とを有する構造である。このＭＩＭ構造の形成に図１１で説明したのと同様な方法を用いることで、層間の汚染を防ぐことができ、キャパシタのショートやリーク電流不良を抑制できる。図１７に示す場合では、ＭＩＭ構造の下部電極層５５をめっき法で形成する工程でキャビティ内にもめっきが析出する。そのため、キャビティ３４が露出するまでベース基板７の裏面を研磨することで、キャビティ３４をベース基板７のビアとして機能させることができる。研磨はキャビティ３４が露出する直前まで機械的研磨あるいは研削で行い、最終工程はドライプロセスで行うことが望ましい。
また、電極となる層の形成方法は限定されないが、スパッタリング、ＣＶＤ、蒸着またはめっきが好適である。誘電体薄膜の形成方法は限定されないが、スパッタリング、ＣＶＤまたはゾルゲル法が好適である。
（第２の実施形態）
本実施形態のチップキャリア型キャパシタは２層のＭＩＭ構造を有するものである。本実施形態のチップキャリア型キャパシタの構成を説明する。図１８は本実施形態のチップキャリア型キャパシタを用いた半導体素子接続パッドの平面模式図である。ここでは、ＭＩＭ型キャパシタを用いている。なお、第１の実施形態と同様な構成については、その説明を省略する。
図１８に示すように、半導体素子接続パッド１３は、４つの電源パッド２と、３つのグランドパッド３と、２つの信号パッド４とを有する。各パッドの数はこの場合に限らない。各パッドの平面パターンは方形である。各パッドには下方の導電層と接続するためのビアが接続されている。本実施形態では、第１の実施形態と異なり、グランドパッド３にも上部電極接続ビア６が設けられている。
図１９は図１８のＣ−Ｃ'断面を示す断面構造図である。図２０は図１８のＤ−Ｄ'断面を示す断面構造図である。図２１は図１８のＥ−Ｅ'断面を示す断面構造図である。
図１９は、電源パッド２、グランドパッド３、および信号パッド４の各パッドの中心を通り、かつ各パッドの方形パターンの辺に平行な線で切った断面を示す。図１９に示すように、２層ＭＩＭ型キャパシタ１８は、ベース基板７上に順に設けられた下部電極９、誘電体１０、中間電極２０、誘電体１０および上部電極１９を有し、絶縁体１２で覆われている。
図１９に示すように、半導体素子接続パッド１３の各パッドにおいて、中心部下方の上部電極１９、中間電極２０および２つの誘電体１０には抜きパターンが形成されている。電源パッド２および信号パッド４の中心部下方の下部電極９にも抜きパターンが形成されている。電源パッド２と信号パッド４はこれらのパッドと一体となった基板接続ビア５を介して基板ビア８と直接接続されている。グランドパッド３は基板接続ビア５および下部電極９を介して基板ビア８と接続されている。
図２０は電源パッド２の方形パターンを対角線で切った断面を示す。図２０に示すように、電源パッド２は、絶縁体１２を貫通する中間電極接続ビア１７を介して２層ＭＩＭ型キャパシタ１８の中間電極２０と接続されている。
図２１はグランドパッド３の方形パターンを対角線で切った断面を示す。図２１に示すように、グランドパッド３は、絶縁体１２を貫通する上部電極接続ビア６を介して２層ＭＩＭ型キャパシタ１８の上部電極１９と接続されている。上部電極１９と下部電極９とが同電位になるように電気的に接続されている。
図１８の破線に示すように、基板接続ビア５は各パッドの中心に接続されている。基板接続ビア５の断面形状は円形である。中間電極接続ビア１７の電源パッド２の接続部位は、基板接続ビア５とパッドの各頂点との間に１箇所ずつ設けられている。１つの電源パッド２に中間電極接続ビア１７との接続部位が４箇所ある。接続部位は、パッドの頂点よりも基板接続ビア５に近い側に配置されている。中間電極接続ビア１７をパッドの頂点よりも基板接続ビア５に近づけることで、上方の誘電体１０と上部電極１９の平面パターンの面積をより大きくすることが可能となる。これにより、２層ＭＩＭ構造キャパシタ１８の蓄積電荷量をより多くすることができる。そして、中間電極接続ビア１７の断面形状は、パッドの頂点とその頂点を挟む２辺に沿った形状を反映した三角形である。そのため、中間電極接続ビア１７はそれぞれの辺からの距離が同等である。
一方、グランドパッド３に接続された上部電極接続ビア６は、中間電極接続ビア１７と同様に、基板接続ビア５とパッドの各頂点との間に１つずつ設けられている。上部電極接続ビア６とグランドパッド３との接続部位は、中間電極接続ビア１７と異なり、基板接続ビア５よりもパッドの頂点に近い側に配置されている。上部電極接続ビア６の断面形状は、中間電極接続ビア１７と同様である。
上述したように、本実施形態のチップキャリア型キャパシタは、電源パッド２が中間電極２０および基板ビア８に接続され、グランドパッド３が上部電極１９、下部電極層９および基板ビア８に接続されている。そして、信号パッド４は、ＭＩＭ構造の電極とは接続されず、基板ビア８に接続されている。
図２２は中間電極、誘電体および上部電極のパターンを示す平面模式図である。図２２に示すように、中間電極２０、誘電体１０および上部電極１９のそれぞれの平面パターン６０は、基板接続ビア５を通すための抜きパターン６１がパッドの位置に対応して複数設けられている。これに対して、下部電極９の平面パターンは、図２２に示す平面パターン６０においてグランドパッド３の下方の抜きパターン６１が設けられていない構成である。中間電極２０が電源プレーンに相当し、上部電極１９および下部電極９がグランドプレーンに相当している。図２２に示す平面パターンは、電荷が蓄積される面に相当する。
上述した構成において、電源パッド２とグランドパッド３の位置は、第１の実施形態の単層キャパシタと同様に、それぞれ全て反対の位置になってもよい。これらのパッドの位置が入れ替わった場合、電源パッドは、下部電極９を介して基板ビア８に接続され、絶縁体１２の上部電極接続ビア６を介して上部電極１９に接続される。また、グランドパッドは、基板ビア８と直接接続されるとともに、絶縁体１２の中間電極接続ビア１７を介して中間電極２０と接続されることになる。ＭＩＭ構造が形成される領域は上部電極１９が形成される領域と等しいため、電源プレーンとグランドプレーンが反対になっても上記領域に変化はない。
本実施形態のチップキャリア型キャパシタでは、図１９から図２１に示したように、上部電極１９の面方向の投影面下には常に誘電体１０、中間電極２０および下部電極９が存在する構造となっている。また、２層ある誘電体１０のうち下方側の誘電体１０の面方向の投影面下には常に下部電極９が存在する構造となっている。
また、図１９から図２１に示したように、これらの電極および誘電体のそれぞれの抜きパターンは、上部電極１９、上方側の誘電体１０、中間電極２０、下方側の誘電体１０、下部電極９の順に大きいことが信頼性上有効である。上部電極１９と上方側の誘電体１０の抜きパターンのサイズ、中間電極２０と下方側の誘電体１０の抜きパターンのサイズ、電源パッド２および信号パッド４の下部にある下方側の誘電体１０と下部電極９の抜きパターンのサイズはそれぞれ同じであってもよい。
第１の実施形態の単層キャパシタと同様に、グランドパッド３との接続に支障がなければグランドパッド３の下部の下部電極９にも抜きパターンが存在していてもよい。本実施形態のＭＩＭ構造は、ベース基板７上に全面に渡って下部電極層、下方側の誘電体層、中間電極層、上方側の誘電体層、および上部電極層を順に形成した後、上部電極層から下層にかけて順にエッチングすることにより形成することが可能である。したがって、第１の実施形態と同様に、リーク不良やショート不良の発生を抑制できる。
また、図１９に示すように、隣接する基板接続ビア５間の断面では、上記絶縁体１２の上部電極接続ビア６および中間電極２０は存在しない構造となっており、基板接続ビア５間にはＭＩＭ構造が形成されている。本実施形態のキャパシタ構造では、基板のビアピッチ、すなわち半導体素子のパッドピッチが小さくなった場合においても、隣接する基板接続ビア５間に上部電極１９および中間電極２０を引き出す必要がないため、図２２に示したように基板全面に渡って一体の２層ＭＩＭ型キャパシタを形成することができる。
また、上部電極接続ビア６および中間電極接続ビア１７は、図２０および図２１に示したように、１つの基板接続ビア８を基準にすると２番目に近い他の基板接続ビア８との間で、方形状パッドの頂点付近に配設されている。これにより、半導体素子接続パッドをベース基板７の基板ビア８へ直接接合するとともに、上部電極１９および中間電極２０への直接接合も実現可能となる。絶縁体１２に設けられる基板接続ビア５、中間電極接続ビア１７および上部電極接続ビア６の形状は限定されず、第１の実施形態の単層キャパシタと同様に種々の形状で形成することができる。
また、半導体素子接続パッド１３の形状は方形に限定されないが、半導体素子接続パッド１３の形状を方形にすると、中間電極接続ビア１７を基板接続ビア５の近傍に設けることにより、ＭＩＭ構造の平面パターン面積の減少をより抑制したキャパシタ構造を実現できる。そのため各パッドの形状を方形状に形成することは好適である。また、第１の実施形態の単層キャパシタと同様に方形状のパッドと頂点近傍の接続ビアの組み合わせにより、上部電極１９または中間電極接続ビア１７の面積を大きくとることが可能となり、低ＥＳＲを実現し、キャパシタの高周波特性がより改善する。
なお、ベース基板７および基板ビア８の材質は、第１の実施形態と同様である。下部電極９の材質は限定されず、第１の実施形態の単層キャパシタと同様である。誘電体１０の材質も限定されず、第１の実施形態の単層キャパシタと同様である。誘電体１０を形成するための誘電体層の製造方法は限定されないが、スパッタリング、ＣＶＤまたはゾルゲル法が好適である。半導体素子接続パッド１３の各パッドの材質は、第１の実施形態の単層キャパシタと同様である。
また、絶縁体１２の材質や厚みは、第１の実施形態の単層キャパシタと同様である。絶縁体１２に設けられる基板接続ビア５、上部電極接続ビア６および中間電極接続ビア１７のサイズや形状は限定されず、第１の実施形態の単層キャパシタと同様に種々のサイズや形状が適用できる。
（第３の実施形態）
本実施形態では、第１の実施形態および第２の実施形態のそれぞれにおいて説明したチップキャリア型キャパシタの表面を覆う構造に関するものである。ここでは、第１の実施形態のチップキャリア型キャパシタの場合で説明する。
本実施形態のチップキャリア型キャパシタの構成を説明する。図２３は本実施形態のチップキャリア型キャパシタの一構成例を示す平面模式図である。図２４は図２３のＦ−Ｆ'断面を示す断面構造図である。なお、第１の実施形態と同様な構成については同一の符号を付し、その詳細な説明を省略する。
図２３に示すように、チップキャリア型キャパシタの上面がカバー絶縁体２２で覆われている。そして、カバー絶縁体２２には、パッドと電気的に接続するためのカバー開口部２３がパッド毎に設けられている。一方、図２４に示すように、ベース基板７の裏面側には、基板ビア８と電気的に接続された裏面パッド２４が表側のパッドに対応して設けられている。さらに、これら裏面パッド２４は、各パッドの中央付近にカバー開口部２３が形成されたカバー絶縁体２２で覆われている。
なお、カバー絶縁体２２の種類は限定されないが、エポキシ樹脂、ポリイミド樹脂、ガラス等が好適である。
また、カバー開口部２３のサイズと形状は限定されるものではないが、半田等で半導体素子や実装基板と接合する際、隣接するパッドとの間で短絡が発生しないようにサイズを調整する必要がある。また、形状についても、半田等での接合を行う場合には、円形や円に近い多角形が好適である。
また、図２４に示すチップキャリア型キャパシタでは、表面および裏面の両面にカバー絶縁体２２を形成した例を示したが、半導体素子や実装基板との接続方法によりどちらか一方の面のみであってもよい。
また、図２４では単層キャパシタの例を示したが、第２実施形態で説明した多層キャパシタに裏面パッド２４とカバー絶縁体２２を形成してもよい。
本実施形態のチップキャリア型キャパシタでは、カバー絶縁体２２はソルダーレジストの役割を果たすとともに、キャパシタの強度補強や水分吸着を妨げることにより信頼性向上にも寄与する。
第１の実施形態から第３の実施形態のいずれのチップキャリア型キャパシタにおいても、半導体素子接続パッドが方形状に形成され、上部電極または中間電極を引き出すためのビアの位置を、１つの基板接続ビアを基準とすると２番目に近い基板接続ビアとを結ぶ線上で、方形状パッドの頂点近傍に設けられている。そのため、基板のビアピッチが小さい場合でも上部電極の投影面下には常に誘電体が存在し、誘電体の投影面下には常に下部電極が存在する構造を実現している。
また、下部電極層、誘電体層、および上部電極層などの各層をベース基板上の全面に形成した状態で、上部電極層から下層にかけて順にエッチングすることによりＭＩＭ構造を形成することが可能である。この方法によれば、ＭＩＭ構造の各層間がプロセス汚染されることがなく、リーク不良やショート不良の発生を抑制できる。さらに、上部電極接続ビアまたは中間電極接続ビアの位置を、方形状のパッドの対角線上の頂点近傍に設けることにより低ＥＳＲを実現しキャパシタの良好な高周波と特性を実現している。
（第４の実施形態）
本実施形態のチップキャリア型キャパシタは、パッドに接合材を設けた構成である。図２５は本実施形態のチップキャリア型キャパシタの一構成例を示す断面模式図である。ここでは、第２の実施形態で説明したチップキャリア型キャパシタを用いる場合とする。
図２５に示すように、チップキャリア型キャパシタ２５には、表面と裏面の両方の各パッドに接合材２６が形成されている。接合材２６の材質については限定されないが、通常の半導体素子のフリップチップ接続または半導体パッケージのＢＧＡ接合に用いられる半田や導電性接着剤等が好適である。そのサイズについても限定されず、半導体素子あるいは実装基板のパッドサイズに適応するサイズを用いればよい。
また、図２５に示すチップキャリア型キャパシタ２５では、表と裏の両面に接合材２６を形成しているが、いずれか一方の面だけでもよい。本実施形態のチップキャリア型キャパシタでは、半導体素子または実装基板に接合剤２６を予め形成する必要がないという利点がある。
（第５の実施形態）
本実施形態のチップキャリア型キャパシタは、パッドにバンプを設けた構成である。図２６は本実施形態のチップキャリア型キャパシタの一構成例を示す断面模式図である。ここでは、第２の実施形態で説明したチップキャリア型キャパシタを用いる場合とする。
図２６に示すように、チップキャリア型キャパシタ２５には、表面と裏面の両方の各パッドにバンプ２７が形成されている。そして、バンプ２７は異方性導電樹脂２８で覆われている。バンプ２７の材質については限定されないが、通常の半導体素子のフリップチップ接続に用いられる金等が好適である。
また、図２６に示すチップキャリア型キャパシタ２５では、表と裏の両面に対して、バンプ２７を形成し、異方性導電樹脂２８を仮圧着しているが、バンプ２７は表裏のいずれか片面だけでもよく、異方性導電樹脂２８を設けなくてもよい。
本実施形態のチップキャリア型キャパシタを用いれば、キャパシタと半導体素子または実装基板との接続をバンプ２７による圧着で行う場合に、半導体素子または実装基板に予めバンプ２７を形成する必要がない。また、異方性導電樹脂２８を用いる場合、キャパシタと半導体素子または実装基板とを接合後、アンダーフィル樹脂を導入する必要がないという利点がある。
（第６の実施形態）
本実施形態のチップキャリア型キャパシタは、第４の実施形態のチップキャリア型キャパシタを２段に積み重ねた構成である。図２７は本実施形態のチップキャリア型キャパシタの一構成例を示す断面模式図である。
図２７に示すように、チップキャリア型キャパシタ２５が接合材２６を介して２段に積層接続されている。接合材２６の材質とサイズについては、第４の実施形態と同様である。
図２７では、２段のチップキャリア型キャパシタ２５の外側表面と外側裏面の両面に接合材２６が設けられているが、いずれか一方の面だけであってもよい。また、積層接続するチップキャリア型キャパシタ２５の段数は２段に限定されず、３段以上あってもよい。また、接合方法についても、接合材２６に限定されず、バンプを用いた圧着でもよく、異方性導電樹脂を用いてもよい。さらに、外側表と外側裏の両面、またはいずれか一方の面に対して、接合材２６の代わりにバンプを形成してもよく、異方性導電樹脂を仮圧着してもよい。
本実施形態のチップキャリア型キャパシタでは、実装面積が単体のチップキャリア型キャパシタと変わることなく、電源−グランド間の容量を増加させることができる利点がある。第１の実施形態または第２の実施形態で説明した同一容量のチップキャリア型キャパシタを多段に積層した場合、合計容量は単体キャパシタの段数倍となる。また、本実施形態のチップキャリア型キャパシタを半導体素子と実装基板との間に挿入接続して使用した場合、電源、グランドおよび信号の各配線は単体ビア長の段数倍に長くなるだけである。そのため、単体ビアの長さが大きくなるのを抑制し、ほとんどインダクタンスを増加させずに容量を増加できる利点もある。
第１の実施形態から第６の実施形態で説明したチップキャリア型キャパシタは、キャパシタを貫通して設けられたビアを介して実装基板からの電源、グランドおよび信号の各線を直線的に半導体素子の接合パッドに接続できる。また、ベース基板上に設けられた一面の薄膜キャパシタを短距離で半導体素子に接続できるため、キャパシタから半導体素子間のインダクタンスを極めて低下させることが可能となる。
特に、本発明のチップキャリア型キャパシタは、キャパシタの２つの電極が隣接しないように配置されているため、入出力パッドが多く、かつピッチが小さい半導体素子においても、電極間を離した構造を可能にする。また、ＭＩＭの連続成膜により汚染を受けにくくなり、高品質のキャパシタとなり得る。上記構造を達成した結果、キャパシタの良好な高周波特性を発揮させることが可能となり、デカップリングキャパシタとしての機能を充分に発揮できるようになる。さらに、本発明のチップキャリア型キャパシタは、薄膜キャパシタを用いているため、ＥＳＬも小さいという特徴がある。
（第７の実施形態）
本実施形態は、半導体素子に第４の実施形態で説明したチップキャリア型キャパシタが接続された半導体装置である。本実施形態の半導体装置の構成を、以下に説明する。
図２８および図２９は本実施形態の半導体装置の構成例を示す断面模式図である。図２８に示す半導体装置は、半導体素子２９に第４の実施形態で説明したチップキャリア型キャパシタ２５が接合材２６で接続された構成である。図２９に示す半導体装置は、第４の実施形態で説明したチップキャリア型キャパシタ２５を２段に積み重ねたものに接合材２６を介して半導体素子２９が接続された構成である。なお、チップキャリア型キャパシタ２５を２段積み重ねたものは第６の実施形態のチップキャリア型キャパシタに相当する。接合材２６の代わりにバンプでもよい。また、半導体素子の種類やサイズは限定されない。
図２８に示すように、半導体素子２９とチップキャリア型キャパシタ２５の間には封止材（アンダーフィル樹脂）３０が充填されている。図２９に示す半導体装置では、半導体素子２９とチップキャリア型キャパシタ２５の間だけでなく、チップキャリア型キャパシタ２５間にも封止材３０が充填されている。封止材３０は必須の構成ではない。
また、図２８のチップキャリア型キャパシタ２５の半導体素子２９と反対側の接合材２６を必ずしも設ける必要がない。図２９の半導体装置の２つのチップキャリア型キャパシタ２５のうち外側のキャパシタについて、半導体素子２９と反対側の接合材２６は必要がなければ設けなくてもよい。
また、図２９において接続されるチップキャリア型キャパシタ２５は３段以上であってもよい。
図２８に示す半導体装置では、既にデカップリングキャパシタが接続されたチップを供給できると利点がある。図２９に示す半導体装置では、より大きな容量を持つデカップリングキャパシタが接続されたチップを供給できる利点がある。
（第８の実施形態）
本実施形態は、半導体素子に第４の実施形態で説明したチップキャリア型キャパシタが接続された実装基板である。本実施形態の実装基板の構成を、以下に説明する。
図３０および図３１は本実施形態の実装基板の構成例を示す断面模式図である。図３０では、実装基板３１に第４の実施形態で説明したチップキャリア型キャパシタ２５が接合材２６で接続された構成である。図３１では、第４の実施形態で説明したチップキャリア型キャパシタ２５を２段に積み重ねたものを接合材２６を介して実装基板３１に接続した構成である。実装基板３１にはチップキャリア型キャパシタ２５の各パッドに対応する接続パッド（不図示）が設けられている。なお、チップキャリア型キャパシタ２５を２段積み重ねたものは第６の実施形態のチップキャリア型キャパシタに相当する。
図３０に示すように、チップキャリア型キャパシタ２５と実装基板３１の間には封止材３０が充填されている。図３１では、チップキャリア型キャパシタ２５と実装基板３１の間だけでなく、チップキャリア型キャパシタ２５間にも封止材３０が充填されている。
なお、図３０および図３１に用いられる実装基板３１の種類やサイズは限定されない。また、接合材２６や封止材３０のサイズや材質についても限定されない。接合材２６の代わりにバンプでもよい。また、図３０および図３１の封止材３０は必ずしも導入する必要はない。図３１において積層接合されるチップキャリア型キャパシタ２５は第６の実施形態の説明で述べたように３段以上あってもよい。
本実施形態の構造によれば、キャパシタを接続した実装基板を提供することが可能となる。また、図３０および図３１の実装基板がパッケージの場合には、キャパシタを接続したパッケージを提供することが可能となる。
（第９の実施形態）
本実施形態は、半導体素子に第４の実施形態で説明したチップキャリア型キャパシタが内蔵された実装基板である。本実施形態の実装基板の構成を、以下に説明する。
図３２および図３３は本実施形態の実装基板の構成例を示す断面模式図である。図３２では、実装基板３１に設けられたキャビティに第４の実施形態で説明したチップキャリア型キャパシタ２５が接合材で接続された構成である。また、チップキャリア型キャパシタ２５の接合材が露出するようにキャビティ内には埋め込み樹脂３２が充填されている。そのため、チップキャリア型キャパシタ２５のパッドに接続された接合材のみが実装基板３１の表面から飛び出した構成である。接合材の代わりにバンプでもよい。
図３３では、チップキャリア型キャパシタ２５が実装基板３１のキャビティ内に埋め込まれ、実装基板３１側の面が接合材またはバンプで実装基板３１と接続されている。一方、チップキャリア型キャパシタ２５の外側面にはビア３３を介して半導体素子接続パッド６３が設けられている。そして、半導体素子接続パッド６３が露出するようにキャビティ内には埋め込み樹脂３２が充填されている。
なお、図３２および図３３に用いられる埋め込み樹脂３２の材質、キャビティサイズ、接合材やバンプの材質およびサイズも限定されるものではない。また、図３２および図３３で埋め込まれているチップキャリア型キャパシタ２５は単体であるが、多段に積層接合されたキャパシタが埋め込まれていてもよい。
本実施形態の構造によれば、キャパシタ内蔵基板を提供することが可能となる。また、接合材やパッドを除いてチップキャリア型キャパシタ２５が実装基板の内部に埋め込まれているため、実装基板全体が薄くなる。さらに、本発明のキャパシタの低ＥＳＬの特徴と短距離でのキャパシタの半導体素子の接続が可能となり、高周波特性に優れたキャパシタ内蔵基板を提供できる。
（第１０の実施形態）
本実施形態は、第７の実施形態で説明した半導体装置が接続された実装基板である。本実施形態の実装基板の構成を、以下に説明する。
図３４および図３５は本実施形態の実装基板の構成例を示す断面模式図である。図３４では、実装基板３１に第７の実施形態で説明した半導体装置が接合材で接続された構成である。図３５は、図２９で説明した半導体装置を接合材を介して実装基板３１に接続した構成である。実装基板３１にはチップキャリア型キャパシタ２５の各パッドに対応する接続パッド（不図示）が設けられている。これらの構造において、半導体素子２９、接合材および実装基板３１の材質や種類は限定されない。
本実施形態の構造により、キャパシタと半導体素子の間の距離は最短となり、半導体素子外部の配線インダクタンスが存在しないため、そのキャパシタは高周波特性に優れた機能を発現する。さらに、本発明のキャパシタは薄膜キャパシタであるため部品としてのＥＳＬが小さいので、高誘電率の誘電体をコンデンサの構成材料とすれば、従来のように多数のコンデンサを並列で接続する必要もなく、図３４または図３５の構造によりデカップリングキャパシタを備えた小型モジュールを実現できる。
なお、第９の実施形態で説明した実装基板に第７の実施形態の半導体装置を接続するようにしてもよい。図３６および図３７は本実施形態の他の構成例を示す断面模式図である。図３６に示すように上記キャパシタが実装基板のキャビティ内に入るように配置され、図３４または図３５と同様に本発明のキャパシタに半導体素子が接合されている構造となってもよい。
また、図３７に示すように実装基板のキャビティ内に本発明のキャパシタが配置され、このキャパシタに半導体素子が接合され、かつ半導体素子が完全にキャビティ内に埋め込まれていてもよい。ここでキャパシタは多段に積層接続されていてもよい。図３７の構造では、半導体素子とデカップリングキャパシタとの短距離接続を実現するとともに、デカップリングキャパシタと半導体素子を実装基板に内蔵しているため、より一層小型のモジュールを実現できる。
次に、本発明のキャパシタの特性評価のためのサンプルについて説明する。
図１４および図１５に示した２種類のキャパシタにそれぞれ半導体素子を半田ボールで接合した後、実装基板に同様に半田ボールで接合した。続いて、アンダーフィル樹脂を上記半導体素子−キャパシタ間およびキャパシタ−実装基板間に流し込みキュアして、図３４に示した実装基板を作製した。
次に、作製した実装基板上で半導体素子のクロック動作に伴う電源電圧の変動を評価したので、その評価方法について説明する。
使用した半導体素子の電源電圧は１Ｖであり、クロック周波数は２ＧＨｚであり、最大負荷電流は１００Ａである。また、比較例として従来のチップコンデンサ３５を搭載した実装基板についても電源電圧変動を評価した。図３８は従来のコンデンサを搭載した実装基板の断面構造図であり、図３９はその平面構造図である。
使用したチップコンデンサ３５は、サイズが１００５、容量が１０ｎＦ、共振周波数が９０ＭＨｚである。図３８および図３９に示した従来例の実装基板６５には上記チップコンデンサ３５を１００個搭載した。
次に、評価結果について説明する。図４０は、電源電圧の経時変化の測定結果を示すグラフである。横軸は時間を示し、時間０がクロック動作の開始である。縦軸は電源電圧を示し、クロック動作前は常時１．０Ｖの電位をとっていることがわかる。なお、図４０ではクロック動作の１周期内の電圧の経時変化を示している。
図４０の結果から、本発明のキャパシタ、本発明のキャパシタが接続された半導体素子、および本発明のキャパシタの実装構造のうちいずれかを用いた場合には、図１４の単層キャパシタおよび図１５の２層ＭＩＭ型キャパシタのいずれも電源電圧の変動はほとんどなかった。これに対して、従来例ではクロック動作に伴い著しく電圧降下が起きている。従来例の電圧降下の原因は、用いているコンデンサの共振周波数が９０ＭＨｚと小さいため本実施例の１ＧＨｚのクロック動作に追随できないことと、実装基板の配線インダクタンスによると考えられる。
一方、本発明では上記２つの欠点を持たないため、良好な特性が得られたと考えられる。また、本発明のキャパシタは、半導体素子と実装基板の間隙に配置されるため、実装面積を著しく低減させることが可能となり実装基板の面積も減少させることができる利点がある。
本発明によるキャパシタの第１の効果は、半導体素子の入出力パッドが小さい場合においても半導体の入出力パッドと基板の入出力パッドを直線的に接続するチップキャリア型キャパシタを大容量、高品質に製造でき、かつキャパシタの良好な高周波特性を達成できる点にある。その理由は、本発明のキャパシタはＭＩＭを連続成膜で形成できる構造を有しているからである。つまり、上部電極層の投影面下には必ず誘電体層が存在し、誘電体層の投影面下には必ず下部電極層が存在するため、ＭＩＭ連続成膜後の上部電極層、誘電体層、下部電極層の順でのエッチング加工によるキャパシタ構造の製造が可能となっている。また、上部電極または中間電極の半導体素子接続パッドへの引き出しビアをキャパシタのベース基板の最隣接ビア間以外の部分、特に方形状パッドの頂点付近に設けることによって上記構造を可能にすると同時にキャパシタの低ＥＳＲを実現しているからである。
第２の効果は、本発明のキャパシタ、キャパシタが接続された半導体素子、キャパシタ内蔵基板あるいはキャパシタの実装構造により半導体素子のクロック動作に伴う電源電圧の降下を抑制できる点にある。その理由は、本発明のキャパシタは薄膜で部品としてのＥＳＬが小さくかつ大容量であることと実装基板の配線を介さずに半導体素子の入出力パッドに直接接続される構造で半導体素子外部の配線インダクタンスがないためである。
第３の効果は、本発明のキャパシタを搭載する実装基板の面積を低減し、機器を小型、軽量および高性能化できる点にある。その理由は、本発明のキャパシタは半導体素子と実装基板の間隙に配置され、半導体素子の実装面積にキャパシタも実装できるためである。また、実装基板の小型化に伴い軽量化が達成でき、同時に配線距離も短縮できるため高性能化が達成できるためである。
また、本発明によるキャパシタの製造方法の効果は、ＭＩＭの連続成膜により層間の汚染を除去できる点にある。その理由は、連続成膜するため層間にパターニング時の汚染が入り込むことがないからである。
さらに、本発明によるキャパシタの製造方法の効果は、ベース基板にあらかじめキャビティを形成することにより基板のビア形成プロセスを簡略化できる点にある。その理由は、半導体素子接続パッドの形成と同時にベース基板へのビア充填を同時に行えるためである。
第１の実施形態のチップキャリア型キャパシタを用いた半導体素子接続パッドの平面模式図である。 図１のＡ−Ａ'断面を示す断面構造図である。 図１のＢ−Ｂ'断面を示す断面構造図である。 誘電体および上部電極のパターンを示す平面模式図である。 下部電極の平面パターンの他の例を示す断面図である。 基板接続ビアおよび上部電極接続ビアの他の形状例を示す平面透視図である。 基板接続ビアおよび上部電極接続ビアの他の形状例を示す平面透視図である。 図７に示したビア形状に対応する誘電体および上部電極のパターンを示す平面図である。 基板接続ビアおよび上部電極接続ビアの他の形状例を示す平面透視図である。 非絶縁基板を用いた場合のベース基板の一構成例を示す断面模式図である。 第１の実施形態のチップキャリア型キャパシタの製造方法を示す断面模式図である。 第１の実施形態のチップキャリア型キャパシタの製造方法を示す断面模式図である。 第１の実施形態のチップキャリア型キャパシタの製造方法を示す断面模式図である。 第１の実施形態のチップキャリア型キャパシタの製造方法を示す断面模式図である。 第１の実施形態のチップキャリア型キャパシタの他の構成例を示す断面模式図である。 ベース基板の他の構成例を示す断面模式図である。 ベース基板の他の構成例を示す断面模式図である。 第２の実施形態のチップキャリア型キャパシタを用いた半導体素子接続パッドの平面模式図である。 図１８のＣ−Ｃ'断面を示す断面構造図である。 図１８のＤ−Ｄ'断面を示す断面構造図である。 図１８のＥ−Ｅ'断面を示す断面構造図である。 中間電極、誘電体および上部電極のパターンを示す平面模式図である。 第３の実施形態のチップキャリア型キャパシタの一構成例を示す平面模式図である。 図２３のＦ−Ｆ'断面を示す断面構造図である。 第４の実施形態のチップキャリア型キャパシタの一構成例を示す断面模式図である。 第５の実施形態のチップキャリア型キャパシタの一構成例を示す断面模式図である。 第６の実施形態のチップキャリア型キャパシタの一構成例を示す断面模式図である。 第７の実施形態の半導体装置の構成例を示す断面模式図である。 第７の実施形態の半導体装置の他の構成例を示す断面模式図である。 第８の実施形態の実装基板の構成例を示す断面模式図である。 第８の実施形態の実装基板の他の構成例を示す断面模式図である。 第９の実施形態の実装基板の構成例を示す断面模式図である。 第９の実施形態の実装基板の他の構成例を示す断面模式図である。 第１０の実施形態の実装基板の構成例を示す断面模式図である。 第１０の実施形態の実装基板の他の構成例を示す断面模式図である。 第１０の実施形態の実装基板の他の構成例を示す断面模式図である。 第１０の実施形態の実装基板の他の構成例を示す断面模式図である。 比較例となる従来のキャパシタの実装構造の断面構造図である。 比較例となる従来のキャパシタの実装構造の平面構造図である。 電源電圧の経時変化測定結果を示すグラフである。
符号の説明
２ 電源パッド
３ グランドパッド
４ 信号パッド
５ 基板接続ビア
６ 上部電極接続ビア
１０ 誘電体
１７ 中間電極接続ビア
２０ 中間電極

Claims (19)

  1. 外部から印加される所定の電位を伝導するための第１のビアが接続された、方形状の第１のパッドと、
    外部から印加される、前記所定の電位と異なる電位を伝導するための第２のビアが接続された、方形状の第２のパッドと、
    前記第２のビアを通すための開口が設けられ、前記第１のビアを介して前記第１のパッドと接続された第１の電極と、
    前記第１および第２のビアを通すための開口がビア毎に設けられ、第３のビアを介して前記第２のパッドと接続された第２の電極と、
    前記第１および第２の電極の間に設けられ、前記第１および第２のビアを通すための開口をビア毎に備えた誘電体とを有し、
    前記第２のビアが前記第２のパッドの中心で接続され、
    前記第３のビアが前記第２のパッドの中心と頂点との間で該第２のパッドに接続されているキャパシタ。
  2. 外部から印加される所定の電位を伝導するための第１のビアが接続された、方形状の第１のパッドと、
    外部から印加される、前記所定の電位と異なる電位を伝導するための第２のビアが接続された、方形状の第２のパッドと、
    前記第２のビアを通すための開口が設けられ、前記第１のビアを介して前記第１のパッドと接続された第１の電極と、
    前記第１および第２のビアを通すための開口がビア毎に設けられ、第３のパッドを介して前記第２のパッドと接続された中間電極と、
    前記第１の電極および前記中間電極の間に設けられ、前記第１および第２のビアを通すための開口をビア毎に備えた第１の誘電体と、
    前記第１のビアを通すための開口と前記第２および第３のビアを通すための開口が設けられ、第４のビアを介して前記第１のパッドと接続された第２の電極と、
    前記中間電極および前記第２の電極の間に設けられ、前記第１のビアを通すための開口と前記第２および第３のビアを通すための開口を備えた第２の誘電体とを有し、
    前記第２のビアが前記第２のパッドの中心で接続され、
    前記第３のビアが前記第２のパッドの中心と頂点との間で該第２のパッドに接続されているキャパシタ。
  3. 前記第１のビアが前記第１のパッドの中心で接続され、
    前記第４のビアが、前記第１のパッドの中心と頂点との間で該第１のパッドに接続されている請求項２記載のキャパシタ。
  4. 前記第３のビアにおける、前記第１のパッドと前記第２の電極を結ぶ方向に垂直方向の断面が、前記第２のパッドの頂点とこれを挟む二辺の形状に対応した三角形である請求項１または２記載のキャパシタ。
  5. 前記第４のビアにおける、前記第１のパッドと前記第２の電極を結ぶ方向に垂直方向の断面が、前記第１のパッドの頂点とこれを挟む二辺の形状に対応した三角形である請求項３記載のキャパシタ。
  6. 前記第２のパッドに対する前記第３のビアの接続位置が該第２のパッドの頂点よりも中心に近い請求項３または５記載のキャパシタ。
  7. 前記第１のパッドが電源電位が印加される電源プレーンとなる場合、前記第２のパッドが接地電位のグランドプレーンとなり、
    前記第２のパッドが前記電源プレーンとなる場合、前記第１のパッドが前記グランドプレーンとなる請求項１から６のいずれか１項記載のキャパシタ。
  8. 外部から入力される信号を伝導するための第４のビアが接続された第３のパッドが設けられ、
    前記第１および第２の電極ならびに前記誘電体は、前記第４のビアを通すための開口を有する請求項１記載のキャパシタ。
  9. 外部から入力される信号を伝導するための第５のビアが接続された第３のパッドが設けられ、
    前記第１および第２の電極、前記第１および第２の誘電体、ならびに前記中間電極は、前記第５のビアを通すための開口を有する請求項２記載のキャパシタ。
  10. 前記第１および第２のパッド上に円形状の開口を有する絶縁体が設けられた請求項１から９のいずれか１項記載のキャパシタ。
  11. 基板上に設けられた、請求項１から１０のいずれか１項記載のキャパシタと、
    前記キャパシタの前記第１および第２のビアのビア毎に接続され、前記基板を貫通する基板ビアと、
    を有するチップキャリア型キャパシタ。
  12. 前記基板の材質が半導体であって、該基板の表面ならびに前記基板ビアの側壁に絶縁体が形成されている請求項１１記載のチップキャリア型キャパシタ。
  13. 前記基板の材質が絶縁体である請求項１１記載のチップキャリア型キャパシタ。
  14. 前記第１および第２のパッドに接合材またはバンプが設けられた、請求項１１から１３のいずれか１項記載のチップキャリア型キャパシタ。
  15. 前記第１および第２のパッドのそれぞれに対応して前記接合材またはバンプを介して複数接続された請求項１４記載のチップキャリア型キャパシタ。
  16. 請求項１４または１５記載のチップキャリア型キャパシタと、
    前記チップキャリア型キャパシタと前記接合材またはバンプを介して接続された半導体素子と、
    を有する半導体装置。
  17. 請求項１４もしくは１５記載のチップキャリア型キャパシタまたは請求項１６記載の半導体装置が前記接合材またはバンプを介して接続された実装基板。
  18. 前記チップキャリア型キャパシタまたは前記半導体装置を埋め込むためのキャビティを有し、
    前記チップキャリア型キャパシタまたは前記半導体装置が前記接合材またはバンプの一部を除いて前記キャビティに埋め込まれている請求項１７記載の実装基板。
  19. 第１の電極、第１の誘電体、前記第１の電極と異なる電位が印加される中間電極、第２の誘電体、および前記第１の電極と同電位が印加される第２の電極が順に積層されたキャパシタの製造方法であって、
    前記第１の電極を形成するための第１の導電層を基板上に形成する工程と、
    前記第１の誘電体を形成するための第１の誘電体層を前記第１の導電層の上に形成する工程と、
    前記中間電極を形成するための中間導電層を前記第１の誘電体層の上に形成する工程と、
    前記第２の誘電体を形成するための第２の誘電体層を前記中間導電層の上に形成する工程と、
    前記第２の電極を形成するための第２の導電層を前記第２の誘電体層の上に形成する工程と、
    前記第２の導電層から前記第１の導電層まで順にフォトリソグラフィおよびエッチングを層毎に行って、前記第２の電極から前記第１の電極までの各パターンを形成する工程と、
    を有するキャパシタの製造方法。
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