JP5447899B2 - キャパシタ構造体の製造方法 - Google Patents

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Description

本発明は、キャパシタ構造体の製造方法に関する。
ＬＳＩのスイッチングノイズ対策として半導体チップ直下にデカップリングキャパシタとしてのインターポーザ型キャパシタを接続した構造の半導体パッケージあるいは半導体チップの実装構造が研究開発されている。ＬＳＩにクロック動作による急激な負荷ｉが加わると電源とＬＳＩ間の配線に存在する抵抗ＲとインダクタンスＬによって以下の式（１）で示される電圧降下ΔＶが生じる。
△Ｖ＝Ｒ×ｉ−Ｌ×ｄｉ／ｄｔ・・・・・・（１）
△Ｖを小さくするためにＬＳＩに接続される電源ライン−接地ライン間に並列にデカップリングキャパシタを接続されるが、キャパシタの等価直列抵抗（ＥＳＲ）、等価直列インダクタンス（ＥＳＬ）およびキャパシタからＬＳＩまでの配線抵抗Ｒl、配線インダクタンスＬlの影響により（１）式の△Ｖが生じていた。
近年、クロック周波数がＧＨｚのオーダーに達し、デカップリングキャパシタとＬＳＩ間の配線によるインダクタンスＬ１が無視できなくなってきたため、Ｌ１を限りなく小さくできるインターポーザ型キャパシタが開発されている。
インターポーザ型キャパシタの開発例としては、特開２００５−３３１９５号公報（特許文献１）、特開２００１−３３８８３６号公報（特許文献２）、特開２００２−８９４２号公報（特許文献３）、特開２００６−２５３６３１号公報（特許文献４）、特開２００５−１２３２５０号公報（特許文献５）、特許第３４６５４６４号公報（特許文献６）があげられる。
特開２００５−３３１９５号公報 特開２００１−３３８８３６号公報 特開２００２−８９４２号公報 特開２００６−２５３６３１号公報 特開２００５−１２３２５０号公報 特許第３４６５４６４号公報 特開２００４−３２００４３号公報
ここで、一例として、特許文献３のインターポーザ型キャパシタ（特許文献３の図１参照）について説明する。
特許文献３に記載のチップキャリア型キャパシタは、ビアが形成された基板上にキャパシタが形成された構造となっている。したがって、上記構造を実現するためにはビアが形成された基板にキャパシタを形成していた。しかし、ビアが形成された基板にキャパシタを形成する場合、キャパシタ形成時の基板加熱時に基板材料とビア導体の熱膨張係数差によりビアが伸縮しキャパシタ不良を招く問題があった。
また、キャパシタ形成後にビアを形成する方法も考えられるが、その場合にはキャパシタが存在することでビア形成プロセスが制限されてしまう問題があった。具体的には、ビア形成時に基板にクラックが発生しキャパシタ部にクラックが進展し不良になる問題やキャパシタがエッチングされないプロセスに制限される問題があった。
また、基板としてエッチングが容易なシリコンがよく用いられるが、シリコンは半導体であるためビア側壁には絶縁層を形成する必要があるが、キャパシタ形成後では絶縁層形成プロセスも制限される問題があった。
さらに、いずれの場合においても基板厚みが小さい方がビア導体の充填は容易であるが、基板厚みを小さくするとハンドリングが困難になる問題と実装プロセスで基板が破壊してしまう問題があった。
一方、受動素子を実装基板内部に形成することは、受動素子部品の実装コストを低下することや受動素子部品を実装基板に内蔵することによるパッケージやモジュールの小型化が可能となることから開発が盛んに行われている。ただし、インターポーザ型キャパシタについては前述したようにインターポーザ型キャパシタそのものの製造が困難である問題があった。
特開２００４−３２００４３号公報（特許文献７）には、実装基板内部に実装可能な上下面に接続パッドを有する積層セラミックコンデンサが報告されているが、積層セラミックコンデンサでは形成できるビアサイズを小さくできないため、狭ピッチ接続パッドを形成できない問題があった。さらには、積層セラミックコンデンサでは数百μmオーダー以上の厚みを有するため、受動素子内蔵基板の薄化に限界がある問題があった。
以上説明したように、関連するインターポーザ型キャパシタでは貫通電極の製造が困難な問題と、製造しやすくするために基板厚みを小さくすると実装プロセスのハンドリング時に破壊しやすくなってしまう問題とがあった。一方、インターポーザ型キャパシタを内蔵した受動素子内蔵基板は製造が困難であり、狭ピッチ対応と薄化が困難な問題があった。
本発明の目的は、上述した課題のいずれかを解決するキャパシタ構造体の製造方法を提供することにある。
本発明のキャパシタ構造体の製造方法は、基板に貫通孔を形成し、貫通孔の上部にキャビティー部を形成し、貫通孔に導体を充填することにより、基板の内部を貫通する貫通電極を形成し、基板の上部であって、キャビティー部の外側にキャパシタを形成する。
本発明によれば、貫通電極の上部にキャビティー部を設けたことにより、貫通電極の変形によりキャパシタが破壊するのを防止できる。
本発明の実施の形態に係るキャパシタ構造体の断面構造図である。 本発明の実施の形態に係るキャパシタ構造体の平面透視図である。 本発明の他の実施の形態に係るキャパシタ構造体の断面構造図である。 本発明の他の実施の形態に係るキャパシタ構造体の断面構造図である。 キャパシタ構造体の実装構造を示す断面構造図である。 キャパシタ構造体のＭＩＭ成膜後の応力集中箇所を説明するための断面図である。 キャパシタ構造体のキャビティーの形状を示す断面図である。 キャパシタ構造体の他のキャビティーの形状を示す断面図である。 本発明の他の実施の形態に係るキャパシタ構造体の断面構造図である。 キャパシタ構造体の製造方法を示すフロー図である。 キャパシタ構造体の他の製造方法を示すフロー図である。 従来のキャパシタ構造体のＭＩＭ成膜後の応力集中箇所を説明するための断面図である。
次に、本発明の実施の形態について図面を参照して詳細に説明する。
図１に本発明の実施の形態に係るキャパシタ構造体を示す。
キャパシタ構造体１００は、インターポーザ基板１と、インターポーザ基板１の内部を貫通する複数の貫通電極２と、貫通電極２の上部に設けられたキャビティー３と、インターポーザ基板１の上部であって、キャビティー３の外側に設けられたキャパシタ（ＭＩＭキャパシタ）４とを有する。ここで、貫通電極２の表面は、キャビティー３の内部に露出している。キャパシタ４は、下部電極４ａと、下部電極４ａの上に形成された誘電体４ｂと、誘電体４ｂの上に形成された上部電極４ｃから成る。また、キャパシタ４は、保護絶縁膜５で覆われている。
複数の貫通電極２は、半導体素子の入出力端子に対応した複数の半導体素子接合パッド６とそれぞれ接続されている。具体的には、下部電極接続パッド６ａは、保護絶縁膜５に設けられた下部電極接続ビア７ａを介して下部電極４ａと接続されている。また、上部電極接続パッド６ｂは、保護絶縁膜５に設けられた上部電極接続ビア７ｂを介して上部電極４ｃと接続されている。尚、非接続パッド６ｃはキャパシタ４とは接続されていない。
インターポーザ基板１の表面及び貫通電極２の側壁には絶縁膜８が形成されており、インターポーザ基板１の裏面には裏面絶縁膜９が形成されている。貫通電極２は、インターポーザ基板１に形成された貫通孔の内部に導体を充填することにより形成される。
インターポーザ基板１の材質は限定されないが、ＳｉまたはＧａＡｓ単結晶が適しており、特にＳｉは加工性に優れており好適である。また、インターポーザ基板１のサイズは限定されないが、接続する半導体チップのサイズにほぼ等しいことが好ましく、厚みは実装する際のハンドリングに耐える厚みが好ましい。例えば、１００μｍ〜４００μｍの厚みが適している。貫通孔のサイズも限定されないが、導体充填後の抵抗値が十分に小さい方がよく、数μｍから数十μｍ程度の直径サイズが好ましい。
絶縁膜８、９は材質、厚み共に限定されないが、酸化珪素、窒化珪素、酸窒化珪素、酸化アルミ等が好ましく、厚みは絶縁性が確保できる厚み０．１〜５μｍ程度が好ましい。インターポーザ基板１にＳｉを用いた場合には熱酸化膜を形成することにより絶縁膜８、９とすることができる。
また、貫通孔に充填される導体も限定はされないが、めっきによる金属が低電気抵抗の点から好ましく、特にＣｕが好適に用いられ、貫通孔内を完全に充填した貫通電極２が形成されている。一方、キャビティー３内には貫通電極２が完全には充填されていないことが望ましく、貫通電極２の表面とキャビティー３の底面が一致していることがより望ましい。
キャパシタ４はインターポーザ基板１の全面に一つのセルで設けられていてもよいし、複数のセルに分割されていても良い。下部電極４ａの材質は限定されるものではないが、ベース基板との密着性に優れ誘電体４ｂの薄膜への拡散が少ない金属または合金が望ましい。例えば、基板側からＴｉ，Ｃｒ，Ｔａ，Ｍｏ等の活性金属，Ｐｔ，Ｒｕ，ＴｉＮ，Ａｕ等の高バリア性金属の順で成膜するのが好適である。さらに、下部電極４ａの上記基板と接する密着層と誘電体４ｂと接する高バリア性金属の間にＷ、Ｍｏ、Ｆｅ、Ｎｉ、Ｃｏいずれかにより形成される高弾性金属膜を挟んでもよい。上部電極４ｃの材質も同様に限定はされないが、誘電体４ｂの薄膜への拡散の少ないものが望ましく、例えばＰｔ，Ｒｕ，ＴｉＮ，Ａｕが好適である。
上部電極４ｃ及び下部電極４ａの製造方法は限定されないが、スパッタ，ＣＶＤ，蒸着あるいはめっきが好適である。誘電体４ｂの薄膜も限定されず、酸化タンタル，酸化アルミニウム，酸化シリコン等の高絶縁性の材料であればよいが、高誘電率を有するペロブスカイト構造を有する化合物がより好適である。ペロブスカイト構造を有する化合物としては、ＳｒＴｉＯ３、ＳｒＴｉＯ３のＳｒの一部をＢａに置換した（Ｓｒ，Ｂａ）ＴｉＯ３またはＰｂＴｉＯ３やＢａＴｉＯ３を骨格としてＰｂ，Ｂａサイト（Ａサイト）の一部をＳｒ，Ｃａ，Ｌａ等で置換することによってＡサイトの平均原子価を２価にした、ないしＴｉ（Ｂサイト）の一部をＭｇ，Ｗ，Ｎｂ，Ｚｒ，Ｎｉ，Ｚｎ等で置換してＢサイトの平均原子価を４価にした複合ペロブスカイト化合物が望ましい。誘電体４ｂの薄膜の製造方法は限定されないが、スパッタ，ＣＶＤまたはゾルゲル法が好適である。
上述のように、キャパシタ４の上方には保護絶縁膜５が形成され、貫通電極２の接続部は開口され、保護絶縁膜５上には半導体素子接合パッド６が形成されている。半導体素子接合パッド６は、接続する半導体素子パッドの種類に応じてキャパシタ４の下部電極４ａに接続している下部電極接続パッド６ａ、上部電極４ｃに接続している上部電極接続パッド６ｂ、キャパシタ４に接続していない非接続パッド６ｃに分かれている。キャパシタ４への接続は保護絶縁膜５に形成した下部電極接続ビア７ａ，上部電極接続ビア７ｂを介してなされている。
保護絶縁膜５の材質や厚みは限定されないが、ＳｉＯ２やＳｉ３Ｎ４からなる無機絶縁膜やポリイミドやエポキシ樹脂が好適である。また、半導体素子接合パッド６の材質も限定されないが、めっきで形成するのが好適でありＣｕ等が適しており、Ｃｕの下地にＴｉ等の密着層があってもよい。Ｃｕめっき膜の厚みは限定されないが、１から２０μｍ程度が好適である。半導体素子に接合する際には表面側からＡｕ／ＮｉやＳｎ等の表面処理が施されていることはより望ましい。また、キャパシタ４の下部電極４ａ，上部電極４ｃに接続する下部電極接続ビア７ａ，上部電極接続ビア７ｂは通常この半導体素子接合パッド６と一体形成されている。
図２は、図１のキャパシタ４の上面透視図の一例を示す。図２のＡ−Ａ‘断面が図１の断面構造に対応している。
キャパシタ４の下部電極４ａに接続しているパッドがグランドパッド６２、上部電極４ｃに接続しているパッドが電源パッド６１、キャパシタ４に未接続のパッドが信号パッド６３に対応しているが、全ての下部電極４ａに接続しているパッドを電源パッド６１に、上部電極４ｃに接続しているパッドをグランドパッド６２にしてもよい。
また、下部電極接続ビア７ａはドーナツ形状をしているが、この形状に限定されるものではなく、位置、数も限定されない。上部電極接続ビア７ｂについても三角形の形状を有しているが、形状および位置、数、いずれも限定されない。また、パッドの形状についても限定されるものではない。
図３は、キャパシタ４の下部電極４ａが下部電極接続パッド６ａに対応する貫通電極２が存在するキャビティー３内に一体形成されているキャパシタ構造体２００を示す。
貫通電極２及び素子接合パッド６とキャパシタ４の下部電極４ａの接続については保護絶縁膜５の下部電極接続ビア７ａ（図１参照）を介さずに、図３に示すようにキャビティー３内に下部電極４ａを基板表面から一体形成することにより行ってもよい。その他の構造は図１に示すキャパシタ構造体１００と同じなのでその説明は省略する。
図４は図１の構造に裏面パッド４０とカバー樹脂(ＳＲ)４１を表裏面に形成したキャパシタ構造体（インターポーザ型キャパシタ）３００を示す。
裏面パッド４０及びカバー樹脂４１を形成することにより、図５に示すキャパシタ構造体（インターポーザ型キャパシタ）３００の使用方法、特に半田接続に適したキャパシタ部品となる。その他の構造は図１に示すキャパシタ構造体１００と同じなのでその説明は省略する。
また、図５において、キャパシタ構造体３００は半導体素子５０に接続されて実装基板５１上に搭載される。具体的には、実装基板５１と、実装基板５１の上部に搭載されたキャパシタ構造体３００と、キャパシタ構造体３００の上部に搭載された半導体素子５０とを有する電子装置が得られる。ここで、キャパシタ構造体３００の複数の半導体素子接合パッド６は、半導体素子５０の入出力端子に対応している。
図１〜４に示したキャパシタ構造体１００〜３００は、インターポーザ基板１の厚みを実装工程でハンドリングが可能な厚みで製造可能なため扱いが容易となる。また、熱変化が生じた場合に、キャビティー３がない場合は薄膜の誘電体４ｂの成膜時の加熱によりインターポーザ基板１と貫通電極２の熱膨張の違いによりインターポーザ基板１の表面より貫通電極２が変形し、キャパシタ４の誘電体４ｂにクラックを生じたり、キャパシタ４の層間剥離を起こしたりしまうことがあった。しかし、キャビティー３を設けることにより、薄膜の破壊が生じてもキャビティー３で破壊がストップする。このため、最終的にキャパシタ４を形成する部分に損傷が及ぶことを抑制する効果があるため、信頼性の高いキャパシタ４を実現できる。
図６及び図１２を参照して、この効果について詳細に説明する。
図６は本発明のキャビティー３を有する貫通電極２の表面及びインターポーザ基板１表面の薄膜（ＭＩＭ）成膜後の拡大図を示す。
貫通電極２と基板材料の熱膨張差によりキャパシタ４の誘電体４ｂの成膜時に貫通電極２に変形が生じる。このため、図中の矢印で示すように、貫通電極２とインターポーザ基板１の界面部に応力集中が生じる。そのため、キャパシタ４の破壊が生じるが、キャビティー３が存在する場合、キャビティー３内部から破壊が広がらないことを確認した。したがって、最終的に、キャパシタ４をキャビティー３の無い基板表面にエッチング形成すれば不良の無いキャパシタ４が得られる。
一方、図１２は、キャビティー３の無い基板表面まで貫通電極２が達している従来のインターポーザ基板１２０にキャパシタ４を成膜した場合の模式図を示した。
図６と同様に貫通電極２とインターポーザ基板１２０の界面で破壊が生じるが、破壊は基板表面を伝搬してしまう。そのため、最終的にキャパシタ４を形成する部分にも損傷が残ってしまいキャパシタ４が不良となってしまうことがあった。
本発明では、図６に示すように、キャビティー３によりキャパシタ４の破壊の進展を止めているため、キャパシタ４の不良発生を減少させることができた。
尚、図１、図３及び図４ではキャビティー３の断面形状は垂直ステップとなっているが、図７に示す様に逆テーパー形状、または図８に示す樽型形状とすることは、キャビティー３で破壊の進展を止めるのにより有効である。逆テーパー形状または樽型形状は特にインターポーザ基板１がシリコン基板の場合にＲＩＥの条件設定により得ることができる。
図９に、本発明の他の実施の形態に係るキャパシタ構造体４００を示す。
図４との大きな違いはインターポーザ基板９０に絶縁材料を使用している点である。基板の材料は限定されないが、ガラス、結晶化ガラス、セラミック、低温焼結セラミック(ガラスとセラミックの複合体)等が利用できる。インターポーザ基板９０の貫通電極２の表面は図４と同様にキャビティー３内に露出している。
インターポーザ基板９０を絶縁体とした場合には絶縁膜８（図４参照）は必要ない。しかし、インターポーザ基板９０に結晶化ガラス、セラミック、低温焼結セラミック等を使用した場合、表面の凹凸により薄膜でキャパシタ４を形成した場合に歩留や信頼性が低下する問題がある。このため、基板表面に絶縁膜を形成することにより前記凹凸を吸収し、キャパシタ４の歩留および信頼性を向上させてもよい。
貫通電極２の材料は限定されないが、めっきで形成する場合にはＣｕが好適であり、インターポーザ基板がセラミックや低温焼結セラミックの場合は同時焼結で形成するＣｕ、Ａｇ、Ａｇを含む合金等が好適に用いられる。
絶縁膜材料も限定されず、酸化珪素、窒化珪素、酸窒化珪素、酸化アルミ等が好適であり、インターポーザ基板９０がセラミックや低温焼結セラミックの場合はスピンオングラスで形成される材料も好適である。インターポーザ基板９０に絶縁材料を用いた場合の利点は、貫通電極２の側壁に絶縁膜を形成する必要がない点にある。その他の構造は図４に示すキャパシタ構造体３００と同じなのでその説明は省略する。
図１０は、本発明の実施の形態に係るキャパシタ構造体１００（図１参照）の製造方法を示すフロー図である。
最初に、インターポーザ基板１に貫通孔１２０及びキャパシタ４を形成する面にキャビティー３となる段差構造１１０を設ける（図１０（ａ）参照）。貫通孔１２０と段差構造１１０の形成順序は任意である。貫通孔１２０及び段差構造１１０の形成方法は限定されないが、ＩＣＰ−ＲＩＥ装置を用いたドライエッチングが好適に用いられ、特にエッチイングガスと側壁保護膜形成ガスを交互に導入するボッシュプロセスを用いることにより高アスペクトな貫通孔を形成できる。
次に、インターポーザ基板１の表裏面、段差構造１１０の内部及び貫通孔１２０の内部に絶縁膜８を形成する（図１０（ａ）参照）。絶縁膜８を形成する方法は限定されないが、ＣＶＤ法または基板をシリコン（Ｓｉ）とした熱酸化膜形成法が好適に用いられる。基板としてＳｉを用いた場合には熱酸化による絶縁膜形成が最も簡便に行われる。
次に、貫通電極２を該貫通孔１２０の内部に充填する（図１０（ｂ）参照）。電極充填方法も限定されず、めっき法、ＣＶＤ法、導電ペースト充填法が使用できるが、中でもめっき法を用いるとＣｕ等の低抵抗な貫通電極２を形成するのに好適である。また、貫通電極２と貫通孔１２０の内側壁の絶縁膜８との界面には拡散を防止するバリア層を形成してもよい。バリア層も限定されないが、窒化チタン、窒化タンタル等が好適である。
貫通電極２の充填時に基板表面近傍のキャビティー３にも電極が充填してしまった場合は、エッチングによりキャビティー３内の電極は除去する。
続いて、キャパシタ（ＭＩＭ）４を形成する下部電極４ａ、誘電体４ｂ、上部電極４ｃを形成する（図１０（ｃ）参照）。高誘電率の誘電体４ｂを得るためには成膜時または成膜後の加熱が必要になる。この場合、キャビティー３がない場合には加熱時に貫通電極２の熱膨張により誘電体４ｂに損傷を与え、キャパシタ（ＭＩＭ）４を最終的に残す部分にまで損傷が伝搬してしまうが、本発明のキャビティー３の形成により損傷の伝搬を抑制できる。
次に、ＭＩＭを加工し、キャビティー３の無い部分にキャパシタ４を形成する（図１０（ｄ）参照）。
その後、保護絶縁膜５を形成する（図１０（ｅ）参照）。
最後に、保護絶縁膜５を加工し、貫通電極２、下部電極４ａ、上部電極４ｃに接続するビアを形成した後、半導体素子接合パッド６ａ〜６ｃを形成してキャパシタ構造体１００が完成する（図１０（ｆ）参照）。尚、図５に示したように半導体素子５０と実装基板５１の間に挿入して使用するために、裏面パッド４０及び表裏面にカバー樹脂（ＳＲ）４１を形成してもよい（図４参照）。
図１１は、本発明の他の実施の形態に係るキャパシタ構造体４００（図９参照）の製造方法を示すフロー図である。
最初に、絶縁性インターポーザ基板９０に貫通孔を形成した後、貫通電極２を形成する（図１１（ａ）参照）。貫通孔はＩＣＰ−ＲＩＥで形成してもよいし、感光性結晶化ガラスを用いたフッ酸によるエッチングやセラミックや低温焼結セラミックの場合はグリーンシート加工によって形成してもよい。
貫通電極２の形成方法は限定されないがめっき法が好適である。基板にセラミックや低温焼結セラミックを使用した場合にはペーストの同時焼結により貫通電極２を形成してもよい。上記貫通孔と貫通電極２の間に拡散を防止するバリア層を形成してもよい。バリア層も限定されないが、窒化チタン、窒化タンタル等が好適である。
次に、キャビティー３を形成する（図１１（ｂ）参照）。キャビティー３は図１０と同様にあらかじめ形成してもよいが、基板として絶縁性インターポーザ基板９０を使用した場合は貫通電極２とインターポーザ基板９０間に絶縁膜が必要ない。従って、絶縁膜破壊の懸念がないため貫通電極２の形成後に貫通電極２と絶縁性インターポーザ基板９０を同時に加工することによりキャビティー３を形成できる。
次に、必要に応じて、絶縁膜８を貫通電極２の上方の基板表面に形成する（図１１（ｃ）参照）。絶縁膜８の形成方法は限定されないが、ＣＶＤ法またはＳＯＧ(スピンオングラス)法が好適に用いられる。基板として絶縁性材料を用いた場合にはこの絶縁膜形成は省いてもよいが、キャパシタ形成面には平坦化の目的で絶縁膜を形成することはキャパシタ（ＭＩＭ）４の歩留向上の点からは好ましい。
次に、キャパシタ（ＭＩＭ）４を形成する下部電極４ａ、誘電体４ｂ、上部電極４ｃを成膜する（図１１（ｃ）参照）。図１０で説明したのと同様に高誘電率の誘電体４ｂを得るためには成膜時または成膜後の加熱が必要になり、キャビティー３がない場合には加熱時に貫通電極２の熱膨張により誘電体４ｂに損傷を与えてしい、ＭＩＭを最終的に残す部分にまで損傷が伝搬してしまう。しかし、本発明のキャビティー３の形成により損傷の伝搬を抑制できる。次にＭＩＭを加工し、キャビティー３の無い部分にキャパシタ４を形成した後、保護絶縁膜を形成している。
また、基板にセラミック等の凹凸がある基板を使用した場合には、薄膜の誘電体４ｂを形成した場合、欠陥等により歩留が低下してしまう問題があるが、本発明の実施の形態では絶縁膜８の形成により凹凸が軽減され歩留が向上できる。
次に，ＭＩＭを加工し、キャパシタ４を形成している（図１１（ｄ）参照）。保護絶縁膜を形成後の工程は図１０と同様である。
以上説明した図１１の製造方法では、図１０の製造方法に比較して，貫通孔側壁及び基板裏面に必ずしも絶縁膜８を形成しなくてよいという利点がある。
以上説明したように、本発明の製造方法を用いることにより、貫通電極２の熱膨張によるキャパシタ４の誘電体４ｂへの損傷の伝搬を防止することができる。このため、貫通電極２を形成した基板をあらかじめ準備した後キャパシタ４を形成できる。そのため、貫通電極２の形成方法の自由度があがり、ハンドリングの容易な厚みの基板の使用も可能になる。
（実施例１）
図１０に示す工程により図４のキャパシタ構造体３００を製造した。
まず、インターポーザ基板１として３５０μｍｔのＳｉウエハを準備し、ＩＣＰ−ＲＩＥ装置を用いたボッシュプロセスによりφ５０μｍの半導体素子の端子位置に対応した貫通孔１２０を半導体素子が複数とれるように形成した。
次に、φ７０μｍのキャビティー３を全ての貫通孔１２０の周りに深さ２０μｍで形成した。次に水蒸気を用いた熱酸化処理を行い、基板表裏面および貫通孔側壁に絶縁膜８を形成した。次にＣＶＤによりバリア層のＴｉＮ、めっきシード層のＣｕの順にそれぞれの膜を１００ｎｍ、３００ｎｍの厚みで形成した後、Ｃｕのフィルドめっきを行い、貫通孔１２０の内部を完全にＣｕで充填した。
次に、表裏面をＣＭＰで研削し、基板の表裏面のめっき膜、シード層、バリア層を除去した。
次に、ウエットエッチングにより、キャビティー３内の埋め込まれたＣｕめっきおよびシード層を除去した。続いてキャパシタ４の下部電極４ａをＴａ，Ｒｕの順でそれぞれ５０ｎｍ、１００ｎｍの厚みでＤＣマグネトロンスパッタにより基板加熱無しで成膜し、誘電体４ｂとしてＭｎを５％添加したＳｒＴｉＯ３（ＳＴＯ）をＲＦスパッタにより、４００℃で５０ｎｍの厚みに成膜し、上部電極４ｃとしてＲｕを１００ｎｍの厚みに基板加熱足しでＤＣマグネトロンスパッタにより成膜した。
フォトリソグラフィーによりパターニングしたレジストをマスクとしてＡｒイオンミリングにより上部電極４ｃをパターニングし、レジストをメチルエチルケトン洗浄および酸素プラズマ洗浄で除去後パターニングしたフォトレジストをマスクとして、誘電体４ｂの薄膜を弗酸と硝酸の混合水溶液によるエッチングでパターニングした。
次に、同様にレジスト除去後、パターニングしたレジストをマスクとしてＡｒイオンミリングにより下部電極４ａをパターニングした。
次に、保護絶縁膜５としてＳｉＯ２膜を３５０℃でプラズマＣＶＤにより１μｍの厚みに成膜した。フォトレジストをマスクとしたＲＩＥ加工により保護絶縁膜５および絶縁膜８に上下電極接続ビア７ｂおよび貫通電極接続ビアを必要位置に形成後、レジストを除去した後、電解めっきのシード層としてウエハ側からＴｉを５０ｎｍ、Ｃｕを３００ｎｍの厚みで成膜した。貫通電極接続ビアはφ３０μｍで形成した。
次に、電解めっきのシード層としてウエハ側からＴｉを５０ｎｍ、Ｃｕを３００ｎｍの厚みで成膜した後、レジストをマスクとして電解めっきによりＣｕで半導体素子接合パッド６を形成した。レジストおよびシード層を剥離して図１に示す構造を得た。
次に、絶縁樹脂として感光性ソルダーレジスト（ＳＲ）樹脂を使用し、露光・現像により上記ビア形成によりキャパシタ４ａの端子電極裏面を露出するようにパターニング、２００℃でキュアして、カバー樹脂（ＳＲ）４１を形成した。裏面パッド４０と裏面のカバー樹脂（ＳＲ）４１についても基板表面と同様にして形成して図４の構造を得た。
次に、Ｃｕ端子電極には無電解めっきで端子電極側からＮｉ、Ａｕをそれぞれ３μｍ、０．０５μｍの厚みで成膜した。ウエハを切断して得られた貫通電極付きキャパシタをチップ状に分割した。得られた貫通電極付きキャパシタは２０ｍｍ２のサイズで端子電極が１００００個有り、７．２μＦの容量が得られた。
切断された該貫通電極付きキャパシタは、Ｓｎ−Ａｇ−Ｃｕ半田で図５の構造に半導体素子５０と実装基板５１の間に接続し、電源電圧１Ｖ、最大負荷電流１００Ａ、クロック周波数２ＧＨｚの前記半導体素子を動作させた所、電源ノイズは目標の５０ｍＶ以下であることを確認できた。
（実施例２）
次に、他の実施例について説明する。図１１に示す工程により図９のキャパシタ構造体４００を製造した。インターポーザ基板９０として厚み２００μｍのアルカリフリーガラスを使用した。ＲＩＥでφ５０μｍの半導体素子の端子位置に対応した貫通孔を半導体素子が複数とれるように形成した。
次に、ＣＶＤによりバリア層のＴｉＮ、めっきシード層のＣｕの順にそれぞれの膜を１００ｎｍ、３００ｎｍの厚みで形成した後、Ｃｕのフィルドめっきを行い、貫通孔内部を完全にＣｕで充填した。次に表裏面をＣＭＰで研削し、基板の表裏面のめっき膜、シード層、バリア層を除去した。
続いて、基板表面にφ７０μｍのキャビティーを各貫通電極２に対応してサンドブラストにより深さ２０μｍで形成した。サンドブラストを使用することによりガラス基板とＣｕ貫通電極を同時に加工できた。後のプロセスは実施例１のＭＩＭ成膜工程以降と同様である。実施例１と同様にして図９のキャパシタ構造体４００（貫通電極付きキャパシタ）を得た。
無電解めっき処理も実施例１と同様に行い、実施例１とほぼ同じ７．１μＦの容量も確認できた。また、実施例１と同様に半導体素子５０と実装基板５１間に接続して、電源ノイズを評価させた所、実施例１と同様に５０ｍＶ以下の良好な結果が得られた。
（実施例３）
次に、他の実施例について説明する。
セラミック基板を用いて図９のキャパシタ構造体４００を製造した。低温焼結セラミックグリーンシートにφ１００μｍの貫通孔加工を行い、Ａｇペーストを充填して積層後、該低温焼結セラミックと該Ａｇペーストを動じ焼結し、貫通電極付き基板をまず製造した。この時表面部にはφ１２０μｍの開口を設けたＡｇペーストを埋め込まないグリーンシートを積層し、深さ５０μｍのキャビティー３を形成した。
次に、図１１の絶縁層形成工程に示すように基板表面にＳＯＧを塗布、熱処理を繰り返して厚み１μｍの絶縁膜８を形成した。
次に、キャパシタ（ＭＩＭ）４の下部電極４ａをＴａ、Ｍｏ、Ｒｕの順でそれぞれ５０ｎｍ、１μｍ、１００ｎｍの厚みでＤＣマグネトロンスパッタにより基板加熱無しで成膜した。誘電体４ｂと上部電極４ｃは実施例１と同様に成膜した。
その後、キャパシタ加工、ＳＲ形成、裏面パッド形成、裏面ＳＲ形成、無電解めっき形成は実施例２と同様に行った。ただし、貫通電極接続ビアのサイズはφ５０μｍで形成した。本実施例では１０ｍｍ２で４００個の外部端子を有する半導体素子に対応した貫通電極付きキャパシタを製造し、１．７μＦの容量が得られた。電源電圧３．３Ｖ、クロック周波数１ＧＨｚ動作で電源ノイズを評価した所、ほとんど電源ノイズが無いことが確認できた。
以上説明したように、本発明の実施の形態によれば、貫通電極露出部にキャビティーを形成することにより貫通電極が変形してキャパシタ（ＭＩＭ）に損傷を与えても、キャパシタ（ＭＩＭ）を最終的に形成する部分にまで損傷が伝搬することを抑制することができる。このために、高歩留、高信頼性のキャパシタ構造体（貫通電極付きキャパシタ）を製造できる。
さらに、貫通電極を先に形成することが可能となるため、貫通電極の形成が容易になり、ハンドリングが容易な厚みのウエハを使用でき、キャパシタ（ＭＩＭ）の劣化も防止できる。
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１ インターポーザ基板
２ 貫通電極
３ キャビティー
４ キャパシタ
４ａ 下部電極
４ｂ 誘電体
４ｃ 上部電極
５ 保護絶縁膜
６ 半導体素子接合パッド
６ａ 下部電極接続パッド
６ｂ 上部電極接続パッド
６ｃ 非接続パッド
７ａ 下部電極接続ビア
７ｂ 上部電極接続ビア
８ 絶縁膜
９ 裏面絶縁膜
６１ 電源パッド
６２ グランドパッド
６３ 信号パッド
５０ 半導体素子
５１ 実装基板
９０ 絶縁性インターポーザ基板
１１０ 段差構造
１２０ 貫通孔

Claims (14)

  1. 基板に貫通孔を形成し、
    貫通孔の上部にキャビティー部を形成し、
    貫通孔に導体を充填することにより、基板の内部を貫通する貫通電極を形成し、
    基板の上部であって、キャビティー部の外側にキャパシタを形成し、
    前記キャパシタの形成の際に熱処理が行われ、
    前記キャビティー部は、前記熱処理による前記貫通電極の変形により前記キャパシタが破壊するのを防止することを特徴とするキャパシタ構造体の製造方法。
  2. 前記貫通電極を形成した後に、前記キャパシタを形成することを特徴とする請求項１に記載のキャパシタ構造体の製造方法。
  3. 前記基板の表面、前記貫通孔の内部及び前記キャビティーの内部に絶縁膜を形成することを特徴とする請求項１又は２のいずれか１項に記載のキャパシタ構造体の製造方法。
  4. 前記キャビティー部の内部に充填された導体を除去することを特徴とする請求項１から３のいずれか１項に記載のキャパシタ構造体の製造方法。
  5. 前記キャビティー部の形成は、前記基板及び前記貫通電極をサンドブラスにより加工することにより行われることを特徴とする請求項１から４のいずれか１項に記載のキャパシタ構造体の製造方法。
  6. 前記キャビティー部の形成は、ＲＩＥにより行われることを特徴とする請求項１から４のいずれか１項に記載のキャパシタ構造体の製造方法。
  7. 基板に貫通孔を形成し、
    貫通孔の上部にキャビティー部を形成し、
    貫通孔に導体を充填することにより、基板の内部を貫通する貫通電極を形成し、
    基板の上部であって、キャビティー部の外側にキャパシタを形成し、
    前記貫通電極を形成した後に、前記キャパシタを形成することを特徴とするキャパシタ構造体の製造方法。
  8. 前記基板の表面、前記貫通孔の内部及び前記キャビティーの内部に絶縁膜を形成することを特徴とする請求項７に記載のキャパシタ構造体の製造方法。
  9. 前記キャビティー部の内部に充填された導体を除去することを特徴とする請求項７又は８に記載のキャパシタ構造体の製造方法。
  10. 前記キャビティー部の形成は、前記基板及び前記貫通電極をサンドブラスにより加工することにより行われることを特徴とする請求項７から９のいずれか１項に記載のキャパシタ構造体の製造方法。
  11. 前記キャビティー部の形成は、ＲＩＥにより行われることを特徴とする請求項７から９のいずれか１項に記載のキャパシタ構造体の製造方法。
  12. 基板に貫通孔を形成し、
    貫通孔の上部にキャビティー部を形成し、
    貫通孔に導体を充填することにより、基板の内部を貫通する貫通電極を形成し、
    基板の上部であって、キャビティー部の外側にキャパシタを形成し、
    前記キャビティー部の形成は、前記基板及び前記貫通電極をサンドブラスにより加工することにより行われることを特徴とするキャパシタ構造体の製造方法。
  13. 前記基板の表面、前記貫通孔の内部及び前記キャビティーの内部に絶縁膜を形成することを特徴とする請求項１２に記載のキャパシタ構造体の製造方法。
  14. 前記キャビティー部の内部に充填された導体を除去することを特徴とする請求項１２又は１３に記載のキャパシタ構造体の製造方法。
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