JP4470013B2 - キャパシタ、チップキャリア型キャパシタ、半導体装置および実装基板 - Google Patents
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Description
ここでLの符号が「−(マイナス)」なのは、誘導起電力は瞬時に発生した電流を打ち消すように生じるからである。したがって配線のL、負荷変動diが大きいほど、および変動時間dtが小さいほど電圧降下△Vの絶対値が増加する。近年、LSIのクロック周波数が数百MHzを越えるような高速になってきている。デジタル回路におけるパルス波形の立ち上がり時間trが負荷の変動時間dtと等価になる。クロック周波数が大きくなるほど立ち上がり時間trが短くなるため、電圧降下△Vは大きくなる。
そのため、Cが小さく、かつLが小さいコンデンサをデカップリングキャパシタとして選択する必要があった。デカップリングキャパシタとしては、高周波特性が比較的よい0.1μF、またはそれ以下の容量を有する積層セラミックコンデンサがよく用いられてきた。積層セラミックコンデンサは電解コンデンサと比較してESRが小さいだけでなく、ESLが小さいという利点があるためである。
「日経エレクトロニクス」1999.4.19号、P144〜156
外部から印加される所定の電位を伝導するための第1のビアが接続された、方形状の第1のパッドと、
外部から印加される、前記所定の電位と異なる電位を伝導するための第2のビアが接続された、方形状の第2のパッドと、
前記第2のビアを通すための開口が設けられ、前記第1のビアを介して前記第1のパッドと接続された第1の電極と、
前記第1および第2のビアを通すための開口がビア毎に設けられ、第3のビアを介して前記第2のパッドと接続された第2の電極と、
前記第1および第2の電極の間に設けられ、前記第1および第2のビアを通すための開口をビア毎に備えた誘電体とを有し、
前記第2のビアが前記第2のパッドの中心で接続され、
前記第3のビアが前記第2のパッドの中心と頂点との間で該第2のパッドに接続されている構成である。
次に、本発明の実施の形態について図面を参照して詳細に説明する。
本実施形態のチップキャリア型キャパシタは2層のMIM構造を有するものである。本実施形態のチップキャリア型キャパシタの構成を説明する。図18は本実施形態のチップキャリア型キャパシタを用いた半導体素子接続パッドの平面模式図である。ここでは、MIM型キャパシタを用いている。なお、第1の実施形態と同様な構成については、その説明を省略する。
本実施形態では、第1の実施形態および第2の実施形態のそれぞれにおいて説明したチップキャリア型キャパシタの表面を覆う構造に関するものである。ここでは、第1の実施形態のチップキャリア型キャパシタの場合で説明する。
本実施形態のチップキャリア型キャパシタは、パッドに接合材を設けた構成である。図25は本実施形態のチップキャリア型キャパシタの一構成例を示す断面模式図である。ここでは、第2の実施形態で説明したチップキャリア型キャパシタを用いる場合とする。
本実施形態のチップキャリア型キャパシタは、パッドにバンプを設けた構成である。図26は本実施形態のチップキャリア型キャパシタの一構成例を示す断面模式図である。ここでは、第2の実施形態で説明したチップキャリア型キャパシタを用いる場合とする。
本実施形態のチップキャリア型キャパシタは、第4の実施形態のチップキャリア型キャパシタを2段に積み重ねた構成である。図27は本実施形態のチップキャリア型キャパシタの一構成例を示す断面模式図である。
本実施形態は、半導体素子に第4の実施形態で説明したチップキャリア型キャパシタが接続された半導体装置である。本実施形態の半導体装置の構成を、以下に説明する。
本実施形態は、半導体素子に第4の実施形態で説明したチップキャリア型キャパシタが接続された実装基板である。本実施形態の実装基板の構成を、以下に説明する。
本実施形態は、半導体素子に第4の実施形態で説明したチップキャリア型キャパシタが内蔵された実装基板である。本実施形態の実装基板の構成を、以下に説明する。
本実施形態は、第7の実施形態で説明した半導体装置が接続された実装基板である。本実施形態の実装基板の構成を、以下に説明する。
3 グランドパッド
4 信号パッド
5 基板接続ビア
6 上部電極接続ビア
10 誘電体
17 中間電極接続ビア
20 中間電極
Claims (18)
- 外部から印加される所定の電位を伝導するための第1のビアが接続された、方形状の第1のパッドと、
外部から印加される、前記所定の電位と異なる電位を伝導するための第2のビアが接続された、方形状の第2のパッドと、
前記第2のビアを通すための開口が設けられ、前記第1のビアを介して前記第1のパッドと接続された第1の電極と、
前記第1および第2のビアを通すための開口がビア毎に設けられ、第3のビアを介して前記第2のパッドと接続された第2の電極と、
前記第1および第2の電極の間に設けられ、前記第1および第2のビアを通すための開口をビア毎に備えた誘電体とを有し、
前記第2のビアが前記第2のパッドの中心で接続され、
前記第3のビアが前記第2のパッドの中心と頂点との間で該第2のパッドに接続されているキャパシタ。 - 外部から印加される所定の電位を伝導するための第1のビアが接続された、方形状の第1のパッドと、
外部から印加される、前記所定の電位と異なる電位を伝導するための第2のビアが接続された、方形状の第2のパッドと、
前記第2のビアを通すための開口が設けられ、前記第1のビアを介して前記第1のパッドと接続された第1の電極と、
前記第1および第2のビアを通すための開口がビア毎に設けられ、第3のパッドを介して前記第2のパッドと接続された中間電極と、
前記第1の電極および前記中間電極の間に設けられ、前記第1および第2のビアを通すための開口をビア毎に備えた第1の誘電体と、
前記第1のビアを通すための開口と前記第2および第3のビアを通すための開口が設けられ、第4のビアを介して前記第1のパッドと接続された第2の電極と、
前記中間電極および前記第2の電極の間に設けられ、前記第1のビアを通すための開口と前記第2および第3のビアを通すための開口を備えた第2の誘電体とを有し、
前記第2のビアが前記第2のパッドの中心で接続され、
前記第3のビアが前記第2のパッドの中心と頂点との間で該第2のパッドに接続されているキャパシタ。 - 前記第1のビアが前記第1のパッドの中心で接続され、
前記第4のビアが、前記第1のパッドの中心と頂点との間で該第1のパッドに接続されている請求項2記載のキャパシタ。 - 前記第3のビアにおける、前記第1のパッドと前記第2の電極を結ぶ方向に垂直方向の断面が、前記第2のパッドの頂点とこれを挟む二辺の形状に対応した三角形である請求項1または2記載のキャパシタ。
- 前記第4のビアにおける、前記第1のパッドと前記第2の電極を結ぶ方向に垂直方向の断面が、前記第1のパッドの頂点とこれを挟む二辺の形状に対応した三角形である請求項3記載のキャパシタ。
- 前記第2のパッドに対する前記第3のビアの接続位置が該第2のパッドの頂点よりも中心に近い請求項3または5記載のキャパシタ。
- 前記第1のパッドが電源電位が印加される電源プレーンとなる場合、前記第2のパッドが接地電位のグランドプレーンとなり、
前記第2のパッドが前記電源プレーンとなる場合、前記第1のパッドが前記グランドプレーンとなる請求項1から6のいずれか1項記載のキャパシタ。 - 外部から入力される信号を伝導するための第4のビアが接続された第3のパッドが設けられ、
前記第1および第2の電極ならびに前記誘電体は、前記第4のビアを通すための開口を有する請求項1記載のキャパシタ。 - 外部から入力される信号を伝導するための第5のビアが接続された第3のパッドが設けられ、
前記第1および第2の電極、前記第1および第2の誘電体、ならびに前記中間電極は、前記第5のビアを通すための開口を有する請求項2記載のキャパシタ。 - 前記第1および第2のパッド上に円形状の開口を有する絶縁体が設けられた請求項1から9のいずれか1項記載のキャパシタ。
- 基板上に設けられた、請求項1から10のいずれか1項記載のキャパシタと、
前記キャパシタの前記第1および第2のビアのビア毎に接続され、前記基板を貫通する基板ビアと、
を有するチップキャリア型キャパシタ。 - 前記基板の材質が半導体であって、該基板の表面ならびに前記基板ビアの側壁に絶縁体が形成されている請求項11記載のチップキャリア型キャパシタ。
- 前記基板の材質が絶縁体である請求項11記載のチップキャリア型キャパシタ。
- 前記第1および第2のパッドに接合材またはバンプが設けられた、請求項11から13のいずれか1項記載のチップキャリア型キャパシタ。
- 前記第1および第2のパッドのそれぞれに対応して前記接合材またはバンプを介して複数接続された請求項14記載のチップキャリア型キャパシタ。
- 請求項14または15記載のチップキャリア型キャパシタと、
前記チップキャリア型キャパシタと前記接合材またはバンプを介して接続された半導体素子と、
を有する半導体装置。 - 請求項14もしくは15記載のチップキャリア型キャパシタまたは請求項16記載の半導体装置が前記接合材またはバンプを介して接続された実装基板。
- 前記チップキャリア型キャパシタまたは前記半導体装置を埋め込むためのキャビティを有し、
前記チップキャリア型キャパシタまたは前記半導体装置が前記接合材またはバンプの一部を除いて前記キャビティに埋め込まれている請求項17記載の実装基板。
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