KR101950078B1 - Tsv 접속된 이면 디커플링 기법 및 이를 이용한 패키지 어셈블리 장치와 패키지 어셈블리 제조방법 - Google Patents

Tsv 접속된 이면 디커플링 기법 및 이를 이용한 패키지 어셈블리 장치와 패키지 어셈블리 제조방법 Download PDF

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로버트 엘 생크만
타일러 엔 오스본
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Abstract

장치는 디바이스측 면으로부터 다이의 이면으로 연장되는 복수의 스루실리콘 비아(TSV)를 포함하는 다이와, TSV에 결합된 디커플링 캐패시터를 포함한다. 방법은 디바이스측 면으로부터 다이의 이면측으로 연장되는 복수의 스루실리콘 비아(TSV)를 포함하는 다이를 제공하는 단계와, 디커플링 캐패시터를 다이의 이면에 결합하는 단계를 포함한다. 장치는 패키지를 포함하는 컴퓨팅 디바이스를 포함하고, 패키지는, 디바이스측 면으로부터 이면으로 연장되는 스루실리콘 비아(TSV)를 갖는 디바이스측 면 및 이면을 포함하는 마이크로프로세서와, 다이의 이면에 결합된 디커플링 캐패시터와, 인쇄 회로 기판을 포함하고, 패키지는 인쇄 회로 기판에 결합된다.

Description

TSV 접속된 이면 디커플링 기법 및 이를 이용한 패키지 어셈블리 장치와 패키지 어셈블리 제조방법{TSV-CONNECTED BACKSIDE DECOUPLING}
집적 회로 구조
현재의 마이크로프로세서는 종종 10 나노세컨드(ns)보다 더 빠른, 매우 짧은 시간동안에 일어나는 큰 부하 과도전류(transient)를 생성할 수 있다. 실행 오류를 일으킬 수 있는 전압 하강(droop)을 피하기 위해, 마이크로프로세서 전력 전달 네트워크는 일반적으로, 마이크로프로세서 다이에 인접하여 강건하게 접속되거나 또는 그 자체로 다이에 통합된 고주파 디커플링 캐패시터(들)를 포함한다. 이것은, 디바이스 밀도가 상당히 증가할 것으로 예상됨에 따라, 장래의 프로세스 노드에 대해 더 어려워질 것인 반면, 부하 과도전류의 크기 및 속도는 대략 동일하게 유지될 것으로 예상된다. 각각, 동일한 양의 전력 전달 디커플링은 각각의 새로운 프로세스 노드에 대해 대략 50% 줄어든 면적에 요구될 것이다. (때때로 조합된) 2개의 해결 방안이 과거 및 현재의 제품에 통상적으로 사용된다. 첫번째는 다수의 세라믹 캐패시터를 다이측 상에 또는, 랜드측 상에 배치하거나 패키지 기판에 내장하는 것이다. 캐패시터는 넓은 전력 평면을 이용하여 또는 도금 스루홀(PTH)의 빽빽한 어레이를 통해 다이에 접속된다. 이것은 많은 양의 디커플링 캐패시턴스를 제공하지만, 응답 속도는 근본적으로 다이로부터 캐패시터의 물리적 거리 및 그들이 접속되는 다이의 면적에 의해 제한되고, 이는 장래의 프로세스 노드에서 효율성을 감소시키고 더 큰 전압 하강을 초래할 것이다. 두번째 방안은 다이에 구현된 금속-절연체-금속(MIM) 캐패시터이다. MIM 캐패시터는 로컬 부하 과도전류에 거의 즉시 응답하지만, 전하 저장 능력을 제한한다. 이상적으로 MIM 밀도는 디바이스 밀도에 반비례하여 조정될 것이지만, 이것은 실시시에 과제를 드러내, MIM 밀도를 일정하게 유지하려는 경향이 있다.
도 1은 다이의 이면에 접속된 MIM에 의해 스루실리콘 비아(TSV)를 갖는 다이를 포함하는 패키지 어셈블리의 일 실시예의 단면도를 도시하고,
도 2는 도 1의 구조의 상면도를 도시하고,
도 3은 다이와 다이에 접속된 디커플링 캐패시터를 포함하는 패키지 어셈블리의 다른 실시예의 단면도를 도시하고,
도 4는 다이와 다이의 이면에 접속된 디커플링 캐패시터를 포함하는 패키지 어셈블리의 다른 실시예의 단면도를 도시하고,
도 5는 컴퓨팅 디바이스의 실시예를 도시하는 도면이다.
스루실리콘 비아(TSV) 다이 및 TSV에 접속된 적어도 하나의 디커플링 캐패시터를 포함하는 장치는, 디커플링 캐패시터를 다이(예컨대, TSV 다이)의 이면에 접속하는 방법 뿐만 아니라 그러한 장치를 포함하는 패키지 구조 및 컴퓨팅 디바이스로서 기술된다. 실시예는 다이의 뒤에 구현되고 TSV와 접속된 마이크로프로세서(또는 칩셋)를 위한 디커플링 캐패시터를 포함한다. 대표적으로 100마이크론의 차수인 다이 두께에 대한 다이 씨닝(thinning)은 일반적으로, 개별적인 TSV의 길이가 작을 것이고, TSV의 어레이는 매우 빠른 과도전류 응답을 허용하는 비교적 낮은 인덕턴스를 가질 것임을 의미한다. 실시예는 (이면 재분배층과 유사하게 구성된) 다이 자체의 뒤에 MIM 캐패시터층으로서 구현된 다이의 이면 상에 있는 캐패시터(들)와, 다이의 상면에 실장된 어레이 캐패시터를 포함하고, 적층된 다이에 구현된 MIM 또는 디바이스 캐패시터를 이용(예컨대, 메모리 다이에 부가된 MIM층을 이용)한다. 기술된 실시예는 매우 높은 속도에서 효과적인 디커플링 캐패시턴스의 상당한 증가를 제공하고, 그 결과 값비싼 MIM 조정을 필요로 하지 않고 장래의 프로세스 노드에 대한 전압 하강을 동일하게 하거나 감소시킬 수 있다.
도 1은 다이의 이면에 접속된 MIM 캐패시터와 MIM의 도전층으로서 사용된 이면 금속화/분배층을 갖는 TSV 다이를 포함하는 패키지 어셈블리의 실시예를 도시한다. 도 1을 참조하면, 구조(100)는 디바이스측 면(device side)(115)과 이면(backside)(120)을 갖는 다이(110)를 포함한다. 본 실시예에서, 다이(110)는, 디바이스측 면(115)으로부터 이면(120)으로 연장되고 이면 상의 접촉 지점(127)을 규정하는 TSV(125)를 포함하는 TSV 다이이다. 접촉 지점은, 본 실시예에서는 MIM 캐패시터 등의, 디바이스에 대한 접속 지점을 제공한다. 접촉 지점은 각각의 TSV의 위치에 배치될 수 있다. 이와 달리, 도전성 금속화 또는 분배층(예컨대, 구리 트레이스)은 디바이스에 대한 접속을 위해 다이(110)의 이면(120)과 연관된 영역에 하나 이상의 접촉 지점의 위치를 제공하기 위해 존재할 수 있다. TSV에 의해 규정된 접촉 지점에 직접 디커플링 캐패시터(예컨대, MIM 캐패시터) 등의 디바이스를 접속하는 것은, 그러한 캐패시터를, 각각의 TSV의 위치에 배치되는 또는 금속화층을 통해 이면(120) 상의 다른 위치에 라우팅되는 접촉 지점에 접속하는 것을 포함한다. 본 실시예에서, 다이(110)의 이면(120) 상의 접촉 지점의 부분에 접속된 것은 MIM 캐패시터이다. 더 자세하게는, MIM 캐패시터(130)는, 예컨대, 구리인 금속층(135), 예컨대, 하프늄 기반 유전체(예컨대, 하프늄 산화물) 등의, 실리콘 이산화물("하이 k 유전체 재료")보다 더 큰 유전체 상수를 갖는 유전체 물질인 절연체(140), 예컨대, 구리인 금속층(145)을 포함한다. 일 실시예에서, 금속층(135)은, 예컨대, 패턴을 형성하고, 예컨대, 시드 재료를 무전극 증착하고 이어서 노출된 시드 영역 위에 구리 금속을 전기분해함으로써 구리 재료를 도입하는 이면 금속화 프로세스로 도입된다. 절연체(140)는 증착(예컨대, 화학적 기상 증착)에 의해 형성될 수 있다. 금속층(145)은 금속층(135)에 대해 기술된 구리 도입 프로세스에 의해 형성될 수 있다. 다이의 이면 위의 MIM(130)은 전체 부분을 포함하는 다이의 이면의 영역 부분을 차지할 수 있다. 하나의 실시예에서, 다이(110)의 이면(120) 상의 MIM(130)에 부가하여, MIM(130)에 인접하여 또는 MIM(130) 위에(예컨대, MIM(130)을 통한 라우팅 상호접속을 통해 접속된) 접촉 지점(127) 및 TSV(125)에 접속된 다른 디바이스가 있을 수 있다.
도 1은 또한 다이(110)의 디바이스측 면(device side)(115) 위의 MIM(150)을 도시한다. 일 실시예에서, MIM(150)은 예컨대, 구리인 금속층(155), 예컨대, 하이 k 유전체(예컨대, 하프늄 산화물)인 유전체층(160), 예컨대, 구리인 금속층(165)을 포함한다. 일 실시예에서, MIM(150)은, MIM(130)을 형성하기 위해 사용된 바와 유사한 프로세스에 따라, 금속층(165)으로서의 디바이스측 면의 최종의 금속층(N)과 함께 끝에서 두번째의 금속층(N-1)으로 예컨대, 끝에서 두번째의 금속층과 금속층(155), 금속층(165) 각각의 사이의 개별적인 도전성 비아를 통해 형성될 수 있다. MIM(130)과 함께, MIM(150)은 다이(110)의 디바이스측 면(115)의 일부를 차지할 수 있고 전체 부분을 차지할 수도 있다. 금속층(165)에는 유전체층(도시되지 않음) 및 도전성 접촉 지점이 배치된다. 일 실시예에서, 디바이스 상호접속은 MIM(150)의 금속층(165)을 통해 다이(110)의 디바이스측 면(115)으로부터 접촉 패드에 연장될 수 있다. 그러한 상호 접속은, 그들이 MIM(150)으부터 연장되기 때문에, MIM(150)으로부터 전기적으로 절연된다. 선택적으로, 그 후 상호접속에 접속된 도전성 금속화 또는 분배층(예컨대, 구리 트레이스)은 금속층(165) 상의 유전체층에 배치될 수 있다. 금속화층은 패키지(170) 등의 다른 기판에 대한 접속을 위한 접촉 지점을 배치하도록 기능한다. 도 1은, 임의의 금속화층(구리 트레이스)을 덮고, 땜납 접속(180)에 그러한 상호접속의 접속을 허용하기 위해 접촉 패드에 대한 개구를 갖는 유전체 재료의 외부 패시베이션층(passivation layer)(167)을 도시한다. 도 1에 도시된 바와 같이, 본 실시예에서 다이(110)는 땜납 접속(180)을 통해 패키지(170)에 접속된다.
도 1의 삽화는 MIM(150)의 다른 실시예를 도시한다. 본 실시예에서, MIM(150)은 최종 금속층(1551) 위에 유전체층(1552), 뒤이어, 탄탈륨 금속층(1553), MIM 유전체층(150), 제 2 탄탈륨층(1653), 유전체층(1652) 및 구리층(1651)을 증착함으로써 형성될 수 있다. 도전성 비아는 층(1553) 및 층(1653)에 별개로 형성된다. 유사한 구성 및 프로세스가 다이(110)의 이면에 MIM(130)을 형성하는 데 사용될 수 있다.
도 2는 도 1의 구조(100)의 상면도를 도시한다. 도 2는 패키지(170)에 접속된 다이(110)를 도시하고, MIM(130)에 접속된 각각의 TSV(125)와 연관된 접촉 지점(127)을 나타낸다.
도 3은 다이 및 다이에 접속된 디커플링 캐패시터를 포함하고, 그 다이 및 디커플링 캐패시터는 패키지 기판에 차례로 접속되는 패키지의 다른 실시예의 단면도를 도시한다. 본 실시예에서, 디커플링 캐패시턴스는 다이의 이면에 실장된 어레이 캐패시터에 의해 구현된다. 도 3을 참조하면, 어셈블리(200)는 디바이스측 면(215) 및 이면(220)을 갖는 다이(210)를 포함한다. 다이(210)는 또한, 디바이스측 면(215)으로부터 이면(220)으로 연장되고 이면에 접속되거나 또는 이면 위에 접촉 지점을 규정하는 TSV(225)를 포함한다.
다이(210)의 디바이스측 면(215) 위에 MIM(250)이 있다. MIM(250)은 예컨대, 구리인 제 1 도전층(255), 실리콘 산화물, 실리콘 질화물 또는 반도체 제조에 사용된 다른 통상의 유전체층인 유전체층(260) 및 예컨대, 구리인 도전층(265)을 포함한다. MIM(250)은 디바이스측 면(215) 부분(전체 부분을 포함함) 위에 배치되고, 도 1의 MIM 캐패시터와 연관되어 설명된 바와 같이 형성될 수 있다. 다이를 패키지(270)에 접속하기 위해 땜납 접속(280)에 대한 접속을 위해 접촉 지점을 규정하는 도전성 비아는, MIM(250)을 통해 금속화층(267)으로 연장할 수 있다. 다이(210)의 이면(220)에, TSV(225)에 의해 규정된 접촉 지점은, 예컨대, 도금 프로세스를 통해 패터닝된 구리층으로서 형성된 금속화층(235)에 땜납 접속(285)을 통해 세라믹 어레이 캐패시터(280)에 다이를 접속하도록 기능한다. 일 실시예에서, 어레이 캐패시터는 인터리브된 접지와 Vcc 범프의 볼 그리드 어레이(BGA)를 사용한다. 이러한 방식으로, 2개의 단자의 캐패시터에 의한 문제가 있는 임의의 초과 인덕턴스가 감소 또는 제거된다.
도 4는 다이 및 다이의 이면에 접속된 디커플링 캐패시터를 포함하는 어셈블리의 다른 실시예의 단면도를 도시한다. 도 4를 참조하면, 어셈블리(300)는 디바이스측 면(315)과 이면(320)을 포함하는 다이(310)를 포함한다. 다이(310)는, 디바이스측 면으로부터 이면(320)으로 연장되고, 다이의 이면에 접속하거나, 패터닝된 분배(도전성)층(335)에 대해 다이의 이면 상에서 접촉 지점을 규정하는 TSV(325)를 포함한다. 다이(310)의 디바이스측 면(315)에 접속된 것은 MIM(350)이다. MIM(350)은 다이 상의 접촉 지점에 접속된, 예컨대, 구리인 도전층(355), 예컨대, 하프늄 산화물인 유전체층(360), 예컨대, 구리인 도전층(365)을 포함한다. MIM(350)은 전체적인 부분을 포함하여, 다이(310)의 디바이스측 면(315)의 일부에 걸쳐 연장되고, 도 1의 MIM(150)에 대하여 상술한 바와 같이 형성될 수 있다. 도전층(365) 상에 배치된 것은 유전체층(도시되지 않음) 및 접촉 패드(구리 접촉 패드) 및, 선택적으로 금속화 또는 분배층으로서 도전성(예컨대, 구리) 트레이스이다. 도 4는 임의의 금속화층(예컨대, 구리 트레이스)을 덮고, 땜납 접속(380)이 접촉 패드와 전기적 접촉을 이룰 수 있도록 접촉 패드에 대한 개구를 갖는 유전체 재료의 외부 패시베이션층(367)을 도시한다. 땜납 접속(380)은 다이(310)를 패키지(370)에 접속한다.
다이(310)의 이면(320) 위에는 메모리 다이(390)가 있다. 본 실시예에서, 메모리(390)는 예컨대, 구리인 도전층(382), 예컨대, 하프늄 산화물인 유전체층(383), 예컨대, 구리 또는 알루미늄인 도전층(384)을 포함하는 MIM(380)을 포함한다. MIM(380)은 예컨대, 도 1의 MIM(130)에 대해 상술한 바와 같이 형성될 수 있다. MIM(380)을 포함하는 메모리 다이(390)는 땜납 접속(385)을 통해 다이(310)에 접속된다.
상호 보완적인 전력 조정 없이 디바이스 크기를 조정하는 것은 고속 부하의 일시성(transience)을 성능 제한 요소가 되게 한다. 기술된 실시예는 고속 부하 일시성에 관련된 문제를 상당히 완화할 수 있고, (배터리 수명을 증가시키기 위해서 또는 개선된 피크 성능을 위한 훨씬 더 공격적인 설정을 동작시키기 위한 더 낮은 전력 동작을 위해) 제품이 더 낮은 전압에서 동작하게 한다.
도 5는 하나의 구현예에 따른 컴퓨팅 디바이스(400)를 도시한다. 컴퓨팅 디바이스(400)는 기판(402)을 포함한다. 기판(402)은 프로세서(404) 및 적어도 하나의 통신 칩(406)을 포함하지만 이에 한정되지 않는 다수의 구성요소를 포함할 수 있다. 프로세서(404)는 기판(402)에 물리적으로 및 전기적으로 연결된다. 일부 구현예에서, 적어도 하나의 통신 칩(406)은 또한 기판(402)에 물리적으로 및 전기적으로 연결된다. 또 다른 구현예에서, 통신 칩(406)은 프로세서(404)의 일부이다.
응용예에 따라, 컴퓨팅 디바이스(400)는 기판(402)에 물리적으로 및 전기적으로 연결될 수 있는 또는 연결될 수 없는 다른 구성요소를 포함할 수 있다. 이들 다른 구성요소는, 이에 한정되지 않지만, 휘발성 메모리(예컨대, DRAM), 비휘발성 메모리(예컨대, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호화 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 위성 위치확인 시스템(GPS) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 대용량 스토리지 디바이스(하드디스크 드라이브, 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등)를 포함할 수 있다.
통신 칩(406)은 컴퓨팅 디바이스(400)로 및 그로부터의 데이터 전송을 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그 파생어는 비 고체 매체를 통해 변조된 전자기 방사선의 이용을 통해 데이터를 통신할 수 있는 회로, 디바이스, 시스템, 방법, 기술, 통신 채널 등을 설명하는 데 사용될 수 있다. 그 용어는, 일부 실시예에서는 그렇지 않을 수 있지만, 연관된 디바이스가 임의의 배선을 포함하지 않는 것을 의미하지 않는다. 통신 칩(406)은, 이에 한정되지 않지만, 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜과 마찬가지로, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱텀에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 및 그 파생물을 포함하여, 임의의 다수의 무선 표준 또는 프로토콜을 구현할 수 있다. 컴퓨팅 디바이스(400)는 복수의 통신 칩(406)을 포함할 수 있다. 예를 들어, 제 1 통신 칩(406)은 Wi-Fi 및 블루투스 등의 단거리 무선 통신에 전용될 수 있고, 제 2 통신 칩(406)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등의 장거리 무선 통신에 전용될 수 있다.
컴퓨팅 디바이스(400)의 프로세서(404)는 프로세서(404)로 지칭된 집적 회로 다이 패키지를 포함한다. 본 발명의 일부 구현예에서, 프로세서의 집적 회로 다이는 TSV를 포함하는 다이이고, 상술한 바와 같은 방식의 MIM 캐패시터 및/또는 디커플링 캐패시터 등의 하나 이상의 패시브에 접속된다. 용어 "프로세서"는 레지스터 및/또는 메모리로부터의 전자 데이터를 처리하여, 그 전자 데이터를, 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 가리킬 수 있다.
통신 칩(406)은 또한 통신 칩(406) 내에 패키징된 집적 회로 다이를 포함한다. 또 다른 구현예에 따르면, 통신 칩의 집적 회로 다이는 TSV를 포함하는 다이이고, 상술한 바와 같은 방식의 MIM 캐패시터 및/또는 디커플링 캐패시터 등의 하나 이상의 패시브에 접속된다.
또 다른 구현예에서, 컴퓨팅 디바이스(400) 내에 수용된 또 다른 구성요소는, TSV를 포함하는 다이이고, 상술한 바와 같은 방식의 MIM 캐패시터 및/또는 디커플링 캐패시터 등의 하나 이상의 디바이스에 접속되는 통신 칩의 집적 회로 다이를 포함할 수 있다.
여러가지 구현예에서, 컴퓨팅 디바이스(400)는 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 휴대 단말기(PDA), 휴대용 PC, 이동 전화, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱박스, 오락 제어 유닛, 디지털 카메라, 휴대용 음악 재생기 또는 디지털 비디오 레코더일 수 있다. 또 다른 구현예에서, 컴퓨팅 디바이스(400)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
예
예 1은 디바이스측 면에서 다이의 이면으로 연장되는 복수의 스루실리콘 비아(TSV)를 포함하는 다이와, TSV에 연결되는 디커플링 캐패시터를 포함하는 장치이다.
예 2에서, 예 1의 장치에서의 디커플링 캐패시터는 금속-절연체-금속(MIM) 캐패시터를 포함한다.
예 3에서, 예 1의 장치에서의 TSV는 다이의 이면 상의 접촉 지점을 규정하고, MIM 캐패시터는 접촉 지점에 직접 연결된 금속층을 포함한다.
예 4에서, 예 2의 장치는 2차 다이를 더 포함하고, MIM 캐패시터는 2차 다이 상에 형성된다.
예 5에서, 예 4의 장치에서의 TSV는 다이의 이면 상에서 접촉 지점을 규정하고, MIM 캐패시터의 금속층은 접촉 지점에 연결된다.
예 6에서, 예 5의 장치에서의 MIM 캐패시터의 제 1 층은 땜납 접속을 통해 접촉 지점에 연결된다.
예 7에서, 예 1의 장치에서의 TSV는 다이의 이면 상에서 접촉 지점을 규정하고, 디커플링 캐패시터는 접촉 지점에 연결된 세라믹 어레이 캐패시터를 포함한다.
예 8에서, 예 7의 장치에서의 세라믹 어레이 캐패시터는 땜납 접속을 통해 접촉 지점에 연결된다.
예 9에서, 예 1의 장치는 다이의 디바이스측 면에 배치된 금속-절연체-금속(MIM) 캐패시터를 더 포함한다.
예 10은 디바이스측 면으로부터 다이의 이면으로 연장되는 복수의 스루실리콘 비아(TSV)를 포함하는 다이를 제공하는 단계와, 다이의 이면에 디커플링 캐패시터를 연결하는 단계를 포함하는 방법이다.
예 11에서, 예 10의 방법에서의 디커플링 캐패시터는 금속-절연체-금속(MIM) 캐패시터를 포함한다.
예 12에서, 예 10의 방법에서의 TSV는 다이의 이면에서 접촉 지점을 규정하고, MIM 캐패시터를 연결하는 단계는 MIM의 금속층을 접촉 지점에 직접 연결하는 단계를 포함한다.
예 13에서, 예 11의 방법에서의, 다이의 이면에 디커플링 캐패시터를 연결하는 단계는, 다이의 이면에 2차 다이를 연결하는 단계를 포함하고, MIM 캐패시터는 2차 다이 상에 형성된다.
예 14에서, 예 13의 방법에서의 TSV는 다이의 이면 상에 접촉 지점을 규정하고, MIM 캐패시터의 금속층은 접촉 지점에 연결된다.
예 15에서, 예 14의 방법에서의 MIM 캐패시터의 금속층은 땜납 접속을 통해 접촉 지점에 연결된다.
예 16에서, 예 10의 방법에서의 TSV는 다이의 이면 상의 접촉 지점을 규정하고, 디커플링 캐패시터는 세라믹 어레이 캐패시터를 포함하고, 다이의 이면에 연결하는 단계는 접촉 지점에 세라믹 어레이 캐패시터를 연결하는 단계를 포함한다.
예 17에서, 예 16의 방법에서의 세라믹 어레이 캐패시터는 땜납 접속을 통해 접촉 지점에 연결된다.
예 18에서, 예 10에서의 방법은 금속-절연체-금속(MIM) 캐패시터를 다이의 디바이스측 면에 연결하는 단계를 더 포함한다.
예 19는 디바이스측 면으로부터 이면으로 연장되는 스루실리콘 비아(TSV)를 갖는 디바이스측 면 및 이면을 포함하는 마이크로프로세서와, 다이의 이면에 연결된 디커플링 캐패시터와, 인쇄회로 기판을 포함하는 패키지를 포함하는 컴퓨팅 디바이스를 포함하는 장치이고, 여기서 패키지는 인쇄 회로 기판에 연결된다.
예 20에서, 예 19의 장치에서의 디커플링 캐패시터는 금속-절연체-금속(MIM) 캐패시터를 포함한다.
예 21에서, 예 20의 장치에서의 TSV는 다이의 이면 상에서 접촉 지점을 규정하고, MIM 캐패시터는 접촉 지점에 직접 연결된 금속층을 포함한다.
예 22에서, 예 20의 장치는 2차 다이를 더 포함하고, 여기서 MIM 캐패시터는 2차 다이 상에 형성된다.
예 23에서, 예 22의 장치에서의 TSV는 다이의 이면 상에 접촉 지점을 규정하고, MIM 캐패시터의 금속층은 접촉 지점에 연결된다.
예 24에서, 예 23의 장치에서의 MIM 캐패시터의 제 1 층은 땜납 접속을 통해 접촉 지점에 연결된다.
예 25에서, 예 19의 장치에서의 TSV는 다이의 이면 상에서 접촉 지점을 규정하고, 디커플링 캐패시터는 접촉 지점에 연결된 세라믹 어레이 캐패시터를 포함한다.
예 26에서, 예 19의 장치에서의 세라믹 어레이 캐패시터는 땜납 접속을 통해 접촉 지점에 연결된다.
예 27에서, 예 19의 장치는 마이크로프로세서의 디바이스측 면에 접속된 금속-절연체-금속(MIM) 캐패시터를 더 포함한다.
상기의 명세서에서, 설명을 목적으로, 실시예의 완전한 이해를 제공하기 위해 다수의 특정 세부사항이 언급되었다. 그러나, 하나 이상의 다른 실시예가 이들 특정 세부사항의 일부 없이 실시될 수 있음이 당업자에게 명백할 것이다. 기술된 특정 실시예가 본 발명을 제한하도록 제공되는 것은 아니지만 그것을 예시한다. 본 발명의 범위는 상기에 제공된 특정 예에 의해 결정되는 것이 아니라 이하의 청구범위에 의해서만 결정된다. 다른 경우에, 공지의 구조, 디바이스 및 동작은 명세서의 이해를 모호하게 하는 것을 피하기 위해 블럭도로 또는 세부사항 없이 도시되었다. 적절하다고 여겨지면, 참조 부호 또는 참조 부호의 끝부분은 선택적으로 유사한 특성을 가질 수 있는 대응하는 또는 유사한 요소를 나타내기 위해 도면간에 반복되었다.
또한 본 명세서 전체에 걸쳐 "하나의 실시예", "일 실시예", "하나 이상의 실시예", 또는 "상이한 실시예"의 언급은, 예컨대, 특정 특징이 본 발명의 실시에 포함될 수 있는 것을 의미하는 것이 이해되어야 한다. 마찬가지로, 본 개시물을 간소화하고, 여러가지 발명의 국면을 이해하는 데 도움을 주기 위해, 본 명세서에서 여러가지 특징은 단일 실시예, 도면 또는 그 설명에서 종종 그룹화되는 것이 이해되어야 한다. 그러나, 본 개시물의 방법은, 본 발명이 각각의 청구항에 명시적으로 기재된 것보다 더 많은 특징을 필요로 하는 의도를 반영하는 것으로 해석되어서는 안된다. 오히려, 다음의 청구범위가 반영하는 바와 같이, 발명의 국면은 단일의 개시된 실시예의 모든 특징보다 더 적을 수 있다. 따라서, 본 상세한 설명 이후의 청구항들은 상세한 설명 내에 명시적으로 포함되는 것으로서, 각 청구항은 본 발명의 개별적인 실시예를 나타내는 것이다.

Claims (27)

  1. 복수의 스루실리콘 비아(TSV)를 포함하는 다이 - 상기 복수의 TSV는 상기 다이의 디바이스측 면으로부터 상기 다이의 이면으로 연장됨 - 와,
    상기 TSV에 연결된, 상기 다이의 상기 이면 상의 제 1 디커플링 캐패시터와,
    상기 다이의 상기 디바이스측 면 상의 최종 금속층(ultimate metal layer)에 배치되는 제 2 디커플링 캐패시터 - 상기 최종 금속층은 상기 제 2 디커플링 캐패시터의 전극을 제공함 - 와,
    상기 최종 금속층 바로 위에 형성된 패시베이션층을 포함하며,
    상기 패시베이션층은 접촉 패드(contact pad)에 대한 개구(opening)를 갖는
    패키지 어셈블리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 디커플링 캐패시터와 상기 제 2 디커플링 캐패시터 각각은 금속-절연체-금속(MIM) 캐패시터를 포함하는
    패키지 어셈블리 장치.
  3. 제 2 항에 있어서,
    상기 TSV는 상기 다이의 상기 이면 상에 접촉 지점을 규정하고,
    상기 제 1 디커플링 캐패시터는 상기 접촉 지점에 직접 연결된 금속-절연체-금속층을 포함하는
    패키지 어셈블리 장치.
  4. 제 2 항에 있어서,
    2차 다이를 더 포함하고,
    상기 제 1 디커플링 캐패시터는 상기 2차 다이 상에 형성되는
    패키지 어셈블리 장치.
  5. 제 4 항에 있어서,
    상기 TSV는 상기 다이의 상기 이면 상에 접촉 지점을 규정하고,
    상기 제 1 디커플링 캐패시터의 금속층은 상기 접촉 지점에 결합되는
    패키지 어셈블리 장치.
  6. 제 5 항에 있어서,
    상기 제 1 디커플링 캐패시터는 땜납 접속을 통해 상기 접촉 지점에 결합되는
    패키지 어셈블리 장치.
  7. 제 1 항에 있어서,
    상기 TSV는 상기 다이의 상기 이면 상에 접촉 지점을 규정하고,
    상기 제 1 디커플링 캐패시터는 상기 접촉 지점에 결합된 세라믹 어레이 캐패시터를 포함하는
    패키지 어셈블리 장치.
  8. 제 7 항에 있어서,
    상기 세라믹 어레이 캐패시터는 땜납 접속을 통해 상기 접촉 지점에 결합되는
    패키지 어셈블리 장치.
  9. 삭제
  10. 복수의 스루실리콘 비아(TSV)를 포함하는 다이를 제공하는 단계 - 상기 복수의 TSV는 상기 다이의 디바이스측 면으로부터 상기 다이의 이면으로 연장됨 - 와,
    상기 다이의 상기 이면에 제 1 디커플링 캐패시터를 결합하는 단계와,
    상기 다이의 상기 디바이스측 면의 최종 금속층에서 제 2 디커플링 캐패시터를 형성하는 단계 - 상기 최종 금속층은 상기 제 2 디커플링 캐패시터의 전극을 제공함 - 와,
    상기 최종 금속층 바로 위에 패시베이션층을 형성하는 단계를 포함하며,
    상기 패시베이션층은 접촉 패드에 대한 개구를 갖는
    패키지 어셈블리 제조방법.
  11. 제 10 항에 있어서,
    상기 제 1 디커플링 캐패시터와 상기 제 2 디커플링 캐패시터 각각은 금속-절연체-금속(MIM) 캐패시터를 포함하는
    패키지 어셈블리 제조방법.
  12. 제 11 항에 있어서,
    상기 TSV는 상기 다이의 상기 이면 상에 접촉 지점을 규정하고,
    상기 제 1 디커플링 캐패시터를 결합하는 단계는 상기 제 1 디커플링 캐패시터의 금속층을 상기 접촉 지점에 직접 결합하는 단계를 포함하는
    패키지 어셈블리 제조방법.
  13. 제 11 항에 있어서,
    상기 다이의 상기 이면에 상기 제 1 디커플링 캐패시터를 결합하는 단계는, 2차 다이를 상기 다이의 상기 이면에 결합하는 단계를 포함하고,
    상기 제 1 디커플링 캐패시터는 상기 2차 다이 상에 형성되는
    패키지 어셈블리 제조방법.
  14. 제 13 항에 있어서,
    상기 TSV는 상기 다이의 상기 이면 상에 접촉 지점을 규정하고,
    상기 제 1 디커플링 캐패시터의 금속층은 상기 접촉 지점에 결합되는
    패키지 어셈블리 제조방법.
  15. 제 14 항에 있어서,
    상기 제 1 디커플링 캐패시터의 상기 금속층은 땜납 접속을 통해 상기 접촉 지점에 결합되는
    패키지 어셈블리 제조방법.
  16. 제 10 항에 있어서,
    상기 TSV는 상기 다이의 상기 이면 상에 접촉 지점을 규정하고,
    상기 제 1 디커플링 캐패시터는 세라믹 어레이 캐패시터를 포함하고,
    상기 다이의 상기 이면에 상기 제 1 디커플링 캐패시터를 결합하는 단계는 상기 세라믹 어레이 캐패시터를 상기 접촉 지점에 결합하는 단계를 포함하는
    패키지 어셈블리 제조방법.
  17. 제 16 항에 있어서,
    상기 세라믹 어레이 캐패시터는 땜납 접속을 통해 상기 접촉 지점에 결합되는
    패키지 어셈블리 제조방법.
  18. 삭제
  19. 패키지를 포함하는 컴퓨팅 디바이스를 포함하는 장치로서,
    상기 패키지는,
    디바이스측 면 및 이면을 구비하는 마이크로프로세서 - 상기 마이크로프로세서는 상기 디바이스측 면으로부터 상기 이면으로 연장되는 스루실리콘 비아(TSV)를 포함함 - 와,
    상기 마이크로프로세서의 상기 이면에 결합된 제 1 디커플링 캐패시터와,
    상기 마이크로프로세서의 상기 디바이스측 면 상의 최종 금속층에 배치되는 제 2 디커플링 캐패시터 - 상기 최종 금속층은 상기 제 2 디커플링 캐패시터의 전극을 제공함 - 와,
    상기 최종 금속층 바로 위에 형성된 패시베이션층과,
    인쇄 회로 기판을 포함하되,
    상기 패키지는 상기 인쇄 회로 기판에 결합되며,
    상기 패시베이션층은 접촉 패드에 대한 개구를 갖는
    장치.
  20. 제 19 항에 있어서,
    상기 제 1 디커플링 캐패시터와 상기 제 2 디커플링 캐패시터 각각은 금속-절연체-금속(MIM) 캐패시터를 포함하는
    장치.
  21. 제 20 항에 있어서,
    상기 TSV는 상기 마이크로프로세서의 상기 이면 상에 접촉 지점을 규정하고,
    상기 제 1 디커플링 캐패시터는 상기 접촉 지점에 직접 결합되는 금속층을 포함하는
    장치.
  22. 제 20 항에 있어서,
    2차 다이를 더 포함하고,
    상기 제 1 디커플링 캐패시터는 상기 2차 다이 상에 형성되는
    장치.
  23. 제 22 항에 있어서,
    상기 TSV는 상기 마이크로프로세서의 상기 이면 상에 접촉 지점을 규정하고, 상기 제 1 디커플링 캐패시터의 금속층은 상기 접촉 지점에 결합되는
    장치.
  24. 제 23 항에 있어서,
    상기 제 1 디커플링 캐패시터의 상기 금속층은 땜납 접속을 통해 상기 접촉 지점에 결합되는
    장치.
  25. 제 19 항에 있어서,
    상기 TSV는 상기 마이크로프로세서의 상기 이면 상에 접촉 지점을 규정하고,
    상기 제 1 디커플링 캐패시터는 상기 접촉 지점에 결합된 세라믹 어레이 캐패시터를 포함하는
    장치.
  26. 제 25 항에 있어서,
    상기 세라믹 어레이 캐패시터는 땜납 접속을 통해 상기 접촉 지점에 결합되는
    장치.
  27. 삭제
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