JP5463908B2 - キャパシタ搭載インターポーザ及びその製造方法 - Google Patents

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Description

本発明は、キャパシタ搭載インターポーザ及びその製造方法に関し、更に詳しくは、半導体装置（ＬＳＩ）と配線基板との間に介在するキャパシタ搭載インターポーザ及びその製造方法に関する。
ＬＳＩ（Large Scale Integration）では、クロック動作などのスイッチングに際して、ノイズ（スイッチングノイズ）が生じることが知られている。スイッチングに際して生じる電圧降下ΔＶは、一般的に下記の式（１）で示される。
△Ｖ＝Ｒ×ｉ−Ｌ×ｄｉ／ｄｔ・・・・・・（１）
ここで、Ｒは、ＬＳＩと電源装置との間の配線の抵抗、ｉは、スイッチングによって回路を流れる負荷電流、ＬはＬＳＩと電源装置との間の配線のインダクタンスである。
ＬＳＩにおけるスイッチングノイズ対策として、式（１）におけるΔＶが小さくなるように、ＬＳＩとＬＳＩを搭載する配線基板との間に、デカップリング用のキャパシタを配設している。キャパシタは、例えばＬＳＩと配線基板との間に介在させるインタポーザ基板内に配設される（キャパシタ搭載インターポーザ）。
近年、ＬＳＩのクロック周波数がＧＨｚのオーダに達し、ＬＳＩとキャパシタ搭載インターポーザ内に配設したキャパシタとの間の配線によるインダクタンスＬ１が無視できなくなってきている。従って、Ｌ１を出来るだけ小さくすることが要請されている。この要請に対して、特開２００２−８９４２号公報は、図１６に示すように、インターポーザ２００の基板本体２０１上にキャパシタを形成することを提案している。同図中、キャパシタの下部電極２０３及び上部電極２０５は、電源線２１１及び接地線２１２にそれぞれ接続している。
特開２００２−８９４２号公報では、ビアプラグ２０２を有する基板本体２０１上にキャパシタを形成すると共に、キャパシタ上の電極パッド２０７をＬＳＩに接続することによって、ＬＳＩとキャパシタとの間の配線距離を小さくし、スイッチングノイズに起因する電圧降下を小さくしている。しかし、このキャパシタ搭載インターポーザ２００では、基板本体２０１とビアプラグ２０２とでは熱膨張係数が異なるため、キャパシタ形成の際に加わる熱によってビアプラグ２０２が伸縮し、ビアプラグに接続されるキャパシタに損傷が生じるおそれがあった。
 発明の概要
本発明は、上記に鑑み、ビアプラグ収縮によるキャパシタの損傷が抑制されたキャパシタ搭載インターポーザ及びその製造方法を提供することを目的とする。
上記目的を達成するために、本発明は、第１の視点において、ビアプラグが形成されたプラグ基板と、キャパシタが形成されたキャパシタ基板とを有するキャパシタ搭載インターポーザであって、
前記キャパシタ基板は、第１の基板本体と、該第１の基板本体の主面上に形成されたキャパシタと、該キャパシタを覆うカバー絶縁膜と、前記キャパシタの電極に接続され前記カバー絶縁膜の表面に形成された端子電極と、前記第１の基板本体の裏面に形成された電極パッドと、前記端子電極と前記電極パッドとを接続するビアプラグとを備え、
前記プラグ基板は、第２の基板本体と、該第２の基板本体の主面上に、前記キャパシタ基板の端子電極に対応して形成された接続パッドと、前記第２の基板本体を貫通し前記接続パッドに接続されるビアプラグとを備え、
前記キャパシタ基板の端子電極と前記プラグ基板の接続パッドとが接合されていることを特徴とするキャパシタ搭載インターポーザを提供する。
本発明は、第２の視点において、ビアプラグが形成されたプラグ基板と、キャパシタが形成されたキャパシタ基板とを有するキャパシタ搭載インターポーザであって、
前記キャパシタ基板は、第１の基板本体と、該第１の基板本体の主面上に形成されたキャパシタと、該キャパシタを覆うカバー絶縁膜と、前記キャパシタの電極に接続され前記カバー絶縁膜の表面に形成された端子電極と、前記端子電極を前記第１の基板本体の裏面から露出させるビアプラグホールとを備え、
前記プラグ基板は、第２の基板本体と、該第２の基板本体の主面上に、前記キャパシタ基板の端子電極に対応して形成された接続パッドと、前記第２の基板本体を貫通し前記接続パッドに接続されるビアプラグとを備え、
前記キャパシタ基板の端子電極と前記プラグ基板の接続パッドとが接合されていることを特徴とするキャパシタ搭載インターポーザを提供する。
また、本発明は、第３の視点において、第１の基板の主面上にキャパシタを形成する工程と、前記キャパシタを絶縁膜で覆う工程と、前記絶縁膜を貫通して前記キャパシタの端子電極を形成する工程と、第１のビアプラグが接続された接続パッドを有する第２の基板を形成する工程と、前記第１の基板の端子電極と前記第２の基板の接続パッドとを接合する工程と、前記第１の基板を裏面から研磨する工程と、前記研磨された第１の基板の裏面から、選択的にエッチングして前記第１の基板の端子電極を露出するビアプラグホールを形成する工程とを有することを特徴とするキャパシタ搭載インターポーザの製造方法を提供する。
本発明は、第４の視点において、第１の基板の主面上に複数のキャパシタを形成する工程と、前記キャパシタを絶縁膜で覆う工程と、前記絶縁膜を貫通して前記キャパシタの端子電極を形成する工程と、前記キャパシタ及び端子電極が形成された第１の基板をそれぞれが１つ以上のキャパシタを含む複数の基板部分に切断する工程と、ビアプラグが接続された接続パッドを有する第２の基板を形成する工程と、前記基板部分に形成された端子電極と前記第２の基板の接続パッドとを接合する工程と、前記基板部分を裏面から研磨する工程と、前記研磨された基板部分の裏面から、選択的にエッチングして前記端子電極を露出するビアプラグホールを形成する工程とを有することを特徴とするキャパシタ搭載インターポーザの製造方法を提供する。
本発明の上記、及び、他の目的、特徴及び利益は、図面を参照する以下の説明により明らかになる。
図１は、本発明の一実施形態に係るキャパシタ搭載インターポーザの断面図である。 図２は、図１のキャパシタ搭載インターポーザを詳細に示す拡大断面図である。 図３は、図１のキャパシタ搭載インターポーザを実装した状態を示す断面図である。 図４は、実施形態の第１変形例に係るキャパシタ搭載インターポーザを示す断面図である。 図５は、実施形態の第２変形例に係るキャパシタ搭載インターポーザを示す断面図である。 図６は、実施形態の第３変形例に係るキャパシタ搭載インターポーザを示す断面図である。 図７Ａ〜７Ｆは、図１のキャパシタ搭載インターポーザの製造プロセスの段階を順次に示す断面図である。 図８Ａ〜８Ｃは、図７Ａに後続する製造段階を順次に示す断面図である。 図９は、実施形態の第１実施例に係るキャパシタ搭載インターポーザの製造プロセスの一工程段階を示す断面図である。 図１０は、図９に後続する工程段階を示す断面図である。 図１１は、図１０に後続する工程段階を示す断面図である。 図１２は、図１１に後続する工程段階を示す断面図である。 図１３は、実施形態の第２実施例に係るキャパシタ搭載インターポーザの製造プロセスの一工程段階を示す断面図である。 図１４は、図１３に後続する工程段階を示す断面図である。 図１５は、図１４に後続する工程段階を示す断面図である。 図１６は、従来のキャパシタ搭載インターポーザの断面図である。
発明の詳細な説明
以下に、添付図面を参照し、本発明の例示的な実施形態に係るキャパシタ搭載インターポーザ及びその製造方法を更に詳しく説明する。添付図面では、同様な要素には同様な符号を付した。図１は、本発明の一実施形態に係るキャパシタ搭載インターポーザの構成を示す断面図である。キャパシタ搭載インターポーザ１００は、図示しない配線基板とＬＳＩとの間に挿入され、配線基板に対向するプラグ基板１０と、プラグ基板１０上に搭載されＬＳＩに対向するキャパシタ基板２０とを有する。
プラグ基板１０は、基板本体１１と、基板本体１１を貫通する複数のビアプラグ１２とを備える。基板本体１１の主面側及び裏面側にはビアプラグ１２に接続して電極パッド１３、１４がそれぞれ形成されている。電極パッド１３は、本明細書では、接続パッド（coupling pad）とも呼ばれる。
キャパシタ基板２０は、基板本体２１と、基板本体２１上に形成されたキャパシタ２２とを備える。基板本体２１には、複数のビアプラグ２３が貫通しており、キャパシタ基板２０の裏面には、これら複数のビアプラグ２３にそれぞれ接続する複数の電極パッド２４が形成されている。キャパシタ基板２０の主面上には、複数の端子電極が形成されている。
プラグ基板１０の主面とキャパシタ基板２０の主面とが対向し、プラグ基板の電極パッド１４とキャパシタ基板２０の端子電極との間が、接合電極３１によって接合されている。プラグ基板１０とキャパシタ基板２０との間には、樹脂層３２が充填されている。
図２は、キャパシタ搭載インターポーザ１００を拡大して、キャパシタ２２付近の構成を詳細に示した断面図である。キャパシタ２２は、ＭＩＭ（Metal-Insulator-Metal）キャパシタであって、基板本体２１の主面上に順次に形成された、下部電極４１、容量絶縁膜４２、及び、上部電極４３から成る。下部電極４１及び上部電極４３は、金属又は合金から成る。キャパシタ２２を覆って基板本体２１上にはカバー絶縁膜２５が形成されている。カバー絶縁膜２５上には端子電極２６が形成され、接続のための電極パッドを構成している。端子電極２６の底部は、カバー絶縁膜２５を貫通し、ビアプラグ２３に接続している。
接地線５１を構成する端子電極２６は、その底部が下部電極４１に接続している。電源線５２を構成する端子電極２６は、カバー絶縁膜２５に形成されたビアプラグ４４を介してその電極パッド部分が上部電極４３に接続している。信号線５３を構成する端子電極２６は、下部電極４１及び上部電極４３の何れにも接続していない。
図３は、キャパシタ搭載インターポーザ１００を実装した状態を示す断面図である。キャパシタ搭載インターポーザ１００の実装に際して、プラグ基板１０を配線基板１１１側に、キャパシタ基板２０をＬＳＩ１１２側に、それぞれ接続する。
本実施形態によれば、プラグ基板１０とキャパシタ基板２０とが接合電極３１を介して接合される構成を有しているので、プラグ基板１０とキャパシタ基板２０とを別個に製造できる。従って、ビアプラグを有する基板上にキャパシタを形成する工程が無くなり、ビアプラグ収縮によるキャパシタの損傷を抑制できる。また、プラグ基板１０とキャパシタ基板２０とを別個に形成することにより、製造上の制約を少なく出来る。
なお、図１において、電極パッド１３と端子電極２６との接合方法は、接合電極３１によるものに限定されず、例えば電極パッド１３と端子電極２６とが直接に接合されても良い。また、プラグ基板１０とキャパシタ基板２０との間に樹脂層３２を充填した例を示したが、必ずしも充填しなくてもよい。しかし、樹脂層３２の充填によって、キャパシタの劣化を抑制できる。また、樹脂層３２に代えてガラス層を充填してもよい。
キャパシタ基板の基板本体２１の材料は限定されないが、薄いキャパシタを形成するためには表面の平滑度が高い材料が好ましく、例えばＳｉ、ＧａＡｓ等の半導体基板やガラス、セラミックス、樹脂、又は、サファイア等の絶縁体基板を用いることが出来る。半導体基板などの非絶縁性基板を用いる場合には、その表面やビアプラグホールの側壁に絶縁膜を形成する必要がある。
キャパシタ基板の基板本体２１の厚みも限定されないが、ＬＳＩとキャパシタとの間の配線距離を小さくしてインダクタンスＬ１を抑制し、或いは、ビアプラグ２３形成を容易にする等の観点から、小さい方が好ましい。例えば２５μｍ以下が好ましく、１５μｍ以下がより好ましい。
プラグ基板の基板本体１１の材料は限定されないが、例えばＳｉ、ＧａＡｓ等の半導体基板やガラス、サファイア、セラミックス、ガラス−セラミック複合体、又は、樹脂等を用いることが出来る。半導体基板などの非絶縁性基板を用いる場合には、その表面やビアプラグホールの側壁に絶縁膜を形成する必要がある。
プラグ基板の基板本体１１の厚みも限定されないが、ハンドリングが容易で、製造に際して生じる応力で破壊しない厚みを有することが好ましい。プラグ基板のビアプラグ１２の材料も限定されないが、金属、合金等が好ましく、特に、抵抗値の低いＣｕ、Ａｇ、又は、Ａｕ等がより好ましい。
また、図２において、接地線５１に接続する端子電極２６が下部電極４１に、電源線５２に接続する端子電極２６が上部電極４３にそれぞれ接続するものとしたが、この逆であってもよい。下部電極４１の材料は限定されないが、基板本体２１との密着性が高く且つ容量絶縁膜４２中へ材料が拡散しにくく構成することが好ましく、例えば基板本体２１側から順次に積層されたＴｉ、Ｃｒ、Ｔａ、又は、Ｍｏ等の活性金属膜、及び、Ｐｔ、Ｒｕ、ＴｉＮ、又は、Ａｕ等の高バリア性金属膜から構成することが好ましい。
上部電極４３の材料も限定されないが、容量絶縁膜４２中へ材料が拡散しにくい材料が好ましく、例えばＰｔ、Ｒｕ、ＴｉＮ、又は、Ａｕが好ましい。下部電極４１及び上部電極４３の形成方法は限定されないが、スパッタ、ＣＶＤ、蒸着、又は、めっきが好ましい。容量絶縁膜４２の材料も限定されないが、酸化タンタル、酸化アルミニウム、又は、酸化シリコン等の高い絶縁性を有する材料が好ましく、高い誘電率を有するペロブスカイト構造を有する化合物がより好ましい。
ペロブスカイト構造を有する化合物としては、ＳｒＴｉＯ３、ＳｒＴｉＯ３のＳｒの一部をＢａに置換した（Ｓｒ，Ｂａ）ＴｉＯ３、又は、ＰｂＴｉＯ３やＢａＴｉＯ３を骨格としてＰｂサイト又はＢａサイト（Ａサイト）の一部をＳｒ，Ｃａ，Ｌａ等で置換してＡサイトの平均原子価を２価にし、Ｔｉサイト（Ｂサイト）の一部をＭｇ，Ｗ，Ｎｂ，Ｚｒ，Ｎｉ，Ｚｎ等で置換してＢサイトの平均原子価を４価にした複合ペロブスカイト化合物が好ましい。
容量絶縁膜４２の形成方法は限定されないが、スパッタ、ＣＶＤ、又は、ゾルゲル法が好ましい。カバー絶縁膜２５の材料は限定されないが、ＳｉＯ２、Ｓｉ３Ｎ４などの無機絶縁材料や、ポリイミド、エポキシなどの樹脂が好ましい。カバー絶縁膜２５の厚みも限定されない。キャパシタ基板のビアプラグ２３の材料は限定されないが、金属又は合金が好ましい。
キャパシタの端子電極２６の材料は限定されないが、めっきで形成するのが好ましく、Ｃｕ等が適しており、Ｃｕの下地に更にＴｉ等の密着層を有してもよい。Ｃｕめっき層の厚みは限定されないが、１〜２０μｍ程度が好ましい。また、ＬＳＩに接続する際には裏面側からＡｕ／ＮｉやＳｎ等の表面処理が施されていることがよい好ましい。キャパシタ基板２０においてビアプラグ２３と電極パッド２４とを別個に構成したが、一体的に構成してもよい。電極パッド２４の材料は限定されない。
図４は、実施形態の第１変形例に係るキャパシタ搭載インターポーザの断面図である。キャパシタ搭載インターポーザ１０１には、ビアプラグ２３と端子電極２６との間にバリアメタル膜４５が形成されている。この場合、基板本体２１内にビアプラグ２３を形成する際に、端子電極２６に与える影響を小さく出来る。
バリアメタル膜４５の材料は限定されないが、端子電極２６への影響を効果的に抑制する観点から、Ｎｉ、Ｃｒ、Ｍｏ、Ｐｔ、Ｒｕ、ＴｉＮ、又は、ＴａＮ等の金属やそれらを含む金属化合物が好ましい。
図５は、実施形態の第２変形例に係るキャパシタ搭載インターポーザの断面図である。キャパシタ搭載インターポーザ１０２では、キャパシタ基板２０において、ビアプラグ２３及び電極パッド２４が形成されておらず、ビアプラグホール２７内に端子電極２６の裏面が露出している。キャパシタ基板２０において基板本体２１の厚みが充分に小さければ、ビアプラグ２３や電極パッド２４を形成しなくても、接合電極を端子電極２６の裏面に直接に形成することで、ＬＳＩに接続できる。
本変形例では、キャパシタ基板２０にビアプラグ２３や電極パッド２４を形成する必要がないので、図２に示したキャパシタ搭載インターポーザ１００に比して、製造コストを下げることが出来る。
図６は、実施形態の第３変形例に係るキャパシタ搭載インターポーザの断面図である。キャパシタ搭載インターポーザ１０３では、図５のキャパシタ搭載インターポーザ１０２において、端子電極２６の裏面にバリアメタル膜４５が形成されている。バリアメタル膜４５としては、ＬＳＩに対してはんだ接続する場合には、表面からＡｕめっき層及びＮｉめっき層を有することが好ましく、Ａｕ−Ａｕ接続する場合には、厚みが１μｍ以上のＡｕめっき層を有することが好ましい。
図５に示したキャパシタ搭載インターポーザ１０２、又は、図６に示したキャパシタ搭載インターポーザ１０３においても、キャパシタ基板の基板本体２１の厚みは２５μｍ以下が好ましく、１５μｍ以下がより好ましい。
図７Ａ〜図７Ｆは、図１に示したキャパシタ搭載インターポーザ１００を製造する各製造段階を順次に示す断面図である。先ず、図７Ａに示すように、基板本体２１に比して充分に大きな厚みを有するベース基板２１ａを用意し、ベース基板２１ａの主面上にキャパシタ２２及び端子電極を形成する。端子電極は、後にその裏面側からビアプラグ２３を接続可能な構造に形成する。次いで、公知の方法を用いてプラグ基板１０を形成する。プラグ基板１０の形成に際しては、ベース基板２１ａ上に形成したキャパシタ２２及び端子電極の配列に対応してビアプラグ１２を形成する。
引き続き、プラグ基板１０の電極パッド１３とキャパシタ基板２０の端子電極とを、接合電極３１を介して互いに接合する。プラグ基板１０とキャパシタ基板２０との間に樹脂層３２を充填する（図７Ｂ）。接合電極３１の材料は限定されないが、はんだやＡｕ等が好ましい。また、接合電極３１等を介することなく、プラグ基板１０及びキャパシタ基板２０の電極間を直接に接合してもよい。
次いで、図７Ｃに示すように、ベース基板２１ａを裏面側から研削してその厚みを小さくし、基板本体２１を形成する。基板本体２１の厚みは限定されないが、基板本体２１にクラック等の不良を発生させないために、１０〜１５μｍ程度の厚みが必要である。研削の方法も限定されないが、通常の研削工程に後続してＲＩＥ（Reactive Ion Etching）等のドライエッチング工程を行うと、基板表面の研削傷を小さくでき、研削傷に起因する応力の発生を抑制できる。
引き続き、図７Ｄに示すように、基板本体２１にビアプラグホール２７を形成する。基板本体２１が半導体基板などの非絶縁性基板から成る場合は、ビアプラグホール２７形成後に基板本体２１の裏面及びビアプラグホール２７の側壁に絶縁膜を形成する。この絶縁膜の材料は限定されないが、接合電極３１に影響を与えない温度下で形成する必要があり、樹脂が好ましい。
ビアプラグホール２７内に導電材料を充填してビアプラグ２３を形成した後、基板本体２１の裏面にビアプラグ２３に接続する電極パッド２４を形成する（図７Ｅ）。ビアプラグ２３及び電極パッド２４は、一括して形成してもよい。引き続き、図７Ｆに示すように、一体化されたプラグ基板１０及びキャパシタ基板２０をＬＳＩに対応して切断することによって、図１に示したキャパシタ搭載インターポーザ１００を製造できる。
本実施形態の製造方法では、ベース基板２１ａをプラグ基板１０に固定した後に、ベース基板２１ａの厚みを小さくする研削を行うので、ベース基板２１ａの破損を抑制しつつも、小さな厚みを有する基板本体２１を形成できる。基板本体２１を小さな厚みに形成できるので、ＬＳＩとキャパシタとの間の配線距離を小さくして、インダクタンスＬ１を小さく出来る。
基板本体２１を小さな厚みに形成できるので、ビアプラグホール２７を容易に形成でき、このため、基板本体２１の材料選択の幅を広げることが出来る。また、ビアプラグ２３の形成に際して、ビアプラグホール２７内への導電材料の充填を容易に行うことが出来る。
ところで、ビアプラグを有する基板上にキャパシタを形成する工程を無くすためには、図１１に示したキャパシタ搭載インターポーザにおいて、ビアプラグ２０２形成に先立って、基板本体２０１上にキャパシタを形成した後、基板本体２０１にビアプラグ２０２を形成する製造方法も考えられる。しかし、この製造方法では、ビアプラグ２０２形成時に基板本体２０１に生じたクラックがキャパシタに延伸して、キャパシタの損傷が発生するおそれがあり、また、基板本体２０１にビアプラグホールを形成する際に、既に形成した下部電極２０３に影響を与えないエッチング条件に制限される難点があった。
上記に対して、本実施形態の製造方法では、ビアプラグ２３形成に先立って基板本体２１の厚みを充分に小さくするので、ビアプラグホール２７の形成を容易にしてエッチング条件を緩和できると共に、ビアプラグ２３形成に際して基板本体２１にクラックが生じることを抑制できる。
上記製造方法では、一体化されたプラグ基板１０及びキャパシタ基板２０を切断するものとしたが、プラグ基板１０とベース基板２１ａとの接続に先立って、ベース基板２１ａを予め切断しておいてもよい。この製造方法では、図７Ａの工程に後続し、例えばキャパシタセル毎にベース基板２１ａを切断する。次いで、切断したベース基板２１ａを、図８Ａに示すように、個別にプラグ基板１０に接続する。引き続き、図７Ｃ〜図７Ｅと同様の手順で行うことによって、図８Ｂに示す構造が得られる。更に、図８Ｃに示すように、ＬＳＩに対応してプラグ基板１０を切断することによって、図１に示したキャパシタ搭載インターポーザ１００を製造できる。
図８Ａ〜図８Ｃに示した製造方法では、ベース基板２１ａの切断後に切断された各ベース基板２１ａの検査を行い、良品のみを利用できる。このため、キャパシタ基板２０の歩留りが低い場合にも信頼性の高いキャパシタ搭載インターポーザ１００を効率良く製造できる。
［第１実施例］
図９〜図１２は、本発明の第１実施例に係るキャパシタ搭載インターポーザの製造方法について、各製造段階を順次に示す断面図である。本実施例では、図７Ａ〜図７Ｆの手順に従い、図２と同様のキャパシタ搭載インターポーザを実際に製造した。先ず、ベース基板２１ａとして４インチのシリコンウエハを用意し、温度が９００℃の水蒸気中でベース基板２１ａの主面を熱酸化して２００ｎｍの厚みを有する酸化膜を形成した。
次に、下部電極４１として、ＤＣマグネトロンスパッタにより、酸化膜上にＴａ膜及びＲｕ膜を順次に成膜した。Ｔａ膜及びＲｕ膜の厚みは、何れも５０ｎｍとした。引き続き、容量絶縁膜４２として、基板温度を４００℃とするＲＦスパッタにより、Ｍｎを５％添加したＳｒＴｉＯ３（ＳＴＯ）膜を５０ｎｍの厚みに成膜した。更に、上部電極４３として、室温下でＴｉをターゲットとし窒素をプロセスガスとして用いたＤＣマグネトロンスパッタにより、ＴｉＮ膜を１００ｎｍの厚みに成膜した。
ＴｉＮ膜上にレジストパターンを形成した後、レジストパターンをマスクとして、アンモニア、過酸化水素水、及び、水を含む混合水溶液を用いてＴｉＮ膜をエッチングし、上部電極４３を形成した。引き続き、メチルエチルケトン洗浄及び酸素プラズマ洗浄でレジストパターンを除去した。上部電極４３を覆ってＳＴＯ膜上にレジストパターンを形成した後、レジストパターンをマスクとして、弗酸及び硝酸を含む混合水溶液を用いてＳＴＯ膜をエッチングし、容量絶縁膜を形成した。引き続き、同様の洗浄によりレジストパターンを除去した。
上部電極４３及び容量絶縁膜４２を覆ってＲｕ膜上にレジストパターンを形成した後、レジストパターンをマスクとするＡｒイオンミリングにより、Ｔａ膜及びＲｕ膜をパターニングし下部電極４１を形成した。引き続き、同様の洗浄によりレジストパターンを除去した。これによって、ＭＩＭキャパシタ２２を形成した。
次いで、カバー絶縁膜２５として、スピンコートにより感光性ポリイミドを塗布した後、温度が３２０℃の窒素気流中で２時間キュアした。キュア後のカバー絶縁膜２５の厚みは１．５μｍであった。引き続き、露光、現像により感光性ポリイミドをパターニングし、後に形成する端子電極２６が接する部分として、ベース基板２１ａ、下部電極４１、及び、上部電極４３について、それぞれ一部を露出させた。
次いで、電解めっきのシード層として、ベース基板２１ａ側からＴｉ膜を５０ｎｍ、Ｃｕ膜を３００ｎｍの厚みで順次に成膜した後、レジストパターンをマスクとする電解めっきによりＣｕ膜上にＣｕ層を形成し、端子電極２６を形成した。レジストパターンを除去した後、無電解めっきにより端子電極２６上にＮｉ、Ａｕをそれぞれ３μｍ、０．０５μｍの厚みで順次に形成した。これによって、図９に示す構造を得た。
端子電極２６について、接地線５１に接続するものは下部電極４１に、電源線５２に接続するものは上部電極４３にそれぞれ接続させ、信号線５３に接続する端子電極２６は、下部電極４１及び上部電極４３の何れにも接続させなかった。
次いで、公知の方法を用いてプラグ基板１０を形成した。プラグ基板の基板本体１１には３００μｍの厚みを有する感光性ガラスを用い、φが５０μｍのビアプラグ１２を形成した。ビアプラグ１２及び電極パッド１３，１４にはＣｕを用い、電極パッド１３，１４の表面には端子電極２６と同様に、Ｎｉ及びＡｕのめっきを施した。次いで、プラグ基板１０に形成した電極パッド１３と、端子電極２６とを、Ｓｎ−Ａｇ−Ｃｕはんだから成る接合電極３１を介して互いに接合した。引き続き、プラグ基板１０とカバー絶縁膜２５及び端子電極２６との間に、アンダーフィル樹脂層３３を充填した（図１０）。
ベース基板２１ａの裏面を研削した後、研削したベース基板２１ａの裏面に対してＲＩＥを行い、１５μｍ程度の厚みを有する基板本体２１を形成した。基板本体２１の裏面にレジストパターンを形成した後、ＳＦ６を反応性ガスとするＲＩＥにより、基板本体２１にφが４０μｍのビアプラグホール２７を形成した（図１１）。
次いで、基板本体２１の裏面及びビアプラグホール２７の底面及び側面に、感光性エポキシフェノール樹脂から成る絶縁膜４６を塗布した後、露光・現像によりビアプラグホール２７の底面を除去し、端子電極２６の裏面を露出させた。次いで、電解めっきのシード層としてベース基板２１ａ側からＴｉ膜を５０ｎｍ、Ｃｕ膜を３００ｎｍの厚みで順次に形成した。基板本体２１の裏面側にレジストパターンを形成した後、レジストパターンをマスクとする電解めっきによりＣｕ膜上にＣｕ層を形成し、ビアプラグ２３及び電極パッド２４を一括して一体的に形成した（図１２）。
引き続き、互いに接続したプラグ基板１０及びキャパシタ基板２０を切断して、キャパシタ搭載インターポーザ１０４を製造した。切断に際しては、８０００個の端子電極２６を含む２０ｍｍ角（□２０ｍｍ）のサイズとした。
本実施例では、キャパシタ基板の基板本体２１を厚みが小さな状態で単独で扱うことがなかったため、製造に際しての取り扱いが容易であった。基板本体２１は厚みが小さいため、ＩＣＰ（Inductively Coupled Plasma）エッチング等の特殊なエッチングを用いなくてもビアプラグホール２７を容易に形成でき、また、ビアプラグホール２７のアスペクト比も小さいため通常の電解めっきによりビアプラグ２３と電極パッド２４とを一括して形成できた。製造したキャパシタ搭載インターポーザ１０４では、各キャパシタで７．０μＦの容量が得られた。
製造したキャパシタ搭載インターポーザ１０４について、キャパシタ基板の電極パッド２４及びプラグ基板の電極パッド１４に、無電解めっきによりＮｉ膜を３μｍ、Ａｕ膜を０．０５μｍの厚みに順次に形成した。次いで、Ｓｎ−Ａｇ−Ｃｕはんだから成る接合電極を介して、キャパシタ基板の電極パッド２４をＬＳＩに、プラグ基板の電極パッド１４を配線基板の電極パッドにそれぞれ接続して、図３に示した構造を得た。
ＬＳＩの電源電圧を１Ｖ、クロック周波数を２ＧＨｚ、最大負荷電流を１００ＡとしてＬＳＩを動作させてデカップリング特性を評価したところ、良好な特性が得られることを確認した。
［第２実施例］
図１３〜図１５は、本発明の第２実施例に係るキャパシタ搭載インターポーザの製造方法について、各製造段階を順次に示す断面図である。本実施例では、図７Ａ〜図７Ｅ、及び、図８Ａ〜図８Ｃの手順に従い、図６と同様のキャパシタ搭載インターポーザを実際に製造した。キャパシタ基板のベース基板２１ａとして、アルカリフリーガラスを用い、ベース基板２１ａ上にキャパシタ２２、カバー絶縁膜２５、端子電極２６、及び、バリアメタル膜４５を形成し、図１５示す構造を得た。
キャパシタの下部電極４１、容量絶縁膜４２、上部電極４３、及び、カバー絶縁膜２５には、第１実施例と同様の材料を用いた。バリアメタル膜４５は、下部電極４１と同一層として形成し、Ｔａ膜及びＲｕ膜の積層膜を形成した。引き続き、カバー絶縁膜２５を形成したベース基板２１ａをキャパシタセル毎に切断した。
次いで、公知の方法を用いてプラグ基板１０を形成した。プラグ基板１０には、基板本体１１がガラス−アルミナセラミックス複合体から成り、ビアプラグ１２がＡｇ−Ｐｄ合金から成る、同時焼成ガラスセラミック基板を用いた。引き続き、キャパシタセル毎に切断したベース基板２１ａをプラグ基板１０にそれぞれ接続した（図１４）。この工程は、図８Ａに示した工程に対応する。
次いで、ベース基板２１ａの裏面を研削してその厚みを１５μｍに縮小し、基板本体２１を形成した。基板本体２１の裏面にレジストパターンを形成した後、反応性ガスとしてＳＦ６、ＣＨＦ３、及び、Ｏ２の混合ガスを用いたＩＣＰエッチングにより、φが５０μｍのビアプラグを形成した。無電解めっきにより、バリアメタル膜４５及びプラグ基板の電極パッド１４の表面に、Ｎｉ、Ａｕをそれぞれ３μｍ、１μｍの厚みで順次に形成後、プラグ基板１０を切断した。切断に際しては、第１実施例と同様に８０００個の端子電極２６を含む２０ｍｍ□のサイズとした。これによって、図１５に示すキャパシタ搭載インターポーザ１０５を製造した。
本実施例では、キャパシタの基板本体２１に用いたガラスが低コストであることや、ガラスが絶縁性を有しその表面に絶縁膜を形成する必要がないことにより、第１実施例に比して、より低コストにキャパシタ搭載インターポーザ１０５を製造できた。キャパシタ基板２０において、ビアプラグ２３や電極パッド２４を形成しなかったことも、低コスト化に有利であった。
一般に、石英ガラス以外のガラスでは、ＩＣＰエッチングやＲＩＥなどのドライエッチングでは高アスペクト比のビアプラグホール２７を開孔することは容易ではない。しかし、本実施例ではベース基板２１ａの裏面を研削して厚みを小さくしたため、形成するビアプラグホール２７のアスペクト比を小さくし、ドライエッチングでビアプラグホール２７を容易に形成できた。製造したインターポーザに搭載されたキャパシタ１０５では、それぞれ６．９μＦの容量が得られた。
Ａｕ−Ａｕ圧着により、キャパシタ基板の電極パッド２４にＬＳＩの電極パッドを接続し、Ｓｎ−Ａｇ−Ｃｕはんだから成る接合電極を介して、プラグ基板の電極パッド１４に配線基板の電極パッドを接続した。第１実施例と同一の条件でデカップリング特性を評価したところ、第１実施例と同様に良好な特性が得られることを確認した。
上記実施形態に係るキャパシタ搭載インターポーザの製造方法によると、プラグ基板とキャパシタ基板とを別個に形成することにより、ビアプラグを有する基板上でのキャパシタ形成工程を除いたので、キャパシタ形成の際に発生するビアプラグ収縮に起因するキャパシタの損傷を抑制できる。また、プラグ基板とキャパシタ基板とを別個に形成することにより、製造上の制約を少なく出来る。
以上、説明したように、本発明のキャパシタ搭載インターポーザ及びその製造方法では、以下の態様を採用できる。
本発明のキャパシタ搭載インターポーザの製造方法では、前記第１の基板の端子電極と前記第２の基板の接続パッドとを接合した後に、前記第１の基板を裏面から研磨する構成を採用できる。この場合、第１の基板の破損を抑制しつつも、小さな厚みを有するキャパシタ基板の基板本体を形成できる。キャパシタ基板の基板本体の厚みを小さくすることによって、ＬＳＩとキャパシタとの間の配線距離を小さくして、インダクタンスＬ１を小さく出来る。また、スルーホールの形成やスルーホール内へのビアプラグの充填を容易にできると共に、キャパシタ基板の基板本体の材料選択の幅を広げることが出来る。
キャパシタは、基板本体の主面上に形成されてもよく、又は、基板本体の主面の上方に形成されてもよい。前記キャパシタ基板の端子電極は、前記カバー絶縁膜を貫通して形成されてもよい。
本発明のキャパシタ搭載インターポーザでは、前記キャパシタ基板の端子電極と前記プラグ基板の接続パッドとが接合電極を介して接続されており、前記キャパシタ基板と前記プラグ基板との間が樹脂材料で充填される構成を採用できる。樹脂材料の充填によってキャパシタの劣化を抑制できる。
本発明のキャパシタ搭載インターポーザでは、前記キャパシタ基板の基板本体が、主面及び裏面が絶縁膜で被覆された半導体基板であり、該半導体基板の前記ビアプラグの周囲又はスルーホールの側壁には絶縁膜が形成される構成を採用できる。この場合、前記半導体基板が例えばシリコン基板であってもよい。
本発明のキャパシタ搭載インターポーザでは、前記キャパシタ基板の基板本体が絶縁体基板であってもよい。この場合、前記絶縁体基板が、例えばガラス基板、セラミック基板、又は、樹脂基板であってもよい。厚みの小さな基板本体にはスルーホールを容易に形成できるので、基板本体には種々の材料を用いることが出来る。
本発明のキャパシタ搭載インターポーザでは、前記プラグ基板の基板本体が、主面及び裏面が絶縁膜で被覆された半導体基板であり、該半導体基板の前記ビアプラグの周囲又はスルーホールの側壁には絶縁膜が形成されていてもよい。この場合、前記半導体基板が例えばシリコン基板であってもよい。
本発明のキャパシタ搭載インターポーザでは、前記プラグ基板の基板本体が絶縁体基板であってもよい。この場合、前記絶縁体基板が、例えばガラス基板、感光性ガラス基板、セラミック基板、ガラス−セラミック複合体基板、又は、樹脂基板であってもよい。
本発明のキャパシタ搭載インターポーザでは、前記端子電極の裏面に、バリア層が形成される構成を採用できる。この場合、キャパシタ基板の基板本体にスルーホールを形成する際に、端子電極の裏面に与える影響が抑制できる。
本発明のキャパシタ搭載インターポーザでは、前記キャパシタ基板の基板本体の厚みが、１５μｍ以下である構成が採用できる。この場合、キャパシタ基板の基板本体にスルーホールをより容易に形成できる。
本発明の第３の視点に係るキャパシタ搭載インターポーザの製造方法では、前記スルーホール内にビアプラグを充填する工程を更に有してもよい。本発明の第４の視点に係るキャパシタ搭載インターポーザの製造方法では、キャパシタ及び端子電極が形成された基板の切断後に切断された各基板の検査を行い、良品のみを利用する構成が採用できる。このため、キャパシタ基板の歩留りが低い場合にも信頼性の高いキャパシタ搭載インターポーザを効率良く製造できる。
本発明を特別に示し且つ例示的な実施形態を参照して説明したが、本発明は、その実施形態及びその変形に限定されるものではない。当業者に明らかなように、本発明は、添付のクレームに規定される本発明の精神及び範囲を逸脱することなく、種々の変更が可能である。
本出願は、２００７年３月１日出願に係る日本特許出願２００７−０５１１３１号を基礎とし且つその優先権を主張するものであり、引用によってその開示の内容の全てを本出願の明細書中に加入する。

Claims (25)

  1. ビアプラグが形成されたプラグ基板と、キャパシタが形成されたキャパシタ基板とを有するキャパシタ搭載インターポーザであって、
    前記キャパシタ基板は、第１の基板本体と、該第１の基板本体の主面上に形成されたキャパシタと、該キャパシタを覆うカバー絶縁膜と、前記キャパシタの電極に接続され前記カバー絶縁膜の表面に形成された端子電極と、前記第１の基板本体の裏面に形成された電極パッドと、前記端子電極と前記電極パッドとを接続するビアプラグとを備え、
    前記プラグ基板は、第２の基板本体と、該第２の基板本体の主面上に、前記キャパシタ基板の端子電極に対応して形成された接続パッドと、前記第２の基板本体を貫通し前記接続パッドに接続されるビアプラグとを備え、
    前記キャパシタ基板の端子電極と前記プラグ基板の接続パッドとが接合されていることを特徴とするキャパシタ搭載インターポーザ。
  2. ビアプラグが形成されたプラグ基板と、キャパシタが形成されたキャパシタ基板とを有するキャパシタ搭載インターポーザであって、
    前記キャパシタ基板は、第１の基板本体と、該第１の基板本体の主面上に形成されたキャパシタと、該キャパシタを覆うカバー絶縁膜と、前記キャパシタの電極に接続され前記カバー絶縁膜の表面に形成された端子電極と、前記端子電極を前記第１の基板本体の裏面から露出させるビアプラグホールとを備え、
    前記プラグ基板は、第２の基板本体と、該第２の基板本体の主面上に、前記キャパシタ基板の端子電極に対応して形成された接続パッドと、前記第２の基板本体を貫通し前記接続パッドに接続されるビアプラグとを備え、
    前記キャパシタ基板の端子電極と前記プラグ基板の接続パッドとが接合されていることを特徴とするキャパシタ搭載インターポーザ。
  3. 前記キャパシタ基板の端子電極は、前記カバー絶縁膜を貫通して形成されている、請求項１又は２に記載のキャパシタ搭載インターポーザ。
  4. 前記キャパシタ基板の端子電極と前記プラグ基板の接続パッドとが接合電極を介して接続されており、前記キャパシタ基板と前記プラグ基板との間が樹脂材料で充填されている、請求項１〜３の何れか一に記載のキャパシタ搭載インターポーザ。
  5. 前記キャパシタ基板の基板本体が、主面及び裏面が絶縁膜で被覆された半導体基板である、請求項１〜４の何れか一に記載のキャパシタ搭載インターポーザ。
  6. 前記キャパシタ基板の前記半導体基板がシリコン基板である、請求項５に記載のキャパシタ搭載インターポーザ。
  7. 前記キャパシタ基板の基板本体が絶縁体基板である、請求項１〜４の何れか一に記載のキャパシタ搭載インターポーザ。
  8. 前記キャパシタ基板の前記絶縁体基板がガラス基板である、請求項７に記載のキャパシタ搭載インターポーザ。
  9. 前記キャパシタ基板の前記絶縁体基板がセラミック基板である、請求項７に記載のキャパシタ搭載インターポーザ。
  10. 前記キャパシタ基板の前記絶縁体基板が樹脂基板である、請求項７に記載のキャパシタ搭載インターポーザ。
  11. 前記プラグ基板の基板本体が半導体基板である、請求項１〜４の何れか一に記載のキャパシタ搭載インターポーザ。
  12. 前記半導体基板がシリコン基板である、請求項１１に記載のキャパシタ搭載インターポーザ。
  13. 前記プラグ基板の基板本体が絶縁体基板である、請求項１〜４の何れか一に記載のキャパシタ搭載インターポーザ。
  14. 前記プラグ基板の前記絶縁体基板がガラス基板である、請求項１３に記載のキャパシタ搭載インターポーザ。
  15. 前記プラグ基板の前記絶縁体基板が感光性ガラス基板である、請求項１３に記載のキャパシタ搭載インターポーザ。
  16. 前記プラグ基板の前記絶縁体基板がセラミック基板である、請求項１３に記載のキャパシタ搭載インターポーザ。
  17. 前記プラグ基板の前記絶縁体基板がガラス−セラミック複合体基板である、請求項１３に記載のキャパシタ搭載インターポーザ。
  18. 前記プラグ基板の前記絶縁体基板が樹脂基板である、請求項１３に記載のキャパシタ搭載インターポーザ。
  19. 前記端子電極の裏面には、バリア層が形成されている、請求項１〜１８の何れか一に記載のキャパシタ搭載インターポーザ。
  20. 前記キャパシタ基板の第１の基板本体の厚みが、１５μｍ以下である、請求項１〜１９の何れか一に記載のキャパシタ搭載インターポーザ。
  21. 第１の基板の主面上にキャパシタを形成する工程と、前記キャパシタを絶縁膜で覆う工程と、前記絶縁膜を貫通して前記キャパシタの端子電極を形成する工程と、第１のビアプラグが接続された接続パッドを有する第２の基板を形成する工程と、前記第１の基板の端子電極と前記第２の基板の接続パッドとを接合する工程と、前記第１の基板を裏面から研磨する工程と、前記研磨された第１の基板の裏面から、選択的にエッチングして前記第１の基板の端子電極を露出するビアプラグホールを形成する工程とを有することを特徴とするキャパシタ搭載インターポーザの製造方法。
  22. 前記ビアプラグホール内に第２のビアプラグを充填する工程を更に有する、請求項２１に記載のキャパシタ搭載インターポーザの製造方法。
  23. 前記第２のビアプラグを介して前記キャパシタの端子電極に接続される電極パッドを、前記第１の基板本体の裏面に形成する工程を更に有する、請求項２２に記載のキャパシタ搭載インターポーザの製造方法。
  24. 第１の基板の主面上に複数のキャパシタを形成する工程と、前記キャパシタを絶縁膜で覆う工程と、前記絶縁膜を貫通して前記キャパシタの端子電極を形成する工程と、前記キャパシタ及び端子電極が形成された第１の基板をそれぞれが１つ以上のキャパシタを含む複数の基板部分に切断する工程と、ビアプラグが接続された接続パッドを有する第２の基板を形成する工程と、前記基板部分に形成された端子電極と前記第２の基板の接続パッドとを接合する工程と、前記基板部分を裏面から研磨する工程と、前記研磨された基板部分の裏面から、選択的にエッチングして前記端子電極を露出するビアプラグホールを形成する工程とを有することを特徴とするキャパシタ搭載インターポーザの製造方法。
  25. 前記ビアプラグホール内に第２のビアプラグを充填する工程と、前記第２のビアプラグを介して前記キャパシタの端子電極に接続される電極パッドを、前記基板部分の裏面に形成する工程とを更に有する、請求項２４に記載のキャパシタ搭載インターポーザの製造方法。
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