KR102515304B1 - 반도체용 패키징 유리기판, 반도체용 패키징 기판 및 반도체 장치 - Google Patents

반도체용 패키징 유리기판, 반도체용 패키징 기판 및 반도체 장치 Download PDF

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Abstract

구현예는 서로 마주보는 제1면과 제2면을 갖는 유리기판; 및 상기 유리기판을 두께 방향으로 관통하는 다수의 코어비아; 를 포함하고, 비아라인은 상기 유리기판의 제1면 상에서 상기 코어비아가 형성된 곳을 잇는 직선이고, Vp는 비아라인에서 측정한 응력의 최대값과 최소값의 차이이고, 상기 Vp 값은 2.5 MPa 이하인, 반도체용 패키징 유리기판을 제공한다. 구현예는, 응력이 조절된 유리기판을 적용하기 때문에, 코어비아 형성에도 불구하고 우수한 기계적 특성을 가질 수 있다.

Description

반도체용 패키징 유리기판, 반도체용 패키징 기판 및 반도체 장치 {PACKAGING GLASS SUBSTRATE FOR SEMICONDUCTOR, PACKAGING SUBSTRATE FOR SEMICONDUCTOR, AND SEMICONDUCTOR DEVICE}
구현예는 반도체용 패키징 유리기판, 반도체용 패키징 기판 및 반도체 장치에 관한 것이다.
[연관된 출원과의 상호참조]
본 출원은 2019년 03월 29일에 출원된 미국 가출원 특허출원번호 62/826,122와 2019년 03월 29일에 출원된 미국 가출원 특허출원번호 62/826,144에 의한 우선권의 이익을 가지며, 상기 우선권의 기초 출원의 내용 모두는 본 출원의 내용으로 포함된다.
전자부품을 제작하는데 있어 반도체 웨이퍼에 회로를 구현하는 것을 전 공정 (FE:Front-End)이라 하고, 웨이퍼를 실제 제품에서 사용할 수 있는 상태로 조립하는 것을 후 공정(BE:Back-End) 이라 하며, 이 후 공정 중에 패키징 공정이 포함된다.
최근 전자제품의 급속한 발전을 가능하게 한 반도체 산업의 4가지 핵심기술로는 반도체 기술, 반도체 패키징 기술, 제조공정 기술, 소프트웨어 기술이 있다. 반도체 기술은 마이크로 이하 나노 단위의 선폭, 천만 개 이상의 셀(Cell), 고속 동작, 많은 열 방출 등 다양한 형태로 발전하고 있으나 상대적으로 이를 완벽하게 패키징하는 기술이 뒷받침되지 못하고 있다. 이에, 반도체의 전기적 성능이 반도체 기술 자체의 성능보다는 패키징 기술과 이에 따른 전기적 접속에 의해 결정되기도 한다.
패키징 기판의 재료로는 세라믹 또는 수지가 적용된다. 세라믹 기판의 경우, 저항값이 높거나 유전율이 높아 고성능 고주파의 반도체 소자를 탑재하기에 쉽지 않다. 수지 기판의 경우 상대적으로 고성능 고주파의 반도체 소자를 탑재할 수는 있으나, 배선의 피치 축소에 한계가 있다.
최근, 하이엔드용 패키징 기판으로 실리콘이나 유리를 적용한 연구들이 진행중이다. 실리콘이나 유리기판에 관통구멍을 형성하고 도전성 물질을 이 관통구멍에 적용해서 소자와 마더보드 사이에 배선길이가 짧아지고 우수한 전기적 특징을 가질 수 있다.
관련 선행문헌으로,
한국 공개특허공보 제10-2019-0008103호,
한국 공개특허공보 제10-2016-0114710호,
한국 등록특허공보 제10-1468680호 등이 있다.
구현예의 목적은 응력이 조절된 유리기판을 적용하여 보다 집적화된 반도체 장치를 제조할 수 있는 반도체용 패키징 유리기판, 반도체용 패키징 기판 및 반도체 장치 등을 제공하는 것이다.
상기 목적을 달성하기 위하여, 일 구현예에 따른 반도체용 패키징 유리기판은 서로 마주보는 제1면과 제2면을 갖는 유리기판; 및 상기 유리기판을 두께 방향으로 관통하는 다수의 코어비아;를 포함한다.
무지라인은 상기 유리기판의 제1면 상에서 상기 코어비아가 형성되지 않은 곳을 잇는 직선이다.
비아라인은 상기 유리기판의 제1면 상에서 상기 코어비아가 형성된 곳을 잇는 직선이다.
Vp는 비아라인에서 측정한 응력의 최대값과 최소값의 차이이다.
Np는 무지라인에서 측정한 응력의 최대값과 최소값의 차이이다.
상기 Vp 값은 2.5 MPa 이하일 수 있다.
상기 Np 값은 1.0 MPa 이하일 수 있다.
상기 유리기판은 두께가 100 내지 1,000 um일 수 있다.
상기 코어비아는 상기 유리기판에 1.2 mm 이하의 피치로 위치할 수 있다.
상기 코어비아는 상기 제1면과 접하는 제1개구부; 제2면과 접하는 제2개구부; 그리고 상기 제1개구부와 상기 제2개구부를 연결하는 전체 코어비아에서 그 내경이 가장 좁은 구역인 최소내경부;를 포함하고 상기 제1개구부와 상기 제2개구부 중 큰 것의 평균 직경이 70 ㎛ 내지 120 ㎛일 수 있다.
응력차이비율은 아래 식(2)로 표시되고, 상기 비아라인에서 측정된 응력차이비율을 Kv로 표시하고, 상기 Kv는 6 이하일 수 있다.
식 (2): K = Lp / La
식 (2)에서,
상기 K는 동일한 유리기판의 동일한 면에서 측정한 응력차이비율이고,
상기 Lp는 대상라인인 비아라인에 대해 측정한 응력의 최대값과 최소값의 차이이고,
상기 La는 상기 대상라인인 비아라인에서 측정한 응력의 평균값이다.
상기 목적을 달성하기 위하여, 일 구현예에 따른 반도체용 패키징 유리기판은 서로 마주보는 제1면과 제2면을 갖는 유리기판; 및 상기 유리기판을 두께 방향으로 관통하는 다수의 코어비아;를 포함한다.
무지라인은 상기 유리기판의 제1면 상에서 상기 코어비아가 형성되지 않은 곳을 잇는 직선이다.
비아라인은 상기 유리기판의 제1면 상에서 상기 코어비아가 형성된 곳을 잇는 직선이다.
Np는 무지라인에서 측정한 응력의 최대값과 최소값의 차이이고, 상기 Np 값은 1.0 MPa 이하일 수 있다.
응력차이비율은 아래 식(2)로 표시되고, 무지라인에서 측정된 응력차이비율은 Kn으로 표시되고, 상기 Kn 2 이하일 수 있다.
식 (2): K = Lp / La
식 (2)에서,
상기 K는 동일한 유리기판의 동일한 면에서 측정한 응력차이비율이고,
상기 Lp는 대상라인인 무지라인에 대해 측정한 응력의 최대값과 최소값의 차이이고,
상기 La는 상기 대상라인인 무지라인에서 측정한 응력의 평균값이다.
상기 목적을 달성하기 위하여, 다른 일 구현예에 따른 반도체 패키징 기판은, 위에서 설명한 반도체 패키징용 유리기판을 포함하고, 상기 코어비아의 표면 상에 위치하는 코어층을 더 포함하고, 상기 코어층은 전기전도성층 형성의 시드가 되는 코어시드층 또는 전기전도성층인 코어분배층을 포함한다.
상기 목적을 달성하기 위하여, 다른 일 구현예에 따른 반도체 장치는 1 이상의 반도체소자를 포함하는 반도체소자부; 상기 반도체소자부와 전기적으로 연결되는 패키징 기판; 및 상기 패키징 기판과 전기적으로 연결되며 상기 반도체소자와 외부의 전기적 신호를 전달하고 서로 연결하는 마더보드;를 포함하고, 상기 패키징 기판은 위에서 설명한 패키징 기판이다.
구현예의 반도체용 패키징 유리기판, 반도체용 패키징 기판 및 반도체 장치는 반도체 소자와 마더보드 사이를 보다 가깝게 연결해 전기적 신호가 최대한 짧은 거리로 전달되도록 하여 신호 전달 속도 등의 전기적 특성을 크게 향상시킬 수 있다.
또한, 기판의 코어로 적용하는 유리기판은 그 자체가 절연체이기 때문에 기존의 실리콘 코어와 비교하여 기생 소자 발생의 염려가 거의 없어서 절연막 처리 공정을 보다 단순화시킬 수 있고, 고속 회로에도 적용이 가능하다.
아울러, 실리콘이 둥근 웨이퍼의 형태로 제조되는 것과 달리, 유리기판은 대형 패널 형태로 제조되기 때문에 대량 제조가 비교적 용이하고 경제성을 보다 향상시킬 수 있다.
구현예는, 응력이 조절된 유리기판을 적용하기 때문에, 코어비아 형성에도 불구하고 우수한 기계적 특성을 가질 수 있다.
도 1은 본 발명의 실시예에서 적용하는 코어비아를 갖는 유리기판을 위에서 본 모습(a)과 코어비아의 단면을 설명하는 개념도.
도 2는 본 발명에서 응력을 측정하는 방법을 설명하는 개념도로, (a)는 비아라인의 응력 측정 경로를, (b)는 무지라인의 응력 측정 경로를 나타냄.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 단면을 설명하는 개념도.
도 4는 본 발명의 다른 일 실시예에 따른 패키징기판의 단면을 설명하는 개념도.
도 5와 6은 각각 본 발명의 실시예에 따른 패키징기판의 단면의 일부를 설명하는 상세개념도(동그라미는 상면 또는 저면에서 관찰한 모습을 나타냄).
도 7 내지 도 9는 실시예에 따른 패키징 기판의 제조과정을 단면으로 설명하는 순서도.
이하, 구현예가 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 구현예는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
본 명세서 전체에서, 마쿠시 형식의 표현에 포함된 "이들의 조합"의 용어는 마쿠시 형식의 표현에 기재된 구성 요소들로 이루어진 군에서 선택되는 하나 이상의 혼합 또는 조합을 의미하는 것으로서, 상기 구성 요소들로 이루어진 군에서 선택되는 하나 이상을 포함하는 것을 의미한다.
본 명세서 전체에서, "제1", "제2" 또는 "A", "B"와 같은 용어는 동일한 용어를 서로 구별하기 위하여 사용된다. 또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 명세서에서, "~"계는, 화합물 내에 "~"에 해당하는 화합물 또는 "~"의 유도체를 포함하는 것을 의미하는 것일 수 있다.
본 명세서에서, A 상에 B가 위치한다는 의미는 A 상에 직접 맞닿게 B가 위치하거나 그 사이에 다른 층이 위치하면서 A 상에 B가 위치하는 것을 의미하며 A의 표면에 맞닿게 B가 위치하는 것으로 한정되어 해석되지 않는다.
본 명세서에서, A 상에 B와 연결된다는 의미는 A와 B가 직접 연결되거나 A와 B 사이에 다른 구성요소를 통해서 연결되는 것을 의미하며, 특별한 언급이 없는 한 A와 B가 직접 연결되는 것으로 한정하여 해석되지 않는다.
본 명세서에서 단수 표현은 특별한 설명이 없으면 문맥상 해석되는 단수 또는 복수를 포함하는 의미로 해석된다.
발명자들은, 보다 집적화되고 얇은 두께로 고성능을 발휘할 수 있는 반도체 장치를 개발하는 과정에 있어서, 소자 자체 자체만이 아니라 패키징에 대한 부분이 성능향상에서 중요한 요소라는 점을 인식했다. 또한, 발명자들은 기존의 인터포저와 유기기판(organic substrate)과 같이 2 층 이상의 코어를 패키징기판으로 마더보드 상에 적용하던 것과 달리, 유리 코어를 단일 층으로 적용하고 관통비아의 형상, 여기에 형성되는 전기전도성층 등을 제어하는 방법을 적용하여 패키징기판을 보다 얇고 반도체장치의 전기적 특성 향상에 도움이 되도록 할 수 있다는 점을 확인하였다.
얇은 유리기판에 관통공 형태의 코어비아가 형성되는 경우, 그 가공 과정에서 부분적인 응력 집중이 발생하기 쉽고, 이는 기계적 물성 약화를 가져올 수 있다. 이는 복잡한 패키징 기판 제조 공정에서 작업성을 떨어뜨리는 중요한 원인 중 하나가 된다. 구현예에서는 이러한 응력 집중이 제어된 유리기판을 적용한 패키징용 기판을 제공한다.
도 1은 실시예에서 적용하는 코어비아를 갖는 유리기판을 위에서 본 모습(a)과 코어비아의 단면을 설명하는 개념도이다. 도 2는 응력을 측정하는 방법을 설명하는 개념도로, (a)는 비아라인의 응력 측정 경로를, (b)는 무지라인의 응력 측정 경로를 나타내는 도면이다. 도 3은 일 실시예에 따른 반도체 장치의 단면을 설명하는 개념도이다. 도 4는 다른 일 실시예에 따른 패키징기판의 단면을 설명하는 개념도이며, 도 5와 6은 각각 실시예에 따른 패키징기판의 단면의 일부를 설명하는 상세개념도(동그라미는 상면 또는 저면에서 관찰한 모습을 나타냄)이다. 이하 도 1과 도 2를 참고하여 반도체 패키징 기판을, 그리고 도 3 내지 6을 참고하여 패키징기판과 반도체장치를 보다 상세히 설명한다.
상기 목적을 달성하기 위하여, 구현예에 따른 반도체 패키징 기판(215)은 유리기판(21), 코어비아(23) 및 코어층(22);을 포함한다.
유리기판(21)은 서로 마주보는 제1면(213)과 제2면(214)을 갖는다.
코어비아(23)은 상기 유리기판을 두께 방향으로 관통하는 것으로, 다수의 코어비아가 상기 유리기판에 배치된다.
코어층(22)에는 코어시드층(미도시) 또는 코어분배패턴(241)이 위치한다.
코어시드층은 상기 코어비아의 표면 상에 위치하며 전기전도성층 형성의 시드가 된다.
코어분배패턴(241)은 상기 코어비아의 표면 상에 위치하는 전기전도성층이다.
유리기판(21)은 반도체에 적용되는 유리기판을 적용하는 것이 좋고, 예를 들어 보로실리케이트 유리기판, 무알카리 유리기판 등이 적용될 수 있으나, 이에 한정되는 것은 아니다.
유리기판(21)은 그 두께가 1,000 um 이하일 수 있다. 유리기판(21)은 그 두께가 100 내지 1,000 um일 수 있으며, 100 내지 700 um일 수 있다. 유리기판(21)은 그 두께가 100 내지 500 um일 수 있다.
보다 얇은 패키징기판을 형성하는 것이 전기적 신호 전달을 보다 효율화 할 수 있다는 점에서 유리하다. 그러나, 유리기판은 배치되는 반도체소자들을 지지하는 지지체로써의 역할도 하여야 하므로, 상기 두께를 갖는 것이 좋다.
유리기판의 두께는 유리기판 상에 위하는 전기전도성층의 두께를 제외한 유리기판 자체의 두께를 의미한다.
코어비아(23)는 유리기판(21)의 미리 정해진 영역을 제거하는 방식으로 형성될 수 있으며, 구체적으로 물리 및/또는 화학적인 방법으로 판형 유리를 식각하여 마련될 수 있다.
코어비아(23)의 형성은 유리기판의 표면에 레이저 등의 방식으로 결함(흠)을 형성한 후 화학적으로 에칭하는 방식, 레이저 식각 등이 적용될 수 있으나, 이에 한정되는 것은 아니다.
유리기판(21)의 응력은 무지라인과 비아라인에서 측정될 수 있다.
무지라인은 제1면(213) 상에서 상기 코어비아(23)가 형성되지 않은 곳을 잇는 직선이다. 비아라인은 제1면(213) 상에서 상기 코어비아(23)가 형성된 곳을 잇는 직선이다.
응력차이값(P)은 아래 식 (1)로 나타낸다.
유리기판(21)은 응력차이값(P)이 1.5 MPa 이하일 수 있다.
식 (1) P = Vp - Np
식 (1)에서, Vp는 비아라인에서 측정한 응력의 최대값과 최소값의 차이이고, Np는 무지라인에서 측정한 응력의 최대값과 최소값의 차이이다.
유리기판의 P 값은 1.35 MPa 이하일 수 있다. 유리기판의 P 값은 1.2 MPa 이하일 수 있고, 1.1 MPa 이하일 수 있다. 유리기판의 P 값은 0.01 MPa 이상일 수 있다. 유리기판의 P 값은 0.1 MPa 이상일 수 있다.
상기 응력차이값(P)을 갖는 유리기판을 반도체 패키징 기판으로 적용하는 경우, 보다 안정적인 기계적 물성을 갖는 패키징기판의 제조가 가능하다.
유리기판의 Vp 값은 2.5 MPa 이하일 수 있다. 유리기판의 Vp 값은 2.3 MPa 이하일 수 있으며, 상기 Vp 값은 2.0 MPa 이하일 수 있다. 유리기판의 Vp 값은 1.8 MPa 이하일 수 있다. 유리기판의 Vp 값은 0.2 MPa 이상일 수 있다. 유리기판의 Vp 값은 0.4 MPa 이상일 수 있다.
비아라인에서 측정한 응력의 최대값과 최소값의 차이(Vp)가 이러한 범위인 유리기판을 반도체 패키징 기판으로 적용하는 경우, 보다 안정적인 기계적 물성을 갖는 패키징기판의 제조가 가능하다.
유리기판의 Np 값은 1.0 MPa 이하일 수 있다. 유리기판의 Np 값은 0.9 MPa 이하일 수 있으며, 0.8 MPa 이하일 수 있다. 유리기판의 Np 값은 0.1 MPa 이상일 수 있다. 유리기판의 Np 값은 0.2 MPa 이상일 수 있다.
무지라인에서 측정한 응력의 최대값과 최소값의 차이(Np)가 이러한 범위인 유리기판을 반도체 패키징 기판으로 적용하는 경우, 보다 안정적인 기계적 물성을 갖는 패키징기판의 제조가 가능하다.
응력차이비율(K)은 아래 식 (2)로 나타낸다.
대상라인은 코어비아가 형성되지 않은 곳을 잇는 직선인 무지라인 또는 코어비아가 형성된 곳을 잇는 직선인 비아라인에서 선택된 어느 하나이다.
상기 유리기판의 응력차이비율(K)은 6 이하일 수 있다.
식 (2): K = Lp / La
식 (2)에서, 상기 K는 동일한 유리기판의 동일한 면에서 측정한 응력차이비율이고, 상기 Lp는 대상라인에서 측정한 응력의 최대값과 최소값의 차이이며, 상기 La는 상기 대상라인에서 측정한 응력의 평균값이다.
유리기판의 K 값은 5 이하일 수 있다. 유리기판의 K 값은 4.5 이하일 수 있으며, 4 이하일 수 있다. 상기 K 값을 갖는 유리기판을 반도체 패키징 기판으로 적용하는 경우, 보다 안정적인 기계적 물성을 갖는 패키징기판의 제조가 가능하다.
무지라인에서 측정된 응력차이비율은 Kn으로 표시한다.
무지라인에서의 응력차이비율(Kn)는 2 이하일 수 있다. 무지라인에서의 응력차이비율(Kn)는 1.8 이하일 수 있다. 무지라인에서의 응력차이비율(Kn)는 0.3 초과일 수 있다. 무지라인에서의 응력차이비율(Kn)는 0.5 초과일 수 있다.
비아라인에서 측정된 응력차이비율을 Kv로 표시한다.
비아라인에서의 응력차이비율(Kv)는 6 이하일 수 있다. 비아라인의 응력차이비율(Kv)는 5 이하일 수 있다. 비아라인의 응력차이비율(Kv)는 4.5 이하일 수 있고, 3 이하일 수 있다. 비아라인의 응력차이비율(Kv)는 0.5 이상일 수 있다. 비아라인에서의 응력차이비율(Kv)는 1.0 이상일 수 있고, 1.5 이상일 수 있다.
이러한 Kn, Kv를 갖는 유리기판을 반도체 패키징 기판으로 적용하는 경우, 보다 안정적인 기계적 물성을 갖는 패키징기판의 제조가 가능하다.
상기 응력은 복굴절 2차원 평가장치를 적용하여 분석한다. 구체적으로, 복굴절의 2차원 분포 평가 장치는 NPM사(Nippon Pulse Korea Co.,LTD)의 WPA-200 장치가 적용될 수 있다.
예시적으로, 프로브로 도 2에 나타낸 응력 측정 경로를 따라서 유리기판 상에서 데이터를 읽으면, 상기 장치로 복굴절율 값 등의 측정치가 입력되고, 미리 정해진 연산과정을 통해 측정 경로에서 응력이 압력 단위(예, MPa)로 제시된다.
이 때, 광탄성계수와 측정대상의 두께를 입력하여 응력 측정이 가능하며, 실시예에서는 광탄성계수 값으로 2.4를 적용한다.
상기 코어비아(23)는 상기 유리기판(21)의 단위면적(1 cm x 1 cm)을 기준으로 100 개 내지 3000 개가 위치할 수 있고, 100 개 내지 2500 개가 위치할 수 있으며, 225 개 내지 1024 개가 위치할 수 있다. 이러한 피치 조건을 만족하는 경우, 전기전도성층 등의 형성에 보다 유리하고 패키징 기판의 성능을 향상시킬 수 있다.
상기 코어비아(23)는 상기 유리기판(21)에 1.2 mm 이하의 피치로 위치할 수 있고, 0.12 mm 내지 1.2 mm의 피치로 위치할 수 있으며, 0.3 mm 내지 0.9 mm의 피치로 위치할 수 있다. 이러한 경우, 유리기판의 기계적 물성을 일정 수준 이상으로 유지하면서 전기전도성층 등을 형성하기에 유리하다.
코어비아(23)는, 상기 제1면과 접하는 제1개구부(233); 제2면과 접하는 제2개구부(234); 그리고 상기 제1개구부와 상기 제2개구부를 연결하는 전체 코어비아에서 그 내경이 가장 좁은 구역인 최소내경부(235);를 포함할 수 있다.
제1개구부의 직경(CV1)과 제2개구부의 직경(CV2)은 실질적으로 다를 수 있다. 제1개구부(233)와 제2개구부(234)는 그 직경이 실질적으로 같을 수 있다.
상기 코어비아(23)는 상기 제1면개구부와 상기 제2면개구부를 연결하는 내경면 중에서 어느 한 곳이 다른 곳들보다 작은 내경을 가질 수 있고, 이를 최소내경이라 한다.
최소내경부는 제1개구부 또는 제2개구부에 위치할 수 있으며, 이 때 코어비아는 원통형 또는 (잘린)삼각뿔형의 코어비아일 수 있다. 이 경우 상기 최소내경부의 직경(CV3)은 상기 제1개구부와 상기 제2개구부 중에서 작은 것의 직경에 해당한다.
최소내경부는 제1개구부와 제2개구부 사이에 위치하며, 이 때 코어비아는 배럴형의 코어비아일 수 있다. 이 경우 최소내경부의 직경(CV3)은 상기 제1개구부의 직경과 상기 제2개구부의 직경 중에서 큰 것 보다 작을 수 있다.
상기 제1면개구부직경과 제2면개구부직경은 각각 유리기판(21) 전체적으로 비교적 일정할 수 있다. 또한, 상기 코어비아는 가장 좁은 부분에서의 내경(최소내경)이 유리기판(21) 전체적으로 비교적 일정할 수 있다.
상기 최소내경은 평균 직경이 50 ㎛ 내지 95 ㎛일 수 있다.
상기 최소내경은 아래 식 (3)의 조건을 만족할 수 있다.
식 (3) : 0.83ХD90≤ D50 ≤1.25ХD10
상기 식 (3)에서, D50은 최소내경의 직경분포 중 50 %에 해당하는 값이고, D90은 최소내경의 직경분포 중 90 %에 해당하는 값이며, D10은 최소내경의 직경분포 중 10 %에 해당하는 값이다.
상기 최소내경은 평균 직경이 55 ㎛ 내지 85 ㎛일 수 있고, 60 ㎛ 내지 70 ㎛일 수 있다.
상기 최소내경은 아래 식 (3-1)의 조건을 만족하는 것일 수 있다.
식 (3-1) : 0.88ХD90≤ D50 ≤1.18ХD10
상기 식 (3-1)에서, D50은 최소내경의 직경분포 중 50 %에 해당하는 값이고, D90은 최소내경의 직경분포 중 90 %에 해당하는 값이며, D10은 최소내경의 직경분포 중 10 %에 해당하는 값이다.
상기 제1면개구부직경과 상기 제2면개구부직경 중에서 큰 것인 대상개구부는 그 평균 직경이 70 ㎛ 내지 120 ㎛일 수 있다.
상기 제1면개구부직경과 상기 제2면개구부직경 중에서 큰 것인 대상개구부는 아래 식 (4)의 조건을 만족할 수 있다.
식 (4) : 0.9ХD90≤ D50 ≤1.1ХD10
상기 식 (4)에서, D50은 대상개구부의 직경분포 중 50 %에 해당하는 값이고, D90은 대상개구부의 직경분포 중 90 %에 해당하는 값이며, D10은 대상개구부의 직경분포 중 10 %에 해당하는 값이다.
상기 제1면개구부직경과 상기 제2면개구부직경 중에서 큰 것인 대상개구부는 그 평균 직경이 80 ㎛ 내지 105 ㎛일 수 있다.
상기 제1면개구부직경과 상기 제2면개구부직경 중에서 큰 것인 대상개구부는 아래 식 (4-1)의 조건을 만족할 수 있다.
식 (4-1) : 0.92ХD90≤ D50 ≤1.08ХD10
상기 식 (4-1)에서, D50은 대상개구부의 직경분포 중 50 %에 해당하는 값이고, D90은 대상개구부의 직경분포 중 90 %에 해당하는 값이며, D10은 대상개구부의 직경분포 중 10 %에 해당하는 값이다.
상기 코어비아는, 상기 제1면과 접하는 개구부에서의 직경인 제1면개구부직경과 제2면과 접하는 개구부에서의 직경인 제2면개구부직직경 중에서 큰 것인 대상개구부의 평균 직경은 대상개구부의 직경분포 중 50 %에 해당하는 값인 D50보다 큰 값을 가질 수 있다.
위에서 설명한 직경 분포는 제조된 샘플을 9개의 구획(3 X 3)을 구분한 후 좌상, 좌하, 중앙, 우상, 우하의 5개 영역의 샘플들을 취하여 절단 처리한 후 단면에서 현미경으로 관찰하여 측정한 직경을 기준으로 평가했다.
상기 최소내경부가 위치하는 지점이 상기 코어비아 길이 전체(G21)를 100 %로 보았을 때, 상기 제1개구부를 기준으로 40 % 내지 60 % 지점(G23)에 위치할 수 있고, 45 % 내지 55 % 지점에 위치할 수 있다. 이렇게 코어비아 길이 전체를 기준으로 상기 최소내경부가 위에서 설명한 위치에 존재하는 경우, 패키징 기판의 전기전도성층 설계와 전기전도성층 형성 과정이 보다 용이할 수 있다.
상기 최소내경부의 내경과 상기 제1개구부를 잇는 내경면의 각도(Ca1)와 상기 최소내경부의 내경과 상기 제2개구부를 잇는 내경면의 각도(Ca2)는 1: 0.7 내지 1.3의 비율을 가질 수 있다. 이러한 경우 상기 제1개구부에서 시작되는 코어비아의 내경면과 상기 제2개구부에서 시작되는 코어비아의 내경면의 각도의 차이가 미미하여 이후 도금공정 등의 진행이 보다 원활할 수 있다.
상기 각도는 상기 제1면또는 상기 제2면에 수직한 가상의 기준선과의 각도로 평가하며, 방향과 무관하게 절대값으로 평가한다(이하 동일함).
상기 최소내경부의 내경과 상기 제1개구부를 잇는 내경면의 각도(Ca1)와 상기 최소내경부의 내경과 상기 제2개구부를 잇는 내경면의 각도(Ca2) 중에서 큰 것의 각도는 8도 이하일 수 있고, 0.1 내지 8도일 수 있으며, 0.5 내지 6.5도 일 수 있다. 이러한 각도를 갖는 경우 도금 등 이후 공정의 효율성을 보다 향상시킬 수 있다.
상기 제1면개구부직경(CV1)과 상기 제2면개구부직경(CV2) 중 큰 것에서 측정한 전기전도성층의 두께는 코어비아 중에서 최소내경을 갖는 부분(CV3) 상에 형성된 전기전도성층의 두께와 같거나 두꺼울 수 있다.
반도체 장치(100)와 패키징기판(20)을 보다 상세히 설명한다.
일 구현예에서 반도체 장치(100)는 1 이상의 반도체소자(32, 34, 36)가 위치하는 반도체소자부(30); 상기 반도체소자와 전기적으로 연결되는 패키징 기판(20); 및 상기 패키징 기판과 전기적으로 연결되며 상기 반도체소자와 외부의 전기적 신호를 전달하고 서로 연결하는 마더보드(10);를 포함한다.
다른 구현예에 따른 패키징 기판(20)은 코어층(22); 그리고 상부층(26);을 포함한다.
상기 코어층(22)은 위에서 설명한 반도체 패키징 기판(215)을 포함한다.
상기 반도체소자부(30)는 반도체 장치에 실장되는 소자들을 의미하며, 접속전극 등에 의해 상기 패키징 기판(20)에 실장된다. 구체적으로 상기 반도체소자부 (30)로는 예를 들어, CPU, GPU 등의 연산소자(제1소자: 32, 제2소자: 34), 메모리칩 등의 기억소자(제3소자, 36) 등이 적용될 수 있으나, 반도체 장치에 실장되는 반도체 소자라면 제한없이 적용 가능하다.
상기 마더보드(10)는 인쇄회로기판, 인쇄배선기판 등의 마더보드가 적용될 수 있다.
상기 패키징 기판(20)은 코어층(22); 및 상기 코어층의 일면 상에 위치하는 상부층(26);을 포함한다.
상기 패키징 기판(20)은 선택적으로 코어층 하에 위치하는 하부층(29)을 더 포함할 수 있다.
상기 코어층(22)은, 유리기판(21); 상기 유리기판을 두께 방향으로 관통하는 다수의 코어비아(23); 및 상기 유리기판 또는 코어비아의 표면 상에 위치하며 적어도 그 일부가 상기 코어비아를 통하여 상기 제1면과 상기 제2면 상의 전기전도성층을 전기적으로 연결하는 전기전도성층이 위치하는 코어분배층(24);을 포함한다.
상기 유리기판(21)은 서로 마주보는 제1면(213)과 제2면(214)을 가지며 이 두 면은 서로 대체로 평행하여 유리기판 전체적으로 일정한 두께를 갖는다.
상기 유리기판(21)에는 상기 제1면과 상기 제2면을 관통하는 코어비아(23)가 위치한다.
반도체 장치의 패키징 기판으로는, 기존에는 실리콘 기판과 유기기판(organic substrate)이 적층된 형태로 적용되었다. 실리콘기판의 경우에는 반도체라는 특성상 고속회로에 적용 시에는 기생 소자가 발생할 염려가 있고, 전력 손실이 상대적으로 크다는 단점이 있었다. 또한 유기기판의 경우에는 보다 복잡해지는 분배 패턴을 형성하기에는 대면적화가 필요하나 이는 초소형화 되는 전자기기의 제조의 흐름에 부합되지 않는다. 정해진 크기 내에서 복잡한 분배 패턴을 형성하기 위해서는 실질적으로 패턴 미세화가 필요하나, 유기기판에 적용하는 고분자 등 소재 특성상 패턴 미세화에 실질적인 한계가 있었다.
구현예에서는 이러한 문제점들을 해결하는 방법으로 유리기판(21)을 코어층(22)의 지지체로 적용한다. 또한, 유리기판과 함께 유리기판을 관통하며 형성된 코어비아(23)를 적용하여, 전기적 흐름의 길이를 보다 단축하고, 보다 소형화되며, 보다 빠른 반응, 보다 적은 손실 특성을 갖는 패키징 기판(20)을 제공한다.
상기 코어분배층(24)은 코어분배패턴(241)과 코어절연층(223)을 포함한다.
상기 코어분배패턴(241)은 상기 유리기판의 제1면과 제2면을 관통비아를 통해 전기적으로 연결하는 전기전도성층이다.
상기 코어절연층(223)은 상기 코어분배패턴(241)을 감싼다.
상기 코어층(22)은 그 내부에 코어비아를 통해 전기전도성층이 형성되어 유리기판(21)을 가로지르는 전기적 통로로써 역할 하며, 비교적 짧은 거리로 유리기판의 상부와 하부를 연결하여 보다 빠른 전기적 신호 전달과 저손실의 특성을 가질 수 있다.
코어분배패턴(241)은 상기 유리기판의 제1면(213)과 제2면(214)을 코어비아(23)를 통해 전기적으로 연결하는 패턴이다.
코어분배패턴(241)은 제1면분배패턴(241a), 제2면분배패턴(241c), 그리고 코어비아분배패턴(241b)을 포함한다.
제1면분배패턴(241a)은 상기 제1면(213)의 적어도 일부 상에 위치하는 전기전도성층이다. 제2면분배패턴(241c)은 상기 제2면(214)의 적어도 일부 상에 위치하는 전기전도성층이다. 그리고 코어비아분배패턴(241b)은 상기 제1면분배패턴과 상기 제2면분배패턴을 상기 코어비아(23)를 통해 서로 전기적으로 연결하는 전기전도성층이다.
상기 전기전도성층들은 예를 들어 구리도금층이 적용될 수 있으나, 이에 한정되는 것은 아니다.
상기 유리기판(21)은 상부와 하부에 각각 반도체소자부(30)와 마더보드(10)를 연결하는 중간 역할 및/또는 중개 역할을 한다. 상기 코어비아(23)는 이들의 전기적 신호을 전달하는 통로로 역할하기에 원활한 신호전달을 한다.
상기 제1면개구부직경과 상기 제2면개구부직경 중에서 큰 것에서 측정한 전기전도성층의 두께가 코어비아 중에서 최소내경을 갖는 부분 상에 형성된 전기전도성층의 두께와 같거나 두꺼울 수 있다.
코어분배층(24)은 유리기판 상에 형성되는 전기전도성층으로, ASTM D3359에 따른 부착력 테스트(Cross Cut Adhesion Test) 값이 4B 이상일 수 있다. 예시적으로, 코어분배층(24)은 상기 부착력테스트 값이 5 B이상일 수 있다. 또한, 코어분배층(24)인 전기전도성층은 상기 유리기판과 3 N/cm 이상의 접착력을 가질 수 있고, 4.5 N/cm 이상의 접합력을 가질 수 있다. 이러한 접합력 정도를 만족하는 경우, 패키징 기판으로 적용하기에 충분한 기판-전기전도성층 사이의 접합력을 갖는다.
상기 제1면(213) 상에는 상부층(26)이 위치한다.
상기 상부층(26)은 상부분배층(25)과 상기 상부분배층 상에 위치하는 상면접속층(27)을 포함한다. 상기 상부층(26)의 가장 윗면은 반도체소자부의 접속전극이 직접 맞닿을 수 있는 개구부가 형성된 커버층(60)에 의해 보호될 수 있다.
상기 상부분배층(25)은 상기 제1면 상에 위치하는 상부절연층(253); 미리 정해진 패턴을 가지며 상기 코어분배층(24)과 그 적어도 일부가 전기적으로 연결되는 전기전도성층으로 상기 상부절연층에 내장되는 상부분배패턴(251)을 포함한다.
상기 상부절연층(253)은 반도체 소자나 패키징 기판에 절연체층으로 적용하는 것이라면 적용 가능하고, 예를 들어 필러가 포함된 에폭시계 수지 등이 적용될 수 있으나, 이에 한정되는 것은 아니다.
상기 절연체층은 코팅층을 형성하고 경화하는 방식으로 형성될 수도 있고, 미경화 또는 반경화된 상태로 필름화된 절연체필름을 상기 코어층에 라미네이션 하고 경화하는 방법으로 형성될 수도 있다. 이 때, 감압 라미네이션 방법 등을 적용하면 코어비아 내부의 공간까지 상기 절연체가 함입되어 효율적인 공정 진행이 가능하다. 또한, 복층의 절연체층을 적층하여 적용하더라도 절연체층 사이에 실질적인 구분이 어려울 수 있으며, 복수의 절연체층들을 통칭하여 상부절연층이라 칭한다. 또한, 코어절연층(223)과 상부절연층(253)은 동일한 절연재료가 적용될 수 있고, 이러한 경우 그 경계가 실질적으로 구분되지 않을 수 있다.
상기 상부분배패턴(251)은 미리 설정된 형태로 상기 상부절연층(253) 내에 위치하는 전기전도성층을 의미한다. 예를 들어 상부분배패턴(251)은 빌드-업 레이어 방식으로 형성될 수 있다. 구체적으로, 절연체층을 형성하고, 절연체층의 불필요한 부분을 제거한 후 구리도금 등의 방식으로 전기전도성층을 형성하고, 선택적으로 전기전도성층 중 불필요한 부분을 제거한 후, 이 전기전도성층 상에 다시 절연체층을 형성하고, 다시 불필요한 부분을 제거한 후 도금 등의 방식으로 전기전도성층을 형성하는 방식을 반복하여, 의도하는 패턴으로 수직 또는 수평 방향으로 전지전도성층이 형성된 상부분배패턴(251)을 형성할 수 있다.
상기 상부분배패턴(251)은 코어층(22)과 반도체소자부(30)의 사이에 위치하기 때문에, 반도체소자부(30)와 전기적 신호의 전달이 원활하게 진행되고 의도하는 복잡한 패턴이 충분하게 수용될 수 있도록, 적어도 그 일부에 미세패턴을 포함하도록 형성한다. 이 때, 미세패턴이라 함은, 폭과 간격이 각각 약 4 ㎛ 미만인 것일 수 있고, 약 3.5 ㎛ 이하인 것일 수 있으며, 약 3 ㎛ 이하인 것일 수 있고, 약 2.5 ㎛ 이하인 것일 수 있으며, 약 1 내지 약 2.3 ㎛인 것일 수 있다. 상기 간격은 서로 이웃하는 미세패턴 간 사이의 간격일 수 있다(이하, 미세패턴에 대한 설명은 동일함).
상부분배패턴(251)에 미세패턴이 포함되도록 형성하기 위해, 구현예에서는 적어도 두 가지 이상의 방법을 적용한다.
그 하나는, 패키징 기판의 재료로 유리가 적용된 유리기판(21)을 적용한다. 상기 유리기판(21)은 표면 조도(Ra)가 10 옹스트롬 이하로 상당히 평탄한 표면 특성을 가질 수 있고, 따라서 미세패턴 형성에 미치는 지지체기판 표면 모폴로지의 영향을 최소화할 수 있다.
다른 하나는, 상기 절연체의 특성에 있다. 상기 절연체의 경우 레진과 함께 필러 성분을 함께 적용하는 경우가 많은데, 상기 필러는 실리카 입자와 같은 무기계 입자가 적용될 수 있다. 무기계 입자가 필러로 절연체에 적용되는 경우, 이 무기계 입자의 크기가 미세패턴 형성 가부에 영향을 미칠 수 있는데, 구현예에서 적용하는 절연체는 그 평균직경이 약 150 nm 이하의 입자형 필러를 적용하고, 구체적으로 평균직경이 약 1 내지 약 100 nm인 입자형 필러를 포함한다. 이러한 특징은, 절연체에 필요한 물성을 일정 수준 이상으로 유지하면서 수 마이크로미터 단위의 폭을 갖는 전기전도성층 형성에 절연체 자체가 미치는 영향을 최소화하고, 미세한 표면 모폴로지로 그 표면 상에 우수한 부착력을 갖는 미세패턴을 형성하도록 돕는다.
상기 상면접속층(27)은 상면연결패턴(272)과 상면접속전극(271)을 포함한다.
상면연결패턴(272)은 상기 상부분배패턴(251)과 그 적어도 일부가 전기적으로 연결되며 상기 상부절연층(253)에 위치한다. 상면접속전극(271)은 상기 반도체소자부(30)와 상기 상면연결패턴(272)을 전기적으로 연결한다.
상기 상면연결패턴(272)은 상부절연층(253)의 일면 상에 위치할 수도 있고, 적어도 그 일부가 상부절연층 상으로 노출되며 박혀(embedded) 있을 수도 있다. 예를 들어, 상기 상면연결패턴이 상기 상부절연층의 일면 상에 위치하는 경우에는 도금 등의 방식으로 상기 상부절연층을 형성할 수 있다. 예를들어, 상기 상면연결패턴이 그 일부가 상부절연층 상으로 노출되며 박혀있는 경우는 구리도금층 등을 형성한 후 표면연마, 표면식각 등의 방법으로 절연층 또는 전기전도성층의 일부가 제거된 것일 수 있다.
상기 상면연결패턴(272)은 위에서 설명한 상부분배패턴(251)과 같이 미세패턴을 적어도 그 일부에 포함할 수 있다. 이렇게 미세패턴을 포함하는 상면연결패턴(272)은 보다 다수개의 소자들을 좁은 면적 하에서도 전기적으로 연결할 수 있도록 하여, 소자간 또는 외부와의 전기적 신호 연결을 보다 원활하게 하며, 보다 집적화된 패키징이 가능하다.
상기 상면접속전극(271)은 상기 반도체소자부(30)와 단자 등으로 직접 연결될 수도 있고, 솔더볼과 같은 소자연결부(51)를 매개로 연결될 수도 있다.
상기 패키징 기판(20)는 마더보드(10)와도 연결된다. 상기 마더보드(10)는 상기 코어층(22)의 상기 제2면(214)의 적어도 일부에 상에 위치하는 코어분배층인 제2면분배패턴(241c)과 마더보드의 단자가 직접 연결될 수 있고, 솔더볼과 같은 보드연결부를 매개로 하여 전기적으로 연결될 수도 있다. 또한, 상기 제2면분배패턴(241c)은 상기 코어층(22)의 하부에 위치하는 하부층(29)을 매개로 상기 마더보드(10)와 연결될 수도 있다.
상기 하부층(29)은, 하부분배층(291)과 하면접속층(292)을 포함한다.
하부분배층(291) 하부절연층(291b); 그리고 하부분배패턴(291a)을 포함한다.
하부절연층(291b)은 상기 제2면(214)과 그 적어도 일부가 접하는 절연층이다. 하부분배패턴(291a)은 상기 하부절연층에 내장(매설)되어 미리 정해진 패턴을 가지는 것으로 상기 코어분배층과 그 적어도 일부가 전기적으로 연결된다.
하면접속층(292)은 하면접속전극(292a) 및/또는 하면연결패턴(292b)을 더 포함할 수 있다. 하면접속전극(292a)은 상기 하면연결패턴과 전기적으로 연결된다. 하면연결패턴(292b)은 상기 하부분배패턴과 그 적어도 일부가 전기적으로 연결되며 상기 하부절연층의 일면 상에 적어도 그 일부가 노출된다.
상기 하면연결패턴(292b)은 상기 상면연결패턴(272)과 달리 미세패턴보다 폭이 넓은 비미세패턴으로 형성될 수 있다. 이 경우 마더보드(10)와 연결되는 부분에 보다 효율적인 전기적 신호 전달이 가능하다.
상기 반도체소자부(30)와 상기 마더보드(10) 사이에 위치하는 패키징 기판(20)에는 상기 유리기판(21) 외에 실질적으로 추가적인 다른 기판을 적용하지 않는 것을 발명의 특징 중 하나로 한다.
기존에는 소자와 마더보드를 연결하는 사이에, 인터포저와 유기기판(organic substrate)을 함께 적층하여 적용했다. 이는 적어도 두 가지 이유에서 이렇게 다단의 형태로 적용한 것으로 파악된다. 그 하나는 소자의 미세한 패턴을 마더보드에 직접 접합시키기에는 스케일 상의 문제가 있다는 점이다. 다른 하나는 접합 과정에서 또는 반도체 장치의 구동 과정에서 열팽창계수의 차이로 인한 배선 손상의 문제가 발생할 수 있다는 점이다. 구현예에서는 열팽창계수가 반도체 소자와 유사한 유리기판을 적용하고, 유리기판의 제1면과 그 상부층에는 소자 실장에 충분한 정도로 미세한 스케일을 갖는 미세패턴을 형성하여, 이러한 문제를 해결했다.
상기 반도체 장치(100)는 상당히 얇은 두께를 갖는 패키징 기판(20)을 가져서 상기 반도체 장치의 전체적인 두께를 얇게 할 수 있으며, 미세패턴을 적용하여 보다 좁은 면적에서도 의도하는 전기적인 연결 패턴을 배치할 수 있다. 구체적으로 상기 패키징 기판은 그 두께가 약 2000 ㎛ 이하일 수 있고, 약 1500 ㎛ 이하일 수 있으며, 약 900 ㎛일 수 있다. 또한 상기 패키징 기판은 그 두께가 약 120 ㎛ 이상일 수 있고, 약 150 ㎛ 이상일 수 있다. 상기 패키징 기판은 위에서 설명한 특징으로 비교적 얇은 두께로도 소자와 마더보드를 전기적으로 그리고 구조적으로 안정적으로 연결하며, 반도체 장치의 소형화 박막화에 보다 기여할 수 있다.
또 다른 구현예에 따른 패키징 기판의 제조방법을 설명한다.
구현예의 패키징 기판의 제조방법은, 유리기판의 제1면과 제2면의 미리 정해진 위치에 결함을 형성하는 준비단계; 식각액을 상기 결함이 형성된 유리기판에 가하여 코어비아가 형성된 유리기판을 마련하는 식각단계; 상기 코어비아가 형성된 유리기판의 표면을 도금하여 전기전도성층인 코어분배층을 형성하여 코어층을 제조하는 코어층제조단계; 그리고 상기 코어층의 일면 상에 절연층에 감싸인 전기전도성층인 상부분배층을 형성하는 상부층제조단계;를 포함하여, 위에서 설명한 패키징 기판을 제조한다.
이때, 결함의 형태는 형성하고자 하는 비아의 형태를 고려해서 형성한다. 이러한 결함에 의하여, 식각단계에서 코어비아가 형성되며, 유기기판에서 비아 형성을 위해 드릴로 별도로 작업하는 것과 비교하여 월등하게 우수한 작업성을 가질 수 있다.
상기 코어층제조단계는 상기 코어비아가 형성된 유리기판의 표면에 아민기를 갖는 나노입자를 포함하는 유무기 복합 프라이머층을 형성하여 전처리된 유리기판을 마련하는 전처리과정; 그리고 상기 전처리된 유리기판에 금속층을 도금하는 도금과정;을 포함할 수 있다.
상기 코어층제조단계는 상기 코어비아가 형성된 유리기판의 표면에 스퍼터링을 통해 금속 함유 프라이머층을 형성하여 전처리된 유리기판을 마련하는 전처리과정; 그리고 상기 전처리된 유리기판에 금속층을 도금하는 도금과정;을 포함할 수 있다.
상기 프라이머층의 형성에는 티타늄, 크롬, 니켈과 같은 이종 금속이 구리 등과 함께 또는 단독으로 스퍼터링될 수 있으며, 이러한 경우 유리의 표면 모폴로지와 금속 입자가 상호작용하는 앵커 효과 등에 의해 유리-금속 부착력이 향상되며, 이후 도금 공정 등에서 시드 역할을 할 수 있다.
상기 코어층제조단계와 상기 상부층제조단계 사이에는 절연층형성단계가 더 포함될 수 있다.
상기 절연층형성단계는 절연체필름을 상기 코어층 상에 위치시킨 후 감압라미네이션 하여 코어절연층을 형성하는 단계일 수 있다.
패키징 기판의 제조방법을 보다 자세히 설명한다.
1) 준비단계(유리결함 형성과정): 평탄한 제1면과 제2면을 갖는 유리기판(21a)을 준비하여, 코어비아 형성을 위해 미리 정해진 위치에 유리 표면에 결함(홈, 21b)을 형성한다. 상기 유리는 전자장치의 기판 등에 적용되는 유리기판이 적용될 수 있으며, 예를 들어 무알카리 유리기판 등이 적용될 수 있으나, 이에 한정되지 않는다. 시판 제품으로 코닝사, 쇼트사, AGC 등의 제조사가 제조한 제품이 적용될 수 있다. 상기 결함(홈)의 형성에는 기계적인 식각, 레이저 조사 등의 방식이 적용될 수 있다
2) 식각단계(코어비아 형성단계): 결함(홈, 21b)이 형성된 유리기판(21a)은 물리적 또는 화학적인 에칭 과정을 통해 코어비아(23)를 형성한다. 에칭 과정에서 유리기판은 결함 부분에 비아를 형성하며 동시에 유리기판(21a)의 표면도 동시에 식각될 수 있다. 이러한 유리 표면의 식각을 막기 위하여 마스킹 필름 등을 적용할 수도 있으나, 마스킹 필름을 적용하고 제거하는 과정의 번거로움 등을 고려하여 결함이 있는 유리기판 자체를 식각할 수 있으며, 이러한 경우 최초 유리기판의 두께보다 코어비아를 갖는 유리기판의 두께가 다소 얇아질 수 있다.
화학적인 에칭은 불산 및/또는 질산이 포함된 배스 내에 홈이 형성된 유리기판을 위치시키고, 초음파 처리 등을 가하여 진행될 수 있다. 이때, 상기 불산 농도는 0.5 M 이상일 수 있고, 1.1 M 이상일 수 있다. 상기 불산 농도는 3 M 이하일 수 있고, 2 M 이하일 수 있다. 상기 질산 농도는 0.5 M 이상일 수 있고, 1 M 이상일 수 있다. 상기 질산 농도는 2 M 이하일 수 있다. 상기 초음파 처리는 40 Hz 내지 120 Hz의 주파수로 진행될 수 있고, 60 Hz 내지 100 Hz의 주파수로 진행될 수 있다.
이러한 조건으로 적용시에 비아가 형성된 유리기판에 잔류응력을 감소시키면서 가공성이 향상된 유리기판을 마련할 수 있다.
3-1) 코어층제조단계: 유리기판 상에 코어분배층(21d)을 형성한다. 상기 코어분배층은 대표적으로 구리금속을 포함하는 금속층이 적용될 수 있으나, 이에 한정되는 것은 아니다.
유리의 표면(유리기판의 표면과 코어비아의 표면을 포함함)과 구리금속의 표면은 그 성질이 달라 부착력이 떨어지는 편이다. 구현예에서는 드라이 방식과 Ÿ‡ 방식의 두 가지 방법으로 유리 표면과 금속 사이의 부착력을 향상시켰다.
드라이 방식은, 스퍼터링을 적용하는 방식, 즉 금속 스퍼터링으로 유리 표면과 코어비아 내경에 시드층(21c)을 형성하는 방식이다. 상기 시드층의 형성에는 티타늄, 크롬, 니켈과 같은 이종 금속이 구리 등과 함께 스퍼터링될 수 있으며, 이러한 경우 유리의 표면 모폴로지와 금속 입자가 상호작용하는 앵커 효과 등에 의해 유리-금속 부착력이 향상되는 것으로 생각된다.
Ÿ‡ 방식은 프라이머 처리를 하는 방식으로, 아민 등의 작용기를 갖는 화합물질로 전처리를 하여 프라이머층(21c)을 형성하는 방식이다. 의도하는 부착력의 정도에 따라 실란 커플링제로 전처리를 한 후 아민 작용기를 갖는 화합물 또는 입자로 프라이머 처리를 할 수 있다. 위에서도 언급한 바와 같이, 구현예의 지지체기판은 미세패턴을 형성할 수 있을 정도의 고성능일 것을 필요로 하고, 이는 프리이머 처리 후에도 유지되어야 한다. 따라서, 이러한 프라이머가 나노입자를 포함하는 경우에는, 평균 직경이 150 nm 이하의 크기를 갖는 나노입자가 적용되는 것이 좋으며, 예를 들어 아민기를 갖는 입자는 나노입자가 적용되는 것이 좋다. 상기 프라이머층은 예시적으로 MEC사의 CZ 시리즈 등에서 제조하는 접합력개선제가 적용되어 형성될 수 있다.
상기 시드층/프라이머층(21c)은 전기전도성층 형성이 불필요한 부분을 제거한 상태로 또는 제거하지 않은 상태로 선택적으로 전기전도성층이 금속층을 형성할 수 있다. 또한, 상기 시드층/프라이머층(21c)는 전기전도성층의 형성이 필요한 부분 또는 불필요한 부분을 선택적으로 금속 도금에 활성화된 상태로 또는 불활성화된 상태로 처리하여 이후 공정을 진행할 수 있다. 예를 들어 상기 활성화 또는 불활성화 처리는 일정한 파장의 레이저 등의 광조사 처리, 약품처리 등이 적용될 수 있다. 금속층의 형성에는 반도체 소자 제조에 적용되는 구리도금 방법 등이 적용될 수 있으나, 이에 한정되는 것은 아니다.
상기 금속도금 시에 도금액의 농도, 도금 시간, 적용하는 첨가제의 종류 등의 여러 변수들을 조절하여 형성되는 전기전도성층의 두께를 조절할 수 있다.
상기 코어분배층의 일부가 불필요한 경우에는 제거될 수 있으며, 시드층이 일부 제거되거나 불활성화 처리된 후에 금속도금을 진행하여 미리 정해진 패턴으로 전기전도성층을 형성하여 코어분배층의 식각층(21e)이 형성될 수도 있다
3-2) 절연층형성단계: 코어비아는 상기 전기전도층인 코어분배층 형성 이후 절연층으로 빈 공간을 매꾸는 절연층형성단계를 거칠 수 있다. 이때, 적용되는 절연층은 필름 형태로 제조된 것이 적용될 수 있으며, 예를 들어 필름 형태의 절연층을 감압 라미네이션하는 방법 등으로 적용될 수 있다. 이렇게 감압 라미네이션을 진행하면 절연층이 상기 코어비아 내부의 빈 공간까지 충분하게 함입되어 보이드 형성 없는 코어절연층을 형성하 수 있다.
4) 상부층제조단계: 코어층 상에 상부절연층과 상부분배패턴을 포함하는 상부분배층을 형성하는 단계이다. 상부절연층은 절연층(23a)을 형성하는 수지 조성물을 코팅하거나 절연필름을 적층하는 방식으로 진행될 수 있으며, 간편하게는 절연필름을 적층하는 방식의 적용이 좋다. 절연필름의 적층은 절연필름을 라미네이션하여 경화하는 과정으로 진행될 수 있는데, 이 때 감압 라미네이션 방법을 적용하면 코어비아 내부에 전기전도성층이 형성되지 않은 층 등까지도 절연수지가 충분히 함입될 수 있다. 상기 상부절연층도 유리기판과 적어도 그 일부에서 직접 맞닿고, 따라서 충분한 부착력을 갖는 것을 적용한다. 구체적으로 상기 유리기판과 상기 상부절연층은 ASTM D3359에 따른 부착력 테스트 값이 4B 이상을 만족하는 특성을 갖는 것이 좋다.
상부분배패턴은 상기 절연층(23a)의 형성과 미리 정해진 패턴으로 전기전도성층(23c)을 형성하고 불필요한 부분을 식각하여 전기전도성층의 식각층(23d)을 형성하는 과정을 반복하여 형성될 수 있고, 절연층을 사이에 두고 이웃하게 형성되는 전기전도성층의 경우에는 절연층에 절연층의 식각층(23b)을 형성한 후에 도금공정을 진행하는 방식으로 형성될 수 있다. 절연층의 식각층의 형성은 레이저 식각, 플라즈마 식각 등의 건식 식각방식, 마스킹층과 식각액을 이용한 습식식각방식 등이 적용될 수 있다.
5) 상면접속층 및 커버층 형성단계: 상면연결패턴과 상면접속전극도 상부분배층 형성과 유사한 과정으로 형성될 수 있다. 구체적으로, 절연층(23e)에 절연층의 식각층(23f)을 형성하고 여기에 다시 전기전도성층(23g)을 형성한 후, 전기전도성층의 식각층(23h)을 형성하는 방식 등으로 형성될 수 있으나, 식각의 방식을 적용하지 않고 전기전도성층만을 선택적으로 형성하는 방법으로 적용될 수도 있다. 커버층은 상면접속전극에 대응하는 위치에 개구부(미도시)가 형성되어 상면접속전극이 노출되고, 소자연결부 또는 소자의 단자 등과 직접 연결될 수 있도록 형성될 수 있다.
6) 하면접속층 및 커버층의 형성단계; 위에서 설명한 상면접속층 및 커버층 형성단계와 유사한 방식으로 하부분배층 및/또는 하면접속층, 그리고 선택적으로 커버층(미도시)을 형성할 수 있다.
이하, 구체적인 실시예를 통해 본 발명을 보다 구체적으로 설명한다. 하기 실시예는 본 발명의 이해를 돕기 위한 예시에 불과하며, 본 발명의 범위가 이에 한정되는 것은 아니다.
<실시예 1 - 코어비아가 형성된 기판의 제조>
1) 준비단계(유리결함 형성과정): 평탄한 제1면과 제2면을 갖는 유리기판(21a)을 준비하여, 코어비아 형성을 위해 미리 정해진 위치에 유리 표면에 결함(홈, 21b)을 형성하였다. 이때, 상기 결함 수는 1 cm2 당 225 개 또는 1024개가 형성되도록 하였다. 상기 유리는 보로실리케이트 유리를 적용하였다. 상기 결함(홈)의 형성에는 기계적인 식각, 레이저 조사 방식이 적용되었다.
2) 식각단계(코어비아 형성단계): 결함(홈, 21b)이 형성된 유리기판(21a)은 물리적 또는 화학적인 에칭 과정을 통해 코어비아(23)를 형성하였다. 상기 에칭은 2 M의 불산(HF), 1.1 M의 질산(HNO3)과 탈이온수로 채워진 에칭 배스 내에 상기 유리기판을 위치시키고, 80 Hz, 100 % 출력으로 초음파를 가하는 방식으로 진행되었다.
또한, 상기 코어비아는, 상기 제1면과 접하는 제1개구부; 상기 제2면과 접하는 제2개구부; 그리고 상기 제1개구부와 제2개구부를 연결하는 전체 코어비아에서 그 내경이 가장 좁은 구역인 최소내경부를 가지도록 형성되었다.
<실시예 2 - 코어비아가 형성된 기판의 제조>
초음파 출력 80 %으로 조건을 변경한 것을 제외하고, 상기 실시예 1과 동일하게 하여 기판을 제조하였다.
<실시예 3 - 코어비아가 형성된 기판의 제조>
에칭은 1.1 M의 불산(HF), 1.1 M의 질산(HNO3)과 탈이온수로 채워진 에칭 배스 내에 상기 유리기판을 위치시키고, 80 Hz, 100 % 출력으로 에칭 한 것을 제외하고, 상기 실시예 1과 동일하게 하여 기판을 제조하였다.
<실시예 4 - 코어비아가 형성된 기판의 제조>
에칭 시 초음파 출력 80 %으로 조건을 변경한 것을 제외하고, 상기 실시예 3과 동일하게 하여 기판을 제조하였다.
<실험예 - 유리기판의 응력 측정>
상기 응력은 복굴절 2차원 평가장치를 적용하여 분석하였다. 복굴절의 2차원 분포 평가 장치는 NPM사(Nippon Pulse Korea Co.,LTD)의 WPA-200 장치를 적용했다.
개구부 평균 직경이 100 um, 최소내경부 평균 직경이 75 um이고, 평균 두께가 약 300 um인 유리기판 샘플 4개의 무지라인과 비아라인의 응력(Stress)을 각각 4회 이상 위치를 변경하면서 측정했다. 상기 유리기판에는 단위면적(1 cm2)당 코어비아를 약 225 또는 1024개를 형성했다.
구체적으로, 프로브로 도 2에 나타낸 응력 측정 경로를 따라서 유리기판 상에서 데이터를 읽으면 상기 장치로 복굴절율 값 등의 측정치가 입력되고, 미리 정해진 연산과정을 통해 측정 경로에서 응력이 압력 단위(예, MPa)로 제시되도록 하였다. 광탄성계수 값으로 2.4를 적용했고, 두께는 300 um를 적용했다.
측정된 결과는 평균해 아래 표 1과 표2에 각각 나타냈고, 이를 활용해서 평가한 Vp, Np, P 값 등도 각각 아래 표 1 또는 표 2에 나타냈다.
<제조예 - 패키징 기판의 제조 >
3-1) 코어층제조단계: 유리기판 상에 코어분배층(21d)을 형성하였다. 상기 코어분배층은 구리금속을 포함하는 금속층이 적용되었다. 티타늄을 함유하는 스퍼터층 형성하고 구리도금을 진행했다.
3-2) 절연층형성단계: 상기 전기전도층인 코어분배층 형성 이후 절연층으로 빈 공간을 매꾸는 절연층형성단계를 진행하였다. 이때, 적용되는 절연층은 필름 형태로 제조된 것이 적용되었고, 필름 형태의 절연층을 감압 라미네이션하는 방법으로 적용되었다.
4) 상부층제조단계: 코어층 상에 상부절연층과 상부분배패턴을 포함하는 상부분배층을 형성하는 단계를 진행하였다. 상부절연층은 절연필름을 적층하는 방식으로 진행되었고, 절연필름을 라미네이션하여 경화하는 과정으로 진행되었다. 상기 상부절연층도 유리기판과 적어도 그 일부에서 직접 맞닿고, 따라서 충분한 부착력을 갖는 것을 적용하였다. 구체적으로 상기 유리기판과 상기 상부절연층은 ASTM D3359에 따른 부착력 테스트 값이 4B 이상을 만족하는 특성을 갖는 것을 적용하였다.
상부분배패턴은 상기 절연층(23a)의 형성과 미리 정해진 패턴으로 전기전도성층(23c)을 형성하고 불필요한 부분을 식각하여 전기전도성층의 식각층(23d)을 형성하는 과정을 반복하여 형성되었다. 절연층을 사이에 두고 이웃하게 형성되는 전기전도성층의 경우에는 절연층에 절연층의 식각층(23b)를 형성한 후에 도금공정을 진행하는 방식으로 형성되었다. 절연층의 식각층의 형성은 레이저 식각, 플라즈마 식각 등의 건식 식각방식, 마스킹층과 식각액을 이용한 습식식각방식이 적용되어 패키징 기판을 제조하였다.
제조에 적용한 샘플들은 모두 손상없이 패키징 기판으로 형성되었다.
비아라인(가로) - 비아라인(세로) -
(MPa) Min Max - Min Max -
샘플1 0.03175 1.8855 - 0.10275 1.60825 -
샘플2 0.0315 1.062 - 0.1975 0.782 -
샘플3 0.04225 1.844 - 0.05375 1.56525 -
샘플4 0.04275 1.97675 - 0.14975 1.7165 -
무지라인(가로) - 무지라인(세로) -
(MPa) Min Max - Min Max -
샘플1 0.169 0.89475 - 0.2055 0.77325 -
샘플2 0.0845 0.90175 - 0.263 0.71125 -
샘플3 0.047 0.51625 - 0.07025 0.4895 -
샘플4 0.0875 0.69275 - 0.19925 0.69875 -
(MPa) Vp(가로) Vp(세로) Np(가로) Np(세로) P (가로) P (세로)
샘플1 1.85 1.51 0.73 0.57 1.13 0.94
샘플2 1.03 0.58 0.82 0.45 0.21 0.14
샘플3 1.80 1.51 0.47 0.42 1.33 1.09
샘플4 1.93 1.57 0.61 0.50 1.33 1.07
　 비아라인(가로)
MPa Min Max Max-Min Avg K
샘플1 0.03175 1.88550 1.85375 0.44575 4.15872
샘플2 0.03150 1.06200 1.03050 0.45625 2.25863
샘플3 0.04225 1.84400 1.80175 0.30200 5.96606
샘플4 0.04275 1.97675 1.93400 0.41325 4.67998
　 비아라인(세로)
MPa Min Max Max-Min Avg K
샘플1 0.10275 1.60825 1.50550 0.52800 2.85133
샘플2 0.19750 0.78200 0.58450 0.46375 1.26038
샘플3 0.05375 1.56525 1.51150 0.29475 5.12807
샘플4 0.14975 1.71650 1.56675 0.42725 3.66706
　 무지라인(가로)
MPa Min Max Max-Min Avg K
샘플1 0.16900 0.89475 0.72575 0.44200 1.64197
샘플2 0.08450 0.90175 0.81725 0.44850 1.82219
샘플3 0.04700 0.51625 0.46925 0.24625 1.90558
샘플4 0.08750 0.69275 0.60525 0.37050 1.63360
　 무지라인(세로)
MPa Min Max Max-Min Avg K
샘플1 0.20550 0.77325 0.56775 0.45725 1.24166
샘플2 0.26300 0.71125 0.44825 0.48500 0.92423
샘플3 0.07025 0.48950 0.41925 0.23250 1.80323
샘플4 0.19925 0.69875 0.49950 0.39525 1.26376
상기 표 1과 표 2를 참고하면, 무지라인과 비아라인에서 각각 위에서 언급한 정도의 잔류응력을 갖는 유리기판은 패키징기판으로의 가공성이 충분하다는 점을 확인했다. 응력의 차이는 작을수록 이후 공정에서 안정적인 작업이 가능하나, 위에서 확인한 수준의 경우는 모두 적절한 가공성을 가졌다. 초음파를 적용하지 않고 강산에 크랙 형성 및 에칭을 실시한 샘플의 경우에는 위에서 데이터는 명확히 제시하지 않았지만 스퍼터 또는 절연층 형성 과정에서 손상이 발생하여, 에칭과정에서 초음파를 함께 적용하는 것이 필요하다는 점을 확인했다.
이상에서 구현예의 바람직한 실시예에 대하여 상세하게 설명하였지만 구현예의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 구현예의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 구현예의 권리범위에 속하는 것이다.
100: 반도체 장치 10: 마더보드
30: 반도체소자부 32: 제1반도체소자
34: 제2반도체소자 36: 제3반도체소자
20: 패키징기판 22: 코어층
223: 코어절연층 21, 21a: 유리기판
213: 제1면 214: 제2면
215: 반도체 패키징 기판
23: 코어비아 233: 제1개구부
234: 제2개구부 235: 최소내경부
24: 코어분배층 241: 코어분배패턴
241a: 제1면분배패턴 241b: 코어비아분배패턴
241c: 제2면분배패턴 26: 상부층
25: 상부분배층 251:상부분배패턴
252: 블라인드비아 253: 상부절연층
27: 상면접속층 271: 상면접속전극
272: 상면연결패턴 29: 하부층
291: 하부분배층 291a: 하부분배패턴
291b: 하부절연층 292: 하면접속층
292a: 하면접속전극 292b: 하면연결패턴
50: 연결부 51: 소자연결부
52: 보드연결부 60: 커버층
21b: 유리결함 21c: 시드층, 프라이머층
21d: 코어분배층 21e: 코어분배층의 식각층
23a: 절연층 23b: 절연층의 식각층
23c: 전기전도성층 23d: 전기전도성층의 식각층
23e: 절연층 23f: 절연층의 식각층
23g: 전기전도성층 23h: 전기전도성층의 식각층

Claims (10)

  1. 서로 마주보는 제1면과 제2면을 갖는 유리기판; 및
    상기 유리기판을 두께 방향으로 관통하는 다수의 코어비아; 를 포함하고,
    비아라인은 상기 유리기판의 제1면 상에서 상기 코어비아가 형성된 곳을 잇는 직선이고,
    Vp는 비아라인에서 측정한 응력의 최대값과 최소값의 차이이고,
    상기 Vp 값은 2.5 MPa 이하이고,
    무지라인은 상기 유리기판의 제1면 상에서 상기 코어비아가 형성되지 않은 곳을 잇는 직선이고,
    Np는 상기 무지라인에서 측정한 응력의 최대값과 최소값의 차이이고,
    상기 Np 값은 1.0 MPa 이하인, 반도체용 패키징 유리기판.
  2. 삭제
  3. 제1항에 있어서,
    상기 유리기판은 두께가 100 내지 1,000 um인, 반도체용 패키징 유리기판.
  4. 제1항에 있어서,
    상기 코어비아는 상기 유리기판에 1.2 mm 이하의 피치로 위치하는, 반도체 패키징 유리기판.
  5. 제1항에 있어서,
    상기 코어비아는
    상기 제1면과 접하는 제1개구부; 제2면과 접하는 제2개구부; 그리고
    상기 제1개구부와 상기 제2개구부를 연결하는 전체 코어비아에서 그 내경이 가장 좁은 구역인 최소내경부;를 포함하고,
    상기 제1개구부와 상기 제2개구부 중 큰 것의 평균 직경이 70 ㎛ 내지 120 ㎛인, 반도체 패키징 유리기판.
  6. 제1항에 있어서,
    응력차이비율은 아래 식(2)로 표시되고,
    상기 비아라인에서 측정된 응력차이비율을 Kv로 표시하고,
    상기 Kv는 6 이하인, 반도체 패키징 유리기판:
    식 (2): K = Lp / La
    식 (2)에서,
    상기 K는 동일한 유리기판의 동일한 면에서 측정한 응력차이비율이고,
    상기 Lp는 대상라인인 비아라인에 대해 측정한 응력의 최대값과 최소값의 차이이고,
    상기 La는 상기 대상라인인 비아라인에서 측정한 응력의 평균값이다.
  7. 서로 마주보는 제1면과 제2면을 갖는 유리기판; 및
    상기 유리기판을 두께 방향으로 관통하는 다수의 코어비아;를 포함하고,
    무지라인은 상기 유리기판의 제1면 상에서 상기 코어비아가 형성되지 않은 곳을 잇는 직선이고,
    Np는 무지라인에서 측정한 응력의 최대값과 최소값의 차이이고,
    상기 Np 값은 1.0 MPa 이하인, 반도체용 패키징 유리기판.
  8. 제7항에 있어서,
    응력차이비율은 아래 식(2)로 표시되고,
    무지라인에서 측정된 응력차이비율은 Kn으로 표시되고,
    상기 Kn은 2 이하인, 반도체 패키징 유리기판:
    식 (2): K = Lp / La
    식 (2)에서,
    상기 K는 동일한 유리기판의 동일한 면에서 측정한 응력차이비율이고,
    상기 Lp는 대상라인인 무지라인에 대해 측정한 응력의 최대값과 최소값의 차이이고,
    상기 La는 상기 대상라인인 무지라인에서 측정한 응력의 평균값이다.
  9. 제1항 또는 제7항에 따른 반도체 패키징용 유리기판을 포함하고,
    상기 코어비아의 표면 상에 위치하는 코어층을 더 포함하고,
    상기 코어층은 전기전도성층 형성의 시드가 되는 코어시드층 또는 전기전도성층인 코어분배층을 포함하는, 반도체 패키징 기판.
  10. 1 이상의 반도체소자를 포함하는 반도체소자부; 상기 반도체소자부와 전기적으로 연결되는 패키징 기판; 및 상기 패키징 기판과 전기적으로 연결되며 상기 반도체소자와 외부의 전기적 신호를 전달하고 서로 연결하는 마더보드;를 포함하고,
    상기 패키징 기판은 제9항에 따른 패키징 기판인, 반도체 장치.
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