JP2014139963A - ガラス基板の製造方法 - Google Patents

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Abstract

【課題】テーパ状をなす貫通孔を効率良くかつ確実に形成することが可能なガラス基板の製造方法を提供すること。
【解決手段】本発明のガラス基板３１は、光吸収層形成工程及び貫通孔形成工程を経て製造される。光吸収層形成工程では、ガラス基板３１の少なくとも基板裏面３３上に光吸収層６１を形成する。なお、特定波長における反射率、または、特定波長における光透過率を基準としたとき、光吸収層６１のレーザー光の吸収量はガラス基板３１のレーザー光の吸収量よりも大きくなる。貫通孔形成工程では、ガラス基板３１に対してレーザーを照射し、基板主面３２及び基板裏面３３にて開口する貫通孔３５を形成する。また、レーザーを光吸収層６１に吸収させ、貫通孔３５を、基板主面３２側及び基板裏面３３側のそれぞれに向かうに従って徐々に内径が大きくなるテーパ状をなすように形成する。
【選択図】図６

Description

本発明は、ガラス基板に対してレーザーを照射することにより、基板主面及び基板裏面にて開口する貫通孔を形成するガラス基板の製造方法に関するものである。
従来より、基板には、ビア導体などを形成するための貫通孔が形成されたものがある。なお、貫通孔としては、例えば、基板主面側または基板裏面側に向かうに従って徐々に内径が大きくなる片テーパ状をなすものや、基板主面側及び基板裏面側のそれぞれに向かうに従って徐々に内径が大きくなる両テーパ状をなすものなどが挙げられるが、めっきの充填性や、接続信頼性を向上させるためには、両テーパ状であることが望ましい。そこで、従来では、両テーパ状をなす貫通孔を形成するための技術が種々提案されている（例えば特許文献１〜５参照）。具体的に言うと、特許文献１〜３には、基板の主面側及び裏面側の両方からレーザーを照射することにより、基板に両テーパ状をなす貫通孔を形成する技術が提案されている。また、特許文献４には、基板の裏面側、即ち、貫通孔を形成するレーザーの出口側に対して、銅などからなる反射部材を配置することにより、貫通孔の裏面側開口部を拡径する技術が提案されている。さらに、特許文献５には、レーザーの焦点を貫通孔内に設定した状態でレーザーを照射することにより、貫通孔の裏面側開口部を拡径する技術が提案されている。
特許第４９６３４９５号公報（図５等） 特開２００６−４１４６３号公報（図３等） 特開２００７−２２７５１２号公報（図４等） 特開２０１１−２１０７９４号公報（図２等） 特開２００２−２８０７４３号公報（図２等）
しかし、特許文献１〜５に記載の従来技術には以下の問題がある。即ち、特許文献１〜３に記載の従来技術では、基板の主面側及び裏面側の両方からレーザーを照射するため、貫通孔の主面側領域と裏面側領域との間で位置ずれが生じやすいという問題がある。しかも、貫通孔を形成する際に、主面側領域を加工する工程と裏面側領域を加工する工程との両方が必要になり、工数が増えてしまうため、製造効率が悪いという問題もある。また、特許文献４に記載の従来技術を採用する場合、レーザーの種類によっては、基板のレーザー光の吸収量が小さくなるため、反射部材によって反射したレーザーをさほど基板に吸収させることができない。さらに、金属の反射率はレーザーの波長に応じて変化するため、レーザーの種類によっては、金属からなる反射部材が機能しない可能性がある（例えば、銅は、ＣＯ２レーザーに対する反射率が極めて高いが、ＵＶ−ＹＡＧレーザーに対する反射率は低い）。ゆえに、両テーパ状の貫通孔を形成するには不十分である。また、特許文献５に記載の従来技術では、レーザーの焦点が貫通孔内に設定されるため、基板の主面では、レーザーが集光せずに広がってしまう。その結果、基板に与えるダメージの範囲が大きくなるという問題がある。
本発明は上記の課題に鑑みてなされたものであり、その目的は、テーパ状をなす貫通孔を効率良くかつ確実に形成することが可能なガラス基板の製造方法を提供することにある。
上記課題を解決するための手段（手段１）としては、基板主面及び基板裏面を有するガラス基板を準備するガラス基板準備工程と、前記ガラス基板準備工程後、前記ガラス基板に対してレーザーを照射することにより、前記基板主面及び前記基板裏面にて開口する貫通孔を形成する貫通孔形成工程とを含むガラス基板の製造方法において、前記ガラス基板準備工程後かつ前記貫通孔形成工程前に、少なくとも前記基板裏面上に光吸収層を形成する光吸収層形成工程を行い、特定波長における反射率、または、前記特定波長における光透過率を基準としたとき、前記光吸収層のレーザー光の吸収量が前記ガラス基板のレーザー光の吸収量よりも大きくなるように設定され、前記貫通孔形成工程では、前記基板主面に向けて前記レーザーを照射して前記光吸収層に吸収させることにより、前記貫通孔を、前記基板主面側及び前記基板裏面側のそれぞれに向かうに従って徐々に内径が大きくなるテーパ状をなすように形成することを特徴とするガラス基板の製造方法がある。
従って、手段１のガラス基板の製造方法によると、貫通孔形成工程において基板主面に向けてレーザーを照射すれば、レーザーが基板裏面上に形成された光吸収層に吸収されることにより、ガラス基板の基板裏面側へのレーザー光の吸収が促される。このため、ガラス基板の基板主面側の領域が加工されるのと同時に、ガラス基板の基板裏面側の領域も確実に加工されるようになる。即ち、ガラス基板の片側（基板主面側）のみからレーザーを照射するだけで、貫通孔における基板主面側の領域及び基板裏面側の領域の両方を確実にテーパ状に形成できるため、貫通孔の製造効率が向上する。ゆえに、基板主面側及び基板裏面側のそれぞれに向かうに従って徐々に内径が大きくなるテーパ状をなすように形成された貫通孔、即ち、めっきの充填によってビア導体を形成する場合に好適な貫通孔を、効率良くかつ確実に得ることができる。
以下、ガラス基板の製造方法について説明する。
ガラス基板準備工程では、基板主面及び基板裏面を有するガラス基板を従来周知の手法により作製し、あらかじめ準備しておく。ガラス基板の形成材料は、コスト性、加工性、絶縁性、機械的強度などを考慮して適宜選択することができる。ガラス基板の形成材料としては、ホウケイ酸ガラス、低温焼成ガラスセラミック、ガラスセラミック等が好適に使用される。
続く貫通孔形成工程では、ガラス基板に対してレーザーを照射することにより、基板主面及び基板裏面にて開口する貫通孔を形成する。詳述すると、貫通孔形成工程では、基板主面に向けてレーザーを照射して光吸収層に吸収させることにより、貫通孔を、基板主面側及び基板裏面側のそれぞれに向かうに従って徐々に内径が大きくなるテーパ状をなすように形成する。ここで、貫通孔は、基板主面側開口における内径と基板裏面側開口における内径との差が５μｍ以下に設定されていることが好ましい。仮に、基板主面側開口における内径と基板裏面側開口における内径との差が５μｍよりも大きいと、所望の貫通孔を形成できない可能性がある。
さらに、レーザーの種類は特に限定されないが、例えば、ＵＶ−ＹＡＧレーザー、ＹＡＧレーザー、ＣＯ２レーザー、ＹＶＯ４レーザー、エキシマレーザー、ピコ秒レーザー、半導体レーザーなどが挙げられる。なお、レーザーがＵＶ−ＹＡＧレーザーであれば、ＹＡＧレーザーやＣＯ２レーザーなどの他のレーザーよりも照射対象に対する反射率が小さい、換言すると、照射対象へのレーザー光の吸収量が大きい。このため、ガラス基板よりもレーザー光の吸収量が大きい材料（即ち、光吸収層の形成材料）を、他のレーザーを用いる場合よりも広い範囲で選択することができる。
また、ガラス基板準備工程後かつ貫通孔形成工程前に、少なくとも基板裏面上に光吸収層を形成する光吸収層形成工程を行う。なお、光吸収層は、ガラス基板よりもレーザー光の吸収量が大きい材料であれば特に限定されるものではなく、例えば、樹脂シートであってもよい。一般的に、樹脂は比較的安価な材料であるため、樹脂材料を用いて樹脂シートを形成すれば、樹脂を含まない他の材料（例えばセラミックなど）を用いて形成されるシートに比べて、材料コストの低減を図りやすいからである。また、光吸収層（樹脂シート）を構成する樹脂材料の好適な具体例を挙げると、ポリイミド樹脂からなるシートなどがある。ポリイミド樹脂はＵＶ−ＹＡＧレーザーの吸収量が非常に大きいからである。
なお、光吸収層が粘着層を有する樹脂シートである場合、貫通孔形成工程後に、樹脂シートを剥離する剥離工程を行ってもよい。このようにすれば、貫通孔形成工程後に樹脂シートを容易に剥離できるため、ガラス基板の表面（少なくとも基板裏面）の状態をある程度綺麗に維持することができる。その結果、後の工程において、例えば、層間絶縁層と導体層とを交互に積層して多層化した配線積層部を、ガラス基板の表面に対して容易に形成することができる。
そして、剥離工程後、めっきによって貫通孔内にビア導体を形成するビア導体形成工程を行ってもよい。かかるビア導体は、例えば、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、スズ（Ｓｎ）、鉛（Ｐｂ）、タングステン（Ｗ）などからなる導電性金属を用いてめっきを施すことにより形成される。なお、ビア導体形成工程を行った場合、ビア導体の基板主面側及び基板裏面側の端面に生じうる凹み部の深さは、特に限定されないが、強いて言えば１０μｍ未満であることが好ましい。仮に、凹み部の深さが１０μｍを超えると、ビア導体の基板主面側及び基板裏面側の端面の平坦度が低下するため、ビア導体の接続信頼性を確保することが困難になるおそれがある。以上のプロセスを経て、ガラス基板が製造される。
本発明を具体化した一実施形態の半導体パッケージを示す概略断面図。 インターポーザを示す概略断面図。 剥離工程後かつビア導体形成工程前のインターポーザを示す要部断面図。 光吸収層形成工程後のインターポーザを示す概略斜視図。 貫通孔形成工程を示す説明図。 貫通孔形成工程を示す説明図。 ビア導体形成工程を示す説明図。
以下、本発明を具体化した一実施形態を図面に基づき詳細に説明する。
図１に示されるように、本実施形態の半導体パッケージ１１は、ＩＣチップ２１と、インターポーザ３１と、配線基板４１とからなるＬＧＡ（ランドグリッドアレイ）である。なお、半導体パッケージ１１の形態は、ＬＧＡのみに限定されず、例えばＢＧＡ（ボールグリッドアレイ）やＰＧＡ（ピングリッドアレイ）等であってもよい。ＭＰＵとしての機能を有するＩＣチップ２１は、縦１１．０ｍｍ×横１１．０ｍｍ×厚さ０．４ｍｍの矩形平板状であって、熱膨張係数が２．６ｐｐｍ／℃程度のシリコンからなる。かかるＩＣチップ２１の下面側表層には、図示しない回路素子が形成されている。また、ＩＣチップ２１の下面側には複数の面接続端子２２が格子状に設けられ、各面接続端子２２上にははんだバンプ２３が形成されている。
配線基板４１は、表面４２及び裏面４３を有する矩形平板状の部材からなり、樹脂絶縁層４４と導体層４５とを交互に積層した構造を有する、いわゆる多層配線基板である。本実施形態の場合、具体的には、エポキシ樹脂をガラスクロスに含浸させてなる絶縁基材により樹脂絶縁層４４が形成され、銅箔または銅めっき層により導体層４５が形成されている。かかる配線基板４１の熱膨張係数は、１３．０ｐｐｍ／℃以上１６．０ｐｐｍ／℃未満となっている。配線基板４１の表面４２には複数の面接続パッド４６が格子状に形成され、各面接続パッド４６上にははんだバンプ４９が形成されている。各面接続パッド４６及び各はんだバンプ４９は、インターポーザ３１側との電気的な接続を図るためのものである。配線基板４１の裏面４３には、図示しないマザーボード側との電気的な接続を図るための複数の面接続パッド４７が格子状に形成されている。なお、マザーボード接続用の面接続パッド４７は、インターポーザ３１接続用の面接続パッド４６よりも広いピッチとなっている。樹脂絶縁層４４にはビアホール導体４８が設けられており、これらのビアホール導体４８を介して、異なる層の導体層４５、面接続パッド４６，４７が相互に電気的に接続されている。また、配線基板４１の表面４２には、インターポーザ３１以外にも、半導体素子やその他の電子部品（いずれも図示略）が実装されている。
図２に示されるように、インターポーザ３１は、ＩＣチップ側インターポーザと呼ばれるべきものであって、１つの基板主面３２（図２では上面）、１つの基板裏面３３（図２では下面）、及び、４つの基板側面３４を有し、略矩形板状をなしている。本実施形態のインターポーザ３１は、絶縁材料（本実施形態ではホウケイ酸ガラス）からなるガラス基板である。なお、インターポーザ３１の大きさは、接続するＩＣチップ２１よりも大きいことが好ましく、本実施形態では縦１５．０ｍｍ×横１５．０ｍｍに設定されている。また、インターポーザ３１の厚さｔ１は、５０μｍ以上５００μｍ以下（本実施形態では１００μｍ）に設定されている。本実施形態において、インターポーザ３１の熱膨張係数は、１５ｐｐｍ／℃未満、具体的には４〜５ｐｐｍ／℃程度となっている。なお、インターポーザ３１の熱膨張係数は、３０℃〜４００℃間の測定値の平均値をいう。
図３に示されるように、インターポーザ３１には、基板主面３２及び基板裏面３３の両方にて開口する複数の貫通孔３５が格子状に形成されている。各貫通孔３５は、平面視円形状をなし、基板主面３２側及び基板裏面３３側のそれぞれに向かうに従って徐々に内径が大きくなる両テーパ状をなしている。なお、本実施形態では、貫通孔３５の基板主面３２側開口における内径Ｄ１が５５μｍに設定され、貫通孔３５の基板裏面３３側開口における内径Ｄ２が６０μｍに設定されている。即ち、貫通孔３５は、内径Ｄ１が内径Ｄ２よりも小さくなっており、内径Ｄ１と内径Ｄ２との差が５μｍに設定されている。さらに、基板主面３２側の内側面３９と基板裏面３３側の内側面４０との接続部における貫通孔３５の内径Ｄ３（即ち、貫通孔３５の最小径）は、３６μｍに設定されている。そして、インターポーザ３１において、基板裏面３３から貫通孔３５が最小径（内径Ｄ３）となる箇所までの高さｈ１は、５３μｍに設定されている。よって、本実施形態では、厚さｔ１（１００μｍ）と高さｈ１との間に、０＜ｈ１＜ｔ１の関係が成立している。また、貫通孔３５の基板主面３２側の内側面３９は、基板主面３２に対して角度α１（本実施形態では７９°）だけ傾斜し、貫通孔３５の基板裏面３３側の内側面４０は、基板裏面３３に対して角度α２（本実施形態では７７°）だけ傾斜している。そして、かかる貫通孔３５内には、銅からなるフィルドビア導体３６が設けられるようになっている。
図１，図２に示されるように、基板主面３２上における複数箇所には、高さ（厚さ）１０μｍのＩＣチップ接続用端子３７が設けられている。ＩＣチップ接続用端子３７は、銅を主体として構成され、各フィルドビア導体３６の基板主面３２側の端面に接触する。各ＩＣチップ接続用端子３７は、ＩＣチップ２１を実装するためのものであり、ＩＣチップ２１側のはんだバンプ２３に電気的に接続されている。また、基板裏面３３上における複数箇所には、高さ（厚さ）１０μｍの基板接続用端子３８が設けられている。基板接続用端子３８は、銅を主体として構成され、各フィルドビア導体３６の基板裏面３３側の端面に接触する。これらの基板接続用端子３８は、基板裏面３３から突出しており、配線基板４１側のはんだバンプ４９に接続されている。
従って、このような構造の半導体パッケージ１１では、インターポーザ３１のフィルドビア導体３６を介して、配線基板４１側とＩＣチップ２１側とが電気的に接続されている。ゆえに、インターポーザ３１を介して、配線基板４１−ＩＣチップ２１間で信号の入出力が行われるとともに、ＩＣチップ２１をＭＰＵとして動作させるための電源が供給されるようになっている。
図１に示されるように、基板主面３２とＩＣチップ２１との隙間には、アンダーフィル材５１が充填されている。その結果、インターポーザ３１とＩＣチップ２１とが、隙間が封止された状態で互いに固定される。なお、本実施形態では、インターポーザ３１とＩＣチップ２１との隙間の大きさが８０μｍとなっている。また、本実施形態のアンダーフィル材５１は、熱膨張係数が２０〜２００ｐｐｍ／℃程度（具体的には２５ｐｐｍ／℃）のエポキシ樹脂からなっている。
ここで、上記構造の半導体パッケージ１１を製造する手順について説明する。
まず、ガラス基板準備工程を行ってインターポーザ３１を従来周知の手法により作製し、あらかじめ準備しておく。即ち、市販の薄ガラス基板（日本電気硝子株式会社製 ＯＡ−１０Ｇ）を用意する。薄ガラス基板は、縦４０ｍｍ×横４０ｍｍ×厚さ０．１ｍｍ（＝１００μｍ）の矩形板状をなしている。なお、薄ガラス基板は、インターポーザ３１となるべき基板形成領域が平面方向に沿って縦横に複数配置された多数個取り用基板である。
そして、ガラス基板準備工程後かつ後述する貫通孔形成工程前に、光吸収層形成工程を行い、インターポーザ３１（多数個取り用基板）の基板裏面３３上に光吸収層である樹脂シート６１（図４〜図６参照）を貼付する。このとき、インターポーザ３１の基板裏面３３側が、樹脂シート６１が有する粘着層に貼り付けられて仮固定される。なお、本実施形態の樹脂シート６１は、耐熱性に優れた樹脂材料（本実施形態ではポリイミド樹脂）からなり、縦４０ｍｍ×横４０ｍｍ×厚さ１５μｍの矩形板状をなしている。
光吸収層形成工程後、樹脂シート６１（基板裏面３３）をステージ７１に向けた状態で、樹脂シート６１が貼付されたインターポーザ３１をステージ７１に支持させる（図５参照）。続く貫通孔形成工程では、レーザー照射装置７２をステージ７１に支持されたインターポーザ３１の基板主面３２に向けた状態で、インターポーザ３１に対してレーザーＬ１（本実施形態では、波長３５５ｎｍのＵＶ−ＹＡＧレーザー）を照射する。具体的には、貫通孔３５の基板主面３２側開口における内径Ｄ１の目標値を５０μｍとし、ビーム径１２μｍ、ピッチ６μｍ、照射回数１２回、パルス幅４０μｓに設定した状態で、レーザーＬ１を照射する。
その結果、基板主面３２及び基板裏面３３にて開口する貫通孔３５が多数個形成される（図６参照）。また、レーザーＬ１が基板主面３２に直接照射されることにより、インターポーザ３１の基板主面３２側へのレーザー光の吸収が促される。その結果、貫通孔３５の基板主面３２側の領域が、基板主面３２側に向かうに従って徐々に内径が大きくなるテーパ状をなすように形成される。さらに、レーザーＬ１の一部が、インターポーザ３１を通過して樹脂シート６１に吸収されることにより、インターポーザ３１の基板裏面３３側へのレーザー光の吸収が促される。その結果、貫通孔３５の基板裏面３３側の領域が、基板裏面３３側に向かうに従って徐々に内径が大きくなるテーパ状をなすように形成される。
なお、本実施形態では、樹脂シート６１の特定波長（波長３５５ｎｍ）における光透過率がほぼ０％である一方、インターポーザ３１の特定波長における光透過率は９０％程度である。即ち、光透過率を基準としたときの樹脂シート６１のレーザー光の吸収量は、光透過率を基準としたときのインターポーザ３１のレーザー光の吸収量よりも大きくなっている。
そして、貫通孔形成工程後、樹脂シート６１を剥離する剥離工程を行う（図３参照）。次に、剥離工程の終了後に洗浄工程を実施し、インターポーザ３１の表面（基板主面３２、基板裏面３３、基板側面３４及び貫通孔３５の内側面３９，４０）を洗浄する。さらに、剥離工程後のビア導体形成工程では、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことにより、貫通孔３５内にフィルドビア導体３６を形成する（図７参照）。なお、ガラスセラミックのグリーンシートを用いてインターポーザ３１を形成する場合には、貫通孔３５を形成した後に、図示しないペースト圧入充填装置を用いて、ビア導体用銅ペーストを各貫通孔３５内に充填する。この後、グリーンシートの乾燥を行い、グリーンシートをある程度固化させる。次に、グリーンシートを脱脂し、さらに所定温度で所定時間焼成を行う。その結果、ガラスセラミック及びペースト中の銅が同時焼結し、複数のフィルドビア導体３６が形成されたインターポーザ３１を得ることができる。
ビア導体形成工程後、各フィルドビア導体３６の基板主面３２側の端面に接触するＩＣチップ接続用端子３７を形成するとともに、各フィルドビア導体３６の基板裏面３３側の端面に接触する基板接続用端子３８を形成する。具体的には、ＩＣチップ接続用端子３７及び基板接続用端子３８を、サブトラクティブ法やセミアディティブ法などといった周知の手法によって形成する。さらに、従来周知の切断装置（レーザー加工機やダイシング装置等）を用いて、多数個取り用基板を、基板形成領域の外形線に沿って切断する。その結果、インターポーザ３１を複数個同時に得ることができる。この時点で、図２に示すインターポーザ３１が完成する。
その後、完成したインターポーザ３１の基板裏面３３にある基板接続用端子３８と、配線基板４１側のはんだバンプ４９とを位置合わせして、配線基板４１上にインターポーザ３１を載置する。そして、加熱して各はんだバンプ４９をリフローすることにより、基板接続用端子３８とはんだバンプ４９とを接合する。
次に、インターポーザ３１の基板主面３２にＩＣチップ２１を載置する。このとき、ＩＣチップ２１側のはんだバンプ２３と、インターポーザ３１側のＩＣチップ接続用端子３７とを位置合わせする。そして、加熱して各はんだバンプ２３をリフローすることにより、ＩＣチップ接続用端子３７とはんだバンプ２３とを接合する。その後、アンダーフィル材５１を用いてインターポーザ３１とＩＣチップ２１との隙間を封止すれば、図１に示す半導体パッケージ１１が完成する。
次に、ガラス基板の評価方法及びその結果を説明する。
まず、測定用サンプルを次のように準備した。本実施形態と同じ条件下で、各工程（光吸収層形成工程、貫通孔形成工程、剥離工程、ビア導体形成工程）を行うことによって得られたガラス基板を準備し、これを実施例２とした。また、基板裏面上に貼付する樹脂シートの厚さを１０μｍ、２５μｍに変更した状態で、各工程を行うことによって得られたガラス基板を準備し、それぞれ実施例１，３とした。さらに、１つの貫通孔を形成する際におけるレーザーＬ１の照射回数（レーザーショット数）を「８回」、「１６回」に変更した状態で、各工程を行うことによって得られたガラス基板を準備し、それぞれ実施例４，５とした。また、基板主面及び基板裏面の両方に樹脂シート（厚さ１５μｍ）を貼付した状態で、各工程を行うことによって得られたガラス基板を準備し、これを実施例６とした。一方、基板主面にも基板裏面にも樹脂シートを貼付していない状態で、各工程を行うことによって得られたガラス基板を準備し、これを比較例１とした。また、基板主面のみに樹脂シート（厚さ１５μｍ）を貼付した状態で、各工程を行うことによって得られたガラス基板を準備し、これを比較例２とした。
次に、各測定用サンプル（実施例１〜６、比較例１，２）に対して、貫通孔の基板主面側開口における内径Ｄ１、貫通孔の基板裏面側開口における内径Ｄ２、基板主面側の内側面と基板裏面側の内側面との接続部における貫通孔の内径Ｄ３（即ち、貫通孔の最小径）を測定した。さらに、ガラス基板において、基板裏面から貫通孔が最小径（内径Ｄ３）となる箇所までの高さｈ１を測定した。
また、各測定用サンプルに対して、断面観察を実施し、フィルドビアめっきの上面及び下面の中央部に生じた凹み部(ビア凹み)の深さを測定することにより、貫通孔内のめっき充填性を評価した。なお、めっき充填性の評価は、３０個のビア導体に対して行った。そして、端面の凹み部の深さが５μｍ未満であれば「◎」と判定し、５μｍ以上１０μｍ未満であれば「○」と判定した。また、凹み部の深さが１０μｍ以上である場合、または、貫通孔を形成できない場合を「×」と判定した。以上の結果を表１に示す。
Figure 2014139963
その結果、比較例１では、加工孔がガラス基板を貫通しなかったため、貫通孔自体を形成できないことが確認された。また、比較例２では、貫通孔は形成されるものの、両テーパ状ではなく、しかも、凹み部の深さが１０μｍ以上であることが確認された。一方、実施例１，３〜６では、凹み部の深さが５μｍ以上１０μｍ未満であることが確認された。特に、実施例２では、凹み部の深さが５μｍ未満であることが確認された。
従って、少なくとも基板裏面上に樹脂シートを形成した状態で貫通孔を形成すれば、深い凹み部が生じにくいため、めっき充填性が良好な貫通孔を得られることが証明された。さらに、樹脂シートの厚さを１５μｍにすれば、凹み部が最も浅くなるため、最もめっき充填性が良好な貫通孔を得られることが証明された。
従って、本実施形態によれば以下の効果を得ることができる。
（１）本実施形態のインターポーザ３１の製造方法では、貫通孔形成工程において基板主面３２に向けてレーザーＬ１を照射すれば、レーザーＬ１が基板裏面３３上に形成された樹脂シート６１に吸収されることにより、インターポーザ３１の基板裏面３３側へのレーザー光の吸収が促される。このため、インターポーザ３１の基板主面３２側の領域が加工されるのと同時に、インターポーザ３１の基板裏面３３側の領域も確実に加工されるようになる。即ち、インターポーザ３１の片側（基板主面３２側）のみからレーザーＬ１を照射するだけで、貫通孔３５における基板主面３２側の領域及び基板裏面３３側の領域の両方を確実にテーパ状に形成できるため、貫通孔３５の製造効率が向上する。ゆえに、両テーパ状をなす貫通孔３５、即ち、めっきの充填によってフィルドビア導体３６を形成する場合に好適な貫通孔３５を、効率良くかつ確実に得ることができる。
（２）本実施形態では、貫通孔３５の形成に用いられるレーザーＬ１として、ＵＶ−ＹＡＧレーザーが用いられている。このＵＶ−ＹＡＧレーザーは、エキシマ―レーザーやピコ秒レーザーのような特殊なレーザーではないため、インターポーザ３１の製造コストを抑えることができる。
（３）本実施形態のＩＣチップ２１はインターポーザ３１の真上に配置される。その結果、ＩＣチップ２１とインターポーザ３１とを電気的に接続する導通経路が最短となる。ゆえに、ＩＣチップ２１に対する電源供給をスムーズに行うことができる。また、ＩＣチップ２１とインターポーザ３１との間で侵入するノイズを極めて小さく抑えることができるため、誤動作等の不具合を生じることもなく高い信頼性を得ることができる。
また、ＩＣチップ２１は、高剛性で熱膨張率が小さいインターポーザ３１によって支持される。よって、インターポーザ３１が変形しにくくなるため、インターポーザ３１に実装されるＩＣチップ２１をより安定的に支持できる。従って、大きな熱応力に起因するＩＣチップ２１のクラックや接続不良を防止することができる。ゆえに、ＩＣチップ２１として、熱膨張差による応力（歪）が大きくなり熱応力の影響が大きく、かつ発熱量が大きく使用時の熱衝撃が厳しい１０ｍｍ各以上の大型のＩＣチップや、脆いとされるＬｏｗ−ｋ（低誘電率）のＩＣチップを用いることができる。
なお、本実施形態を以下のように変更してもよい。
・上記実施形態の光吸収層形成工程では、インターポーザ３１の基板裏面３３上に樹脂シート６１を貼付していたが、インターポーザ３１の基板主面３２上及び基板裏面３３上の両方にそれぞれ樹脂シート６１を貼付するようにしてもよい。
・上記実施形態では、半導体パッケージ１１を構成するインターポーザ３１がガラス基板となっていたが、他の構造物をガラス基板とすることも許容される。例えば、層間絶縁層と導体層とを交互に積層してなるビルドアップ層をコア基板の片面または両面に有するビルドアップ多層配線基板において、コア基板をガラス基板としてもよい。なお、層間絶縁層の形成材料としては、エポキシ樹脂やポリイミド樹脂などを挙げることができる。また、導体層の形成材料としては銅などを挙げることができる。
次に、前述した実施形態によって把握される技術的思想を以下に列挙する。
（１）上記手段１において、前記貫通孔の前記基板主面側の内側面、及び、前記貫通孔の前記基板裏面側の内側面の接続部における前記貫通孔の内径は、前記貫通孔の最小径となっており、前記ガラス基板において、前記基板裏面から前記貫通孔が最小径となる箇所までの高さは、零よりも大きく、かつ、前記ガラス基板の厚さよりも小さく設定されていることを特徴とするガラス基板の製造方法。
（２）上記手段１において、前記貫通孔形成工程後、前記光吸収層を除去する除去工程を行い、前記除去工程後、前記貫通孔内にビア導体を形成するビア導体形成工程を行い、前記ビア導体形成工程後、前記ビア導体の前記基板主面側の端面、及び、前記ビア導体の前記基板裏面側の端面の少なくとも一方に接触する端子を形成する端子形成工程を行うことを特徴とするガラス基板の製造方法。
（３）上記手段１において、前記貫通孔形成工程後、前記光吸収層を除去する除去工程を行い、前記除去工程後、前記貫通孔内にビア導体を形成するビア導体形成工程を行い、前記ビア導体はフィルドビア導体であることを特徴とするガラス基板の製造方法。
（４）上記手段１において、前記貫通孔の前記基板主面側の内側面は、前記基板主面に対して４８°以上傾斜し、前記貫通孔の前記基板裏面側の内側面は、前記基板裏面に対して７６°以上傾斜していることを特徴とするガラス基板の製造方法。
（５）上記手段１のガラス基板と面接続端子を有する半導体素子とを備え、さらに面接続パッドを有する基板を備えることを特徴とする、半導体素子とガラス基板と基板とからなる半導体パッケージ。
３１…ガラス基板としてのインターポーザ
３２…基板主面
３３…基板裏面
３５…貫通孔
３６…ビア導体としてのフィルドビア導体
６１…光吸収層としての樹脂シート
Ｄ１…貫通孔の基板主面側開口における内径
Ｄ２…貫通孔の基板裏面側開口における内径
Ｌ１…レーザー

Claims (6)

  1. 基板主面及び基板裏面を有するガラス基板を準備するガラス基板準備工程と、
    前記ガラス基板準備工程後、前記ガラス基板に対してレーザーを照射することにより、前記基板主面及び前記基板裏面にて開口する貫通孔を形成する貫通孔形成工程と
    を含むガラス基板の製造方法において、
    前記ガラス基板準備工程後かつ前記貫通孔形成工程前に、少なくとも前記基板裏面上に光吸収層を形成する光吸収層形成工程を行い、
    特定波長における反射率、または、前記特定波長における光透過率を基準としたとき、前記光吸収層のレーザー光の吸収量が前記ガラス基板のレーザー光の吸収量よりも大きくなるように設定され、
    前記貫通孔形成工程では、前記基板主面に向けて前記レーザーを照射して前記光吸収層に吸収させることにより、前記貫通孔を、前記基板主面側及び前記基板裏面側のそれぞれに向かうに従って徐々に内径が大きくなるテーパ状をなすように形成する
    ことを特徴とするガラス基板の製造方法。
  2. 前記レーザーはＵＶ−ＹＡＧレーザーであることを特徴とする請求項１に記載のガラス基板の製造方法。
  3. 前記光吸収層は、粘着層を有する樹脂シートであり、
    前記貫通孔形成工程後に、前記樹脂シートを剥離する剥離工程を行う
    ことを特徴とする請求項１または２に記載のガラス基板の製造方法。
  4. 前記樹脂シートはポリイミド樹脂からなることを特徴とする請求項３に記載のガラス基板の製造方法。
  5. 前記剥離工程後、めっきによって前記貫通孔内にビア導体を形成するビア導体形成工程を行い、
    前記ビア導体の前記基板主面側及び前記基板裏面側の端面に生じうる凹み部の深さは１０μｍ未満である
    ことを特徴とする請求項３または４に記載のガラス基板の製造方法。
  6. 前記貫通孔は、前記基板主面側開口における内径と前記基板裏面側開口における内径との差が５μｍ以下に設定されていることを特徴とする請求項１乃至５のいずれか１項に記載のガラス基板の製造方法。
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017077628A (ja) * 2015-10-19 2017-04-27 セイコーエプソン株式会社 液体噴射ヘッド、及び、液体噴射ヘッドの製造方法
JP2018017983A (ja) * 2016-07-29 2018-02-01 株式会社ジャパンディスプレイ 電子機器及びその製造方法
JP2018163986A (ja) * 2017-03-24 2018-10-18 大日本印刷株式会社 貫通電極基板及びその製造方法
JP2018188351A (ja) * 2017-04-28 2018-11-29 Ａｇｃ株式会社 ガラス基板
WO2020017124A1 (ja) * 2018-07-20 2020-01-23 日本電気硝子株式会社 プリント回路板及びその製造方法
WO2020185023A1 (ko) * 2019-03-12 2020-09-17 에스케이씨 주식회사 패키징 기판 및 이의 제조방법
KR20220060557A (ko) * 2019-03-12 2022-05-11 앱솔릭스 인코포레이티드 패키징 기판 및 이를 포함하는 반도체 장치
US11437308B2 (en) 2019-03-29 2022-09-06 Absolics Inc. Packaging glass substrate for semiconductor, a packaging substrate for semiconductor, and a semiconductor apparatus
EP4057324A1 (en) * 2019-03-07 2022-09-14 Absolics Inc. Packaging substrate and semiconductor apparatus comprising same
US11469167B2 (en) 2019-08-23 2022-10-11 Absolics Inc. Packaging substrate having electric power transmitting elements on non-circular core via of core vias and semiconductor device comprising the same
US11967542B2 (en) 2019-03-12 2024-04-23 Absolics Inc. Packaging substrate, and semiconductor device comprising same
US11981501B2 (en) 2019-03-12 2024-05-14 Absolics Inc. Loading cassette for substrate including glass and substrate loading method to which same is applied

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62259686A (ja) * 1986-05-02 1987-11-12 Toshiba Corp レ−ザ光による加工方法
JPH04182093A (ja) * 1990-11-14 1992-06-29 Mitsubishi Electric Corp レーザ加工方法
JPH10338539A (ja) * 1997-06-04 1998-12-22 Nippon Sheet Glass Co Ltd 微細孔を有するガラス基材
JP2000156358A (ja) * 1998-07-29 2000-06-06 Lg Electronics Inc レ―ザ―を用いる透明媒質の加工装置及び加工方法
JP2002344144A (ja) * 2001-03-14 2002-11-29 Toppan Printing Co Ltd 多層配線板の製造方法および多層配線板および表面保護用フィルム
JP2003246638A (ja) * 2002-02-22 2003-09-02 Nippon Sheet Glass Co Ltd ガラス構造物およびその製造方法
JP2004034082A (ja) * 2002-07-03 2004-02-05 Sumitomo Heavy Ind Ltd レーザ貫通加工方法及び装置
JP2009142886A (ja) * 2007-12-18 2009-07-02 Agt:Kk レーザー穴開け加工方法
JP2011210794A (ja) * 2010-03-29 2011-10-20 Sumitomo Bakelite Co Ltd 絶縁基板、絶縁基板の製造方法、プリント配線基板および半導体装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62259686A (ja) * 1986-05-02 1987-11-12 Toshiba Corp レ−ザ光による加工方法
JPH04182093A (ja) * 1990-11-14 1992-06-29 Mitsubishi Electric Corp レーザ加工方法
JPH10338539A (ja) * 1997-06-04 1998-12-22 Nippon Sheet Glass Co Ltd 微細孔を有するガラス基材
JP2000156358A (ja) * 1998-07-29 2000-06-06 Lg Electronics Inc レ―ザ―を用いる透明媒質の加工装置及び加工方法
JP2002344144A (ja) * 2001-03-14 2002-11-29 Toppan Printing Co Ltd 多層配線板の製造方法および多層配線板および表面保護用フィルム
JP2003246638A (ja) * 2002-02-22 2003-09-02 Nippon Sheet Glass Co Ltd ガラス構造物およびその製造方法
JP2004034082A (ja) * 2002-07-03 2004-02-05 Sumitomo Heavy Ind Ltd レーザ貫通加工方法及び装置
JP2009142886A (ja) * 2007-12-18 2009-07-02 Agt:Kk レーザー穴開け加工方法
JP2011210794A (ja) * 2010-03-29 2011-10-20 Sumitomo Bakelite Co Ltd 絶縁基板、絶縁基板の製造方法、プリント配線基板および半導体装置

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017077628A (ja) * 2015-10-19 2017-04-27 セイコーエプソン株式会社 液体噴射ヘッド、及び、液体噴射ヘッドの製造方法
JP2018017983A (ja) * 2016-07-29 2018-02-01 株式会社ジャパンディスプレイ 電子機器及びその製造方法
JP2018163986A (ja) * 2017-03-24 2018-10-18 大日本印刷株式会社 貫通電極基板及びその製造方法
JP7022365B2 (ja) 2017-03-24 2022-02-18 大日本印刷株式会社 貫通電極基板及びその製造方法
JP2018188351A (ja) * 2017-04-28 2018-11-29 Ａｇｃ株式会社 ガラス基板
JP7210898B2 (ja) 2017-04-28 2023-01-24 Ａｇｃ株式会社 ガラス基板
WO2020017124A1 (ja) * 2018-07-20 2020-01-23 日本電気硝子株式会社 プリント回路板及びその製造方法
EP4057324A1 (en) * 2019-03-07 2022-09-14 Absolics Inc. Packaging substrate and semiconductor apparatus comprising same
KR102537004B1 (ko) 2019-03-12 2023-05-26 앱솔릭스 인코포레이티드 패키징 기판 및 이의 제조방법
KR102622608B1 (ko) 2019-03-12 2024-01-08 앱솔릭스 인코포레이티드 패키징 기판 및 이의 제조방법
US11981501B2 (en) 2019-03-12 2024-05-14 Absolics Inc. Loading cassette for substrate including glass and substrate loading method to which same is applied
JP2022523898A (ja) * 2019-03-12 2022-04-27 アブソリックス インコーポレイテッド パッケージング基板及びその製造方法
US11967542B2 (en) 2019-03-12 2024-04-23 Absolics Inc. Packaging substrate, and semiconductor device comprising same
KR20210071075A (ko) * 2019-03-12 2021-06-15 에스케이씨 주식회사 패키징 기판 및 이의 제조방법
US11652039B2 (en) 2019-03-12 2023-05-16 Absolics Inc. Packaging substrate with core layer and cavity structure and semiconductor device comprising the same
WO2020185023A1 (ko) * 2019-03-12 2020-09-17 에스케이씨 주식회사 패키징 기판 및 이의 제조방법
KR20230074611A (ko) * 2019-03-12 2023-05-30 앱솔릭스 인코포레이티드 패키징 기판 및 이의 제조방법
KR102653023B1 (ko) * 2019-03-12 2024-03-28 앱솔릭스 인코포레이티드 패키징 기판 및 이를 포함하는 반도체 장치
KR20220060557A (ko) * 2019-03-12 2022-05-11 앱솔릭스 인코포레이티드 패키징 기판 및 이를 포함하는 반도체 장치
US11437308B2 (en) 2019-03-29 2022-09-06 Absolics Inc. Packaging glass substrate for semiconductor, a packaging substrate for semiconductor, and a semiconductor apparatus
US11728259B2 (en) 2019-08-23 2023-08-15 Absolics Inc. Packaging substrate having electric power transmitting elements on non-circular core via of core vias and semiconductor device comprising the same
US11469167B2 (en) 2019-08-23 2022-10-11 Absolics Inc. Packaging substrate having electric power transmitting elements on non-circular core via of core vias and semiconductor device comprising the same

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