JP2014179430A - 半導体素子搭載用多層プリント配線板 - Google Patents

Abstract

【課題】半田パッドの厚みの過度の減少を防止して半導体素子の接続信頼性を向上させることにある。
【解決手段】コア基板の両面に層間樹脂絶縁層と導体回路層とを交互に積層した多層プリント配線板であって、その多層プリント配線板の一方の面であるフロント面側の最外層の導体回路層が半導体素子の接続のための半田パッドを具え、その半導体素子の接続のための半田パッドがその上に半田バンプを具え、その多層プリント配線板の他方の面であるバック面側の最外層の導体回路層が他のプリント配線板への接続のための半田パッドを具える半導体素子搭載用多層プリント配線板において、前記フロント面側の最外層の導体回路層の厚みと、前記バック面側の最外層の導体回路層の厚みとを、前記コア基板の表面の導体回路層および前記層間樹脂絶縁層の間の導体回路層よりも厚くしたことを特徴とする半導体素子搭載用多層プリント配線板である。
【選択図】図１

Description

この発明は、半導体素子の搭載用の多層プリント配線板に関し、特には半導体素子の接続信頼性を向上させる多層プリント配線板に関するものである。

多層プリント配線板に半導体素子を搭載する場合には、パッケージ基板としての多層プリント配線板の一方の面であるフロント面の延在方向中央部に第１の半導体素子（例えばＣＰＵチップ）を直接搭載し、その第１の半導体素子を覆うように多層プリント配線板の上記フロント面上に、第２の半導体素子（例えばメモリチップ）を搭載した、上記第１の半導体素子よりも大きいパッケージ基板としての第２のプリント配線板を搭載する、いわゆるパッケージ・オン・パッケージ（ＰｏＰ）型とする場合がある。

そしてこのＰｏＰ型プリント配線板では、多層プリント配線板の上記フロント面上の導体回路を、そのフロント面の中央部に設けた半田パッド上の第１の半田バンプで第１の半導体素子に接続するとともに、その中央部の半田パッドの周囲に設けた半田パッド上の、第１の半田バンプよりも高さが高い第２の半田バンプで第２のプリント配線板にも接続し、さらに、多層プリント配線板の他方の面であるバック面上の導体回路を、そのバック面にグリッド状に設けた半田パッド上の半田ボール（ＢＧＡ）で、例えばマザーボード等に接続する場合があり（例えば特許文献１参照）、それらの接続は通常、先端部が略半球状をなす半田バンプを加熱によりリフローさせて行う。

特開２００８−１７７５０３号公報

ところで、上記の如き接続構造を採る場合には、多層プリント配線板の導体回路を第１の半田バンプで第１の半導体素子に接続する際と、多層プリント配線板の導体回路を第２の半田バンプで第２のプリント配線板に接続する際と、多層プリント配線板の導体回路を半田バンプでマザーボード等に接続する際とにそれぞれリフローを実施し、さらには、半田パッド上で半田ボールあるいは半田ペーストを溶かして半球状の半田バンプを形成する際にもリフローを実施することになる。

しかしながら、このように複数回のリフローを実施すると、図４にリフローを試験的に１１回実施した後の半田バンプとその直下の半田パッドとを示し、図５に図４の半田バンプと半田パッドとの境界部分を拡大して示すと共に、図６に図４の半田バンプとその直下の半田パッドとの境界部分の形状を図示するように、半田パッドを形成している銅と半田バンプを形成しているスズ等との境界で高温により合金化が生じて、半田バンプの直下の半田パッド表面の銅が消失してしまうことが判明し、これにより半田パッドの厚みが過度に減少した状態では、ヒートサイクルや衝撃を受けるとその半田パッドの薄い部分が層間樹脂絶縁層から剥離し易いため、半導体素子の接続信頼性が低下するという問題があった。

また、基板の半導体素子実装側の面であるフロント面の銅が減少することで基板両面の強度バランスが変化して、多層プリント配線板にフロント面が凹む方向の反りが生じ、半田バンプ同士が接近してショートが発生し易くなり、この点でも半導体素子の接続信頼性が低下するという問題があった。

この発明は、複数回のリフローを実施するような半導体素子搭載用多層プリント配線板における上記課題を有利に解決することを目的とするものであり、この発明の半導体素子搭載用多層プリント配線板は、
コア基板の両面に層間樹脂絶縁層と導体回路層とを交互に積層した多層プリント配線板であって、その多層プリント配線板の一方の面であるフロント面側の最外層の導体回路層が半導体素子の接続のための半田パッドを具え、その半導体素子の接続のための半田パッドがその上に半田バンプを具え、その多層プリント配線板の他方の面であるバック面側の最外層の導体回路層が他のプリント配線板への接続のための半田パッドを具える半導体素子搭載用多層プリント配線板において、
前記フロント面側の最外層の導体回路層の厚みと、前記バック面側の最外層の導体回路層の厚みとを、前記コア基板の表面の導体回路層および前記層間樹脂絶縁層の間の導体回路層よりも厚くしたことを特徴とするものである。

かかる半導体素子搭載用プリント配線板によれば、フロント面側の半導体素子の接続のための半田パッドを具える最外層の導体回路層の厚みおよびバック面側の他のプリント配線板への接続のための半田パッドを具える最外層の導体回路層の厚みが、コア基板の表面の導体回路層および層間樹脂絶縁層の間の導体回路層の厚みよりも大となるため、複数回のリフローの実施によって、半導体素子の接続のための半田パッドや他のプリント配線板への接続のための半田パッドの表面の銅が合金化して消失しても、それらの半田パッドの厚みが過度に減少することがないので、ヒートサイクルや衝撃を受けても半田パッドが層間樹脂絶縁層から剥離しにくくなり、これにより半導体素子の接続信頼性を向上させることができる。

なお、この発明の半導体素子搭載用プリント配線板においては好ましくは、フロント面側の最外層の導体回路層の厚み＞バック面側の最外層の導体回路層の厚み＞コア基板の表面の導体回路層および層間樹脂絶縁層の間の導体回路層の厚みの関係を満たすものとする。導体回路層の厚みをこのような関係にすれば、リフロー実施の際の高温時に、フロント面側の半導体素子の接続のための厚い半田パッドの、一般に樹脂よりも熱膨張率が高い銅がプリント板の延在方向に膨張するため、当該プリント配線板に半導体素子実装側の面であるフロント面が凸になる方向の反りが生じ、半田バンプ同士が離間してショートが発生しにくくなり、半導体素子の接続信頼性をさらに向上させることができる。

また、この発明の半導体素子搭載用多層プリント配線板においては好ましくは、フロント面側の最外層の導体回路層の厚み＞バック面側の最外層の導体回路層の厚み＞コア基板の表面の導体回路層および層間樹脂絶縁層の間の導体回路層の厚みの関係を満たすとともに、フロント面側の最外層の導体回路層の厚みが９〜１８μｍ、バック面側の最外層の導体回路層の厚みが７〜１６μｍ、コア基板の表面の導体回路層および層間樹脂絶縁層の間の導体回路層の厚みが５〜１０μｍであるものとする。このようにすれば、半導体素子の接続のための半田パッドを具えるフロント面側の最外層の導体回路層の厚み＞他のプリント配線板への接続のための半田パッドを具えるバック面側の最外層の導体回路層の厚み＞コア基板の表面の導体回路層および層間樹脂絶縁層の間の導体回路層の厚みという条件を達成しつつ、多層プリント配線板を充分に薄く構成することができる。

さらに、この発明の半導体素子搭載用多層プリント配線板においては好ましくは、フロント面側の最外層の導体回路層が具える、半導体素子の接続のための半田パッドの、半田バンプの下での厚みが４μｍ以上あるものとする。このようにすれば、半田バンプの下の半田パッドの厚みが過度に減少していないので、ヒートサイクルや衝撃を受けても半田パッドが層間樹脂絶縁層から剥離しにくくなり、これにより半導体素子の接続信頼性を向上させることができる。

そして、この発明の半導体素子搭載用多層プリント配線板においては好ましくは、フロント面側の最外層の導体回路層が具える半田パッドのうち、半田バンプとの接続部分の厚みａと非接続部分の厚みｂとの比がｂ／ａ＞２．０であるという構成、および／もしくは、バック面側の最外層の導体回路層が具える半田パッドの、半田バンプの下での厚みが４μｍ以上あるという構成、および／もしくは、バック面側の最外層の導体回路層が具える半田パッドのうち、半田バンプとの接続部分の厚みａ１と非接続部分の厚みｂ１との比がｂ１／ａ１＞１．５であるという構成、および／もしくは、多層プリント配線板の総厚みが２００〜４００μｍであるという構成、および／もしくは、コア基板の厚みが５０〜２５０μｍであるという構成を具えている。

本発明の一実施形態の半導体素子搭載用多層プリント配線板を示す断面図である。 （ａ）〜（ｃ）は、上記実施形態の半導体素子搭載用多層プリント配線板を製造するための各工程を模式的に示す断面図である。 （ａ），（ｂ）は、上記実施形態の半導体素子搭載用多層プリント配線板を製造するための各工程を模式的に示す断面図である。 従来の半導体素子搭載用多層プリント配線板に対しリフローを試験的に１１回実施した結果の半田バンプおよびその直下の半田パッドの断面を拡大して示す電子顕微鏡写真である。 図４に示す半田バンプと半田パッドとの境界部分を拡大して示す電子顕微鏡写真である。 図４に示す半田バンプとその直下の半田パッドとの境界部分の形状を示す説明図である。

以下に、本発明の一実施形態の半導体素子搭載用多層プリント配線板について図面を参照して詳細に説明する。ここに、図１は、本発明の一実施形態の半導体素子搭載用多層プリント配線板１０を示す断面図である。

本実施形態の半導体素子搭載用多層プリント配線板１０は単層のコア基板２０を具え、このコア基板２０は、絶縁基板２２と、その絶縁基板２２の両面上に形成された導体回路層２４とを有しており、このコア基板２０の、図１では上向きの面である第１面（上面）の導体回路層２４と、図１では下向きの面である第２面（下面）の導体回路層２４とは、スルーホール導体２６を介して接続されている。

また、コア基板２０の中央部には貫通孔２８が形成され、その貫通孔２８内には電子回路部品としてのチップ型の積層セラミックコンデンサ（ＭＬＣＣ）３０が収容されており、このＭＬＣＣ３０はその両端部に、コ字状の電極３２を有している。

コア基板２０の両面の導体回路層２４上には、層間樹脂絶縁層４０と、導体回路層４２と、層間樹脂絶縁層５０と、導体回路層５２とが順次に積層されており、導体回路層４２と導体回路層２４との間は、層間樹脂絶縁層４０を貫通するビア導体４４を介して電気的に接続され、また、導体回路層５２と導体回路層４２との間は、層間樹脂絶縁層５０を貫通するビア導体５４を介して電気的に接続されている。さらに、コア基板２０の第１面側の導体回路層４２と、この半導体素子搭載用多層プリント配線板１０内に埋設された上記ＭＬＣＣ３０の両端部の電極３２との間も、層間樹脂絶縁層４０を貫通するビア導体４４を介して電気的に接続されている。

この半導体素子搭載用多層プリント配線板１０のフロント側となる、コア基板２０の第１面側の最外層の導体回路層５２は、第１半田パッド５６および第２半田パッド５８を有し、最外層の層間樹脂絶縁層５０とビア導体５４と第１半田パッド５６と第２半田パッド５８との上にはソルダーレジスト層７０が形成されており、また、この半導体素子搭載用多層プリント配線板１０のバック側となる、コア基板２０の第２面側の最外層の導体回路層５２は、第３半田パッド６０を有し、最外層の層間樹脂絶縁層５０とビア導体５４と第３半田パッド６０との上にもソルダーレジスト層７０が形成されている。

半導体素子搭載用多層プリント配線板１０のフロント側であるコア基板２０の第１面側のソルダーレジスト層７０は、第１半田パッド５６と第２半田パッド５８とをそれぞれ部分的に露出させる第１開口部７２および第２開口部７４を有し、半導体素子搭載用多層プリント配線板１０のフロント側の面の中央部の第１半田パッド５６上には、上記第１開口部７２を介して第１半田バンプ８０Ｕが形成されており、また、そのフロント側の面の周辺部の第２半田パッド５８上には、上記第２開口部７４を介して、第１半田バンプ８０Ｕよりも高さが高い第２半田バンプ８０Ｓが形成されている。一方、半導体素子搭載用多層プリント配線板１０のバック側であるコア基板２０の第２面側のソルダーレジスト層７０は、第３半田パッド６０を部分的に露出させる第３開口部７６を有している。

かかる構成を具えるこの半導体素子搭載用多層プリント配線板１０においては、フロント側の中央部に、半導体素子として例えばＣＰＵチップが直接搭載され、そのＩＣチップの接続端子が、第１半田バンプ８０Ｕにリフロー接続される。また、フロント側には、そのＣＰＵチップを覆うように、あらかじめ第２の半導体素子として例えばメモリチップを装着したパッケージ基板としての、上記ＣＰＵチップより大きいプリント基板が搭載され、そのパッケージ基板の接続端子が、第１半田バンプ８０Ｕよりも高さが高い第２半田バンプ８０Ｓにリフロー接続される。

バック側の第３半田パッド６０上には、上記第３開口部７６を介して例えばＢＧＡ等を構成する半田バンプが形成され、その半田バンプを例えばマザーボード等の他のプリント基板上の半田パッドにリフロー接続されて、この半導体素子搭載用多層プリント配線板１０が他のプリント配線板に搭載される。

しかして、この実施形態の半導体素子搭載用多層プリント配線板１０においては、フロント側の、上記ＣＰＵチップの接続のための第１半田パッド５６および上記メモリチップの接続のための第２半田パッド５８を具える最外層の導体回路層５２の厚みと、バック側の、他のプリント配線板への接続のための第３半田パッド６０を具える最外層の導体回路層５２の厚みとが、コア基板２０の表面の導体回路層２４および層間樹脂絶縁層４０，５０の間の導体回路層４２よりも厚くされるとともに、フロント側の、上記ＣＰＵチップの接続のための第１半田パッド５６および上記メモリチップの接続のための第２半田パッド５８を具える最外層の導体回路層５２の厚みが、バック側の、上記他のプリント配線板への接続のための第３半田パッド６０を具える最外層の導体回路層５２の厚みよりも厚くされている。

これにより、この半導体素子搭載用多層プリント配線板１０によれば、導体回路層の厚みが、フロント側の半導体素子の接続のための第１半田パッド５６および第２半田パッド５８を具える導体回路層５２の厚み＞バック側の他のプリント配線板への接続のための第３半田パッド６０を具える導体回路層５２の厚み＞コア基板２０の表面の導体回路層２４および層間樹脂絶縁層４０，５０の間の導体回路層４２の厚みという関係になる。

このため、上述の如き複数回のリフローの実施によって、半導体素子の接続のための半田パッド５６，５８の表面の銅が合金化して消失しても、その半田パッド５６，５８の厚みが過度に減少することがないので、ヒートサイクルや衝撃を受けても半田パッド５６，５８が層間樹脂絶縁層５０から剥離しにくくなるため半導体素子の接続信頼性を向上させることができる。

しかも、リフロー実施の際の高温時に、半導体素子の接続のための厚い半田パッド５６，５８の、樹脂中にガラスクロスや無機フィラーが含まれているため熱膨張率が低い絶縁基板２２や層間樹脂絶縁層５０よりも熱膨張率が高い銅がプリント配線板１０の延在方向に膨張するため、当該プリント配線板１０に半導体素子実装側の第１面（図１では上面）が凸になる方向の反りが生じ、半田バンプ同士が離間してショートが発生しにくくなり、この点でも半導体素子の接続信頼性を向上させることができる。

なお、この実施形態の半導体素子搭載用多層プリント配線板１０においては、フロント面側の最外層の導体回路層が具える半田パッド５６，５８のそれぞれの全体のうち、半田バンプ８０Ｓ，８０Ｕとの接続部分の厚みａと非接続部分の厚みｂとの比がｂ／ａ＞２．０であるという構成と、バック面側の最外層の導体回路層が具える半田パッド６０の、半田バンプの下での厚みが４μｍ以上あるという構成と、バック面側の最外層の導体回路層が具える半田パッド６０のそれぞれの全体のうち、半田バンプとの接続部分の厚みａ１と非接続部分の厚みｂ１との比がｂ１／ａ１＞１．５であるという構成と、多層プリント配線板１０の総厚みが２００〜４００μｍであるという構成と、コア基板２０の厚みが５０〜２５０μｍであるという構成との少なくとも一つを具えている。これにより、上述した効果を達成しつつ、多層プリント配線板１０を充分に薄く構成することができる。

次に、上記実施形態の半導体素子搭載用多層プリント配線板１０を製造するための方法の例について、図２および図３を参照して説明する。
（１）先ず、コア基板２０を形成する。ここでは厚さ６０〜２００μｍのガラスクロス含浸エポキシ樹脂（ガラスエポキシ樹脂）からなる絶縁基板２２の両面に３〜１５μｍの銅箔がラミネートされている銅張積層板を用いる。

（２）この銅張積層板にレーザ加工によりスルーホール用貫通孔を形成した後、銅張積層板の表層にパラジウムなどの触媒を付与し、銅張積層板を無電解めっき液に５〜６０分間浸漬することにより、１〜２μｍの範囲の厚さで銅張積層板の両面およびスルーホール用貫通孔内壁に無電解めっき膜を設ける。
（３）次に、銅張積層板の両面に、前述したＭＬＣＣ３０の輪郭に対応する中央部の矩形パターンを含む所定パターンのめっきレジストを形成する。
（４）次いで電解めっき処理により、めっきレジストの非形成部に電解めっき膜を形成するとともに、スルーホール用貫通孔内に電解めっきを充填する。

（５）めっきレジストを剥離し、めっきレジスト下のめっき膜および銅箔をエッチングにより除去して、絶縁基板２２の両面に導体回路層２４を形成するとともに、スルーホール用貫通孔内に、絶縁基板２２の両面の導体回路層２４を電気的に接続するスルーホール導体２６を形成し、さらに絶縁基板２２の両面中央部に、導体回路層２４の非形成領域を設ける。
（６）次いで絶縁基板２２の上記導体回路層非形成領域に、ＭＬＣＣ３０の輪郭に対応する経路に沿ってレーザ加工を施すことにより貫通孔２８を形成する（図２（ａ）参照）。
（７）この貫通孔２８内にＭＬＣＣ３０を収容し、そのＭＬＣＣ３０と貫通孔２８との隙間に層間絶縁層用樹脂材を充填してＭＬＣＣ３０を絶縁基板２２に固着し、コア基板２０を形成する（図２（ｂ）参照）。

（８）コア基板２０の両面上に、厚み３〜１５μｍの銅箔が片面に貼られた厚み２０〜５０μｍのガラスエポキシ樹脂からなる層間樹脂絶縁層用樹脂材を、その銅箔側を外側に向けて、温度３０〜２００℃まで昇温しながら真空圧着ラミネートし、層間樹脂絶縁層４０を設ける。
（９）次いでＣＯ_２ガスレーザにて、銅箔および層間樹脂絶縁層４０にビア用開口部を設ける。
（１０）層間樹脂絶縁層４０の表層にパラジウムなどの触媒を付与し、コア基板２０を無電解めっき液に５〜６０分間浸漬することにより、１〜２μｍの範囲の厚みでコア基板２０の両面に無電解めっき膜を設ける。

（１１）上記処理を終えたコア基板２０に、市販の感光性ドライフィルムを貼り付け、その上にフォトマスクフィルムを載置して感光性ドライフィルムを露光させた後、炭酸ナトリウムで現像処理し、所定パターンを持つめっきレジストを設ける。
（１２）次いで電解めっき処理により、めっきレジスト開口部に電解めっき膜を形成する。

（１３）めっきレジストを剥離除去した後、そのめっきレジスト下の無電解めっき膜と銅箔とをエッチングにて溶解除去して、銅箔と無電解めっき膜と電解めっき膜とからなる厚み５〜１０μｍの導体回路層４２と、その導体回路層４２とコア基板２０の導体回路層２４とを電気的に接続するビア導体４４と、その導体回路層４２とＭＬＣＣ３０の両端部の電極３２とを電気的に接続するビア導体４４とを形成する（図２（ｃ）参照）。

（１４）次に、上記（８），（９）と同様にして、銅箔を有する層間樹脂絶縁層５０を形成し、上記（１０）と同様にして、その層間樹脂絶縁層５０上に電解めっき用電極となる無電解めっき膜を形成する。次いで上記（１１）と同様にして、所定パターンを持つめっきレジストを形成し、上記（１３）と同様にして、そのめっきレジストの開口部の銅箔上に無電解めっき膜と電解めっき膜とを設ける。ただし、フロント面側に接続する通電用クランプから流す電流値の方が、バック面側に接続する通電用クランプから流す電流値より大きい。この結果、フロント面側に電解めっきで形成される導体層の厚みは、バック面側に電解めっきで形成される導体層より厚く形成される。

（１５）上記（１３）と同様にして、めっきレジストを剥離除去した後、そのめっきレジスト下の銅箔と無電解めっき膜とをエッチングにて溶解除去する。これにより、図では上向きの第１面側に、銅箔と無電解めっき膜と電解めっき膜とからなる厚み９〜１５μｍの最外層の導体回路層５２と、その最外層の導体回路層５２と層間樹脂絶縁層４０，５０間の導体回路層４０とを電気的に接続するビア導体５４とを形成するとともに、図では下向きの第２面側に、銅箔と無電解めっき膜と電解めっき膜とからなる厚み７〜１３μｍの最外層の導体回路層５２と、その最外層の導体回路層５２と層間樹脂絶縁層４０，５０間の導体回路層４０とを電気的に接続するビア導体５４とを形成する。

ここで、図では上向きの第１面（上面）側の最外層の導体回路層５２は、半導体素子の直接搭載のための第１半田パッド５６および、半導体素子を搭載したパッケージ基板の搭載のための第２半田パッド５８を有しており、第２半田パッド５８は、第１半田パッド５６よりも大きな直径のものとする。また、図では下向きの第２面（下面）側の最外層の導体回路層５２は、他のプリント配線板への接続のための第３半田パッド６０を有している（図３（ａ）参照）。

（１６）次に、上記工程を経たコア基板２０の第１面（上面）側の最外層の層間樹脂絶縁層５０および最外層の導体回路層５２上に、厚み３５μｍのソルダーレジスト層７０を塗布または貼り付けにより形成し、このソルダーレジスト層７０に露光・現像により、第１半田パッド５６を露出させる第１開口部７２と、第２半田パッド５８を露出させる第２開口部７４とを設ける。また、このコア基板２０の第２面（下面）側の最外層の層間樹脂絶縁層５０および最外層の導体回路層５２上に、厚み３５μｍのソルダーレジスト層７０を塗布または貼り付けにより形成し、このソルダーレジスト層７０に露光・現像により、第３パッド６０を露出させる第３開口部７６を設ける（図３（ｂ）参照）。

（１７）次いで、第１開口部７２内に露出する第１半田パッド５６、第２開口部７４内に露出する第２半田パッド５８および第３開口部７６内に露出する第３半田パッド６０上にそれぞれ、厚み５μｍのニッケルめっき層を形成し、さらに、各ニッケルめっき層上に、厚み０．０３μｍの金めっき層を形成する。あるいは、厚み５μｍのニッケルめっき層を形成し、さらに各ニッケルめっき層上に、厚み０．０６μｍのパラジウムめっき層を形成し、さらに厚み０．０３μｍの金めっき層を形成してもよい。または、OSP（Organic Solderability Preservative）膜が形成されてもよい。

（１８）その後、先ず、第１開口部７２に対応する通孔を有する平板状の半田ボール搭載用マスクを用い、第１面（上面）側の第１開口部７２に小径の半田ボールを搭載する。この半田ボールに代えて、印刷で半田材料を搭載しても良い。さらにそれぞれの開口部に対応する通孔を有する平板状の半田ボール搭載用マスクを用いて、第１面（上面）側の第２開口部７４に大径の半田ボールを搭載する。ここで、小径の半田ボール（または印刷による半田材料）と、大径の半田ボールとは各々同一組成の半田材料、例えばＳｎ／Ａｇ／Ｃｕ＝９６．５／３．０／０．５の成分比率の半田材料とする。従って、これらの半田ボールの溶融温度も互いに等しい。

（１９）その後、リフローにより一括して、第１面（上面）側の第１開口部７２に第１半田バンプ８０Ｕを、また第２開口部７４に第２半田バンプ８０Ｓをそれぞれ形成する。ここで、第１半田バンプ８０Ｕおよび第２半田バンプ８０Ｓは各々、リフロー時の半田材料の表面張力により先端部を略半球状に形成するが、小径の半田ボールのみは、このリフロー時に、例えば第１面（上面）側のソルダーレジスト層７０の中央部を覆う図示しない金型に形成した、小径の半田ボールを収容する下向き凹部内でその半田ボールをリフローさせて先端部が略半球状の第１半田バンプ８０Ｕを形成するとともに、その下向き凹部の底面でさらにその第１半田バンプ８０Ｕの略半球状の先端部に平坦面を形成するか、または、このリフロー後に、例えば第１面（上面）側のソルダーレジスト層７０の中央部のみを覆う図示しない平板を第１面（上面）と平行に維持したまま第１バンプ７６Ｕに押し付けることで、その略半球状の先端部に平坦面を形成する。

これにより、内部にＭＬＣＣ３０を埋設されるとともに、第１面（上面）側の第１開口部７２に第１半田バンプ８０Ｕを、また第２開口部７４に第２半田バンプ８０Ｓをそれぞれ有する、上記実施形態の半導体素子搭載用多層プリント配線板１０を製造する（図１参照）。

次に、上記実施形態の半導体素子搭載用多層プリント配線板１０の実施例について、比較例と対比して説明する。以下の表１は、上記半導体素子搭載用多層プリント配線板１０の実施例１〜３と、それらの実施例よりも導体回路層の厚みを厚くした比較例１とを作成し、それら実施例および比較例についてリフローを繰り返し行った結果を示している。ここに、層Ａはフロント面側の最外層の導体回路層５２、層Ｂはバック面側の最外層の導体回路層５２、層Ｃは層間樹脂絶縁層４０，５０間の導体回路層４２、層Ｄはコア基板２０の表面の導体回路層２４、層Ｅは層Ａのうち第１半田バンプ８０Ｕの下の導体層であり、厚みの単位はμｍである。

上記のリフローテストの結果、実施例１〜３では何れも、パッド剥離も基板反りも生じなかったが、比較例１では、パッド剥離も基板反りも生じた。これにより、第１半田バンプ８０Ｕの下の導体層Ｅが薄くなり過ぎるとパッド剥離や基板反りが発生するということが確認された。

以上、図示例に基づき説明したが、この発明の半導体素子搭載用多層プリント配線板は上述の例に限定されるものでなく、特許請求の範囲の記載の範囲内で適宜変更し得るものであり、例えば上記実施形態では絶縁基板２２および層間樹脂絶縁層４０，５０に何れもガラスエポキシ樹脂からなるものを用いたが、それらの何れか一方もしくは両方は、ガラスクロスに含浸させない通常のエポキシ樹脂からなるものを用いてもよい。また、上記製造方法では記載を省略したが、コア基板や層間樹脂絶縁層や導体回路層の表面には適宜粗化処理を施してもよい。さらに、この発明の半導体素子搭載用多層プリント配線板は、第２面（下面）側の第３開口部７６にも半田バンプを有していてもよい。

さらに、上記実施形態では内部にＭＬＣＣ３０が埋設されているが、このＭＬＣＣ３０以外の電子回路部品が埋設されていてもよく、あるいは電子回路部品が埋設されていなくてもよい。また、この発明の半導体素子搭載用多層プリント配線板に搭載する半導体素子は、ＣＰＵ（中央処理ユニット）チップやメモリチップに限定されず、他の種類の半導体素子としてもよい。

かくして本発明の半導体素子搭載用多層プリント配線板によれば、フロント面側の半導体素子の接続のための半田パッドを具える最外層の導体回路層の厚みおよびバック面側の他のプリント配線板への接続のための半田パッドを具える最外層の導体回路層の厚みが、コア基板の表面の導体回路層および層間樹脂絶縁層の間の導体回路層の厚みよりも大となるため、複数回のリフローの実施によって、半導体素子の接続のための半田パッドや他のプリント配線板への接続のための半田パッドの表面の銅が合金化して消失しても、それらの半田パッドの厚みが過度に減少することがないので、ヒートサイクルや衝撃を受けても半田パッドが層間樹脂絶縁層から剥離しにくくなり、これにより半導体素子の接続信頼性を向上させることができる。

１０ 半導体素子搭載用多層プリント配線板
２０ コア基板
２２ 絶縁基板
２４ 導体回路層
２６ スルーホール導体
３０ 積層セラミックコンデンサ（ＭＬＣＣ）
３２ 電極
４０ 層間樹脂絶縁層
４２ 導体回路層
４４ ビア導体
５０ 層間樹脂絶縁層
５２ 導体回路層
５４ ビア導体
５６ 第１半田パッド
５８ 第２半田パッド
６０ 第３半田パッド
７０ ソルダーレジスト層
７２ 第１開口部
７４ 第２開口部
７６ 第３開口部
８０Ｕ 第１半田バンプ
８０Ｓ 第２半田バンプ

Claims (9)

1. コア基板の両面に層間樹脂絶縁層と導体回路層とを交互に積層した多層プリント配線板であって、その多層プリント配線板の一方の面であるフロント面側の最外層の導体回路層が半導体素子の接続のための半田パッドを具え、その半導体素子の接続のための半田パッドがその上に半田バンプを具え、その多層プリント配線板の他方の面であるバック面側の最外層の導体回路層が他のプリント配線板への接続のための半田パッドを具える半導体素子搭載用多層プリント配線板において、
   前記フロント面側の最外層の導体回路層の厚みと、前記バック面側の最外層の導体回路層の厚みとを、前記コア基板の表面の導体回路層および前記層間樹脂絶縁層の間の導体回路層よりも厚くしたことを特徴とする半導体素子搭載用多層プリント配線板。
2. フロント面側の最外層の導体回路層の厚み＞バック面側の最外層の導体回路層の厚み＞コア基板の表面の導体回路層および層間樹脂絶縁層の間の導体回路層の厚みの関係を満たすことを特徴とする、請求項１記載の半導体素子搭載用多層プリント配線板。
3. フロント面側の最外層の導体回路層の厚みが９〜１８μｍ、バック面側の最外層の導体回路層の厚みが７〜１６μｍ、コア基板の表面の導体回路層および層間樹脂絶縁層の間の導体回路層の厚みが５〜１０μｍであることを特徴とする、請求項２記載の半導体素子搭載用多層プリント配線板。
4. フロント面側の最外層の導体回路層が具える、半導体素子の接続のための半田パッドの、半田バンプの下での厚みが４μｍ以上あることを特徴とする、請求項１から３までの何れか１項記載の半導体素子搭載用多層プリント配線板。
5. フロント面側の最外層の導体回路層が具える半田パッドのうち、半田バンプとの接続部分の厚みａと非接続部分の厚みｂとの比がｂ／ａ＞２．０であることを特徴とする、請求項１から４までの何れか１項記載の半導体素子搭載用多層プリント配線板。
6. バック面側の最外層の導体回路層が具える半田パッドの、半田バンプの下での厚みが４μｍ以上あることを特徴とする、請求項１から５までの何れか１項記載の半導体素子搭載用多層プリント配線板。
7. バック面側の最外層の導体回路層が具える半田パッドのうち、半田バンプとの接続部分の厚みａ１と非接続部分の厚みｂ１との比がｂ１／ａ１＞１．５であることを特徴とする、請求項１から６までの何れか１項記載の半導体素子搭載用多層プリント配線板。
8. 当該多層プリント配線板の総厚みが２００〜４００μｍであることを特徴とする、請求項１から７までの何れか１項記載の半導体素子搭載用多層プリント配線板。
9. コア基板の厚みが５０〜２５０μｍであることを特徴とする、請求項１から８までの何れか１項記載の半導体素子搭載用多層プリント配線板。