JP2022523898A - パッケージング基板及びその製造方法 - Google Patents

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Abstract

具現例は、パッケージング基板及び半導体装置に関するものであって、半導体素子を含む素子部；及び前記素子部と電気的に連結されるパッケージング基板；を含み、前記パッケージング基板にガラス基板をコアとして適用することによって半導体素子とマザーボードとの間をより近く連結し、電気的信号が最大限短い距離で伝達されるようにする。そこで、信号伝達速度などの電気的特性を大きく向上させ、寄生素子の発生を実質的に防止することによって絶縁膜処理工程をより単純化させることができ、高速回路に適用可能なパッケージング基板を提供する。【選択図】図１１

Description

具現例は、パッケージング基板及びその製造方法に関する。
［連関した出願との相互参照］
本出願は、２０１９年３月１２日に出願された米国仮出願特許出願番号６２／８１６，９８４、２０１９年３月１２日に出願された米国仮出願特許出願番号６２／８１６，９７２、２０１９年３月２９日に出願された米国仮出願特許出願番号６２／８２５，９６６、及び２０１９年３月２９日に出願された米国仮出願特許出願番号６２／８２５，９４５による優先権の利益を有し、前記優先権の基礎出願の内容はいずれも本出願の内容に含まれる。
電子部品を製作するにおいて、半導体ウエハに回路を具現することを前工程（ＦＥ：Ｆｒｏｎｔ－Ｅｎｄ）と言い、ウエハを実際の製品で使用可能な状態に組み立てることを後工程（ＢＥ：Ｂａｃｋ－Ｅｎｄ）と言い、この後工程にパッケージング工程が含まれる。
最近の電子製品の急速な発展を可能にした半導体産業の４つの核心技術としては、半導体技術、半導体パッケージング技術、製造工程技術、ソフトウェア技術がある。半導体技術は、マイクロ以下のナノ単位の線幅、千万個以上のセル、高速動作、多くの熱放出などの多様な形態に発展しているが、相対的にこれを完璧にパッケージングする技術がサポートされていない。そこで、半導体の電気的性能は、半導体技術自体の性能よりは、パッケージング技術及びこれによる電気的接続によって決定されることもある。
パッケージング基板の材料としては、セラミック又は樹脂が適用される。セラミック基板の場合は、抵抗値が高いか誘電率が高いので、高性能高周波の半導体素子を搭載することが容易でない。樹脂基板の場合は、相対的に高性能高周波の半導体素子を搭載することはできるが、配線のピッチ縮小に限界がある。
近年、ハイエンド用パッケージング基板にシリコンやガラスを適用した研究が進行中である。シリコンやガラス基板に貫通穴を形成し、導電性物質をこの貫通穴に適用することによって、素子とマザーボードとの間の配線の長さが短くなり、優れた電気的特徴を有することができる。
関連した先行文献として、
韓国公開特許公報第１０－２０１９－０００８１０３号、
韓国公開特許公報第１０－２０１６－０１１４７１０号、
韓国登録特許公報第１０－１４６８６８０号などがある。
具現例の目的は、ガラス基板を適用することによって、より集積化されたパッケージング基板及びこれを含む半導体装置を提供することにある。
具現例の目的は、コアビアの内部に形成されたコアシード層を有するガラス基板を含む半導体パッケージング用基板及びその製造方法を提供することにある。
前記目的を達成するために、一具現例に係るパッケージング基板は、
コア層、及び該コア層上に位置する上部層を含み、
前記コア層は、ガラス基板及びコアビアを含み、
前記ガラス基板は、互いに向かい合う第１面及び第２面を有し、
前記コアビアは、前記ガラス基板を厚さ方向に貫通するものであって、多数個配置され、
前記コア層は、前記ガラス基板又はコアビアの表面上に位置するコア分配層を含み、
前記コア分配層は、少なくともその一部が前記コアビアを介して前記第１面上の電気伝導性層と前記第２面上の電気伝導性層とを電気的に連結する電気伝導性層を含み、
前記コアビアは、前記第１面と接する開口部及び前記第２面と接する開口部のうち大きい直径を有する開口部において、前記コアビアのうち最小内径を有する部分までを前記コアビアの断面で観察した内径面の角度が、前記第１面に垂直な厚さ方向を基準にして８度以下であってもよい。
一具現例において、前記コアビアは、前記第１面と接する第１開口部；前記第２面と接する第２開口部；及び前記第１開口部と前記第２開口部とを連結する全体のコアビアにおいてその内径が最も狭い区域である最小内径部；を含む。
一具現例において、前記最小内径部の直径は、前記第１開口部及び前記第２開口部のうち大きい直径を有するものを基準にして５０％～９９％の大きさを有することができる。
一具現例において、前記最小内径部は、前記コアビアの長さ全体を１００％としたとき、前記第１開口部を基準にして４０％～６０％の地点に位置し得る。
一具現例において、前記最小内径部と前記第１開口部とをつなぐ内径面の角度（Ｃａ１）と、前記最小内径部と前記第２開口部とをつなぐ内径面の角度（Ｃａ２）は、１：０．７～１．３の比率を有することができる。
前記目的を達成するために、他の具現例に係る半導体パッケージング用基板は、
ｉ）互いに向かい合う第１面及び第２面を有するガラス基板；
ｉｉ）前記ガラス基板を厚さ方向に貫通する多数のコアビア；及び
ｉｉｉ）前記コアビアの表面上に位置し、電気伝導性層形成のシードになるコアシード層が位置するコア層；を含むものであって、
前記コアビアの内径面のうち互いに向かい合う二つの位置で測定した前記コアシード層の厚さである第１厚さと第２厚さは、その比率（厚さ比率）が１：０．４～４．５であってもよい。
一具現例において、前記コアシード層の下記の式１で表される厚さ偏差率は９０％以下であってもよい。
［式１］
厚さ偏差率＝（（コアシード層の最大厚さ－コアシード層の最小厚さ）／コアシード層の平均厚さ）×１００％
一具現例において、前記コアシード層の平均厚さは３０ｎｍ～２００ｎｍであってもよい。
前記目的を達成するために、具現例に係る半導体パッケージング用基板の製造方法は、
互いに向かい合う第１面及び第２面を有するガラス基板、及び前記ガラス基板を厚さ方向に貫通する多数のコアビアを有する処理前基板を設ける準備ステップ；及び
前記第１面に垂直な基準線に対して所定角度でスパッタリングし、前記コアビアの内径面にコアシード層を形成するスパッタリングステップ；を含み、
前記コアビアは、前記第１面と接する開口部及び前記第２面と接する開口部のうち大きい直径を有する開口部において、前記コアビアのうち最小内径を有する部分までを前記コアビアの断面で観察した内径面の角度が、前記第１面に垂直な厚さ方向を基準にして８度以下であってもよい。
前記目的を達成するために、具現例に係る半導体装置は、
半導体素子を含む素子部；及び前記素子部と電気的に連結される具現例に係るパッケージング基板；を含むことができる。
具現例のパッケージング基板及びこれを含む半導体装置は、半導体素子とマザーボードとの間をより近く連結し、電気的信号が最大限短い距離で伝達されるようにし、信号伝達速度などの電気的特性を大きく向上させることができる。
また、基板のコアとして適用するガラス基板は、それ自体が絶縁体であるので、既存のシリコンコアに比べて寄生素子が発生するおそれがほとんどなく、絶縁膜処理工程をより単純化させることができ、高速回路にも適用が可能である。
併せて、シリコンが丸いウエハの形態で製造される場合と異なり、ガラス基板が大型パネルの形態で製造されるので、大量製造が比較的容易になり、経済性をより向上させることができる。
具現例に係る半導体装置の断面を説明する概念図である。
具現例に係るパッケージング基板の断面を説明する概念図である。
（ａ）は、コアビアが形成されたガラス基板を上から見た状態を示し、（ｂ）は、（ａ）のａ－ａ'を切断して見た断面を説明する概念図である。
（ａ）及び（ｂ）は、それぞれ具現例で適用するコアビアの断面の形態を説明する概念図である。
図４の（ｂ）にコア絶縁層がさらに形成された状態を断面で説明する概念図である。
具現例に係るパッケージング基板の断面の一部を説明する詳細概念図である。
具現例に係るパッケージング基板の断面の一部を説明する詳細概念図である。
具現例に係るパッケージング基板の製造過程を断面で説明するフローチャートである。 具現例に係るパッケージング基板の製造過程を断面で説明するフローチャートである。 具現例に係るパッケージング基板の製造過程を断面で説明するフローチャートである。
（ａ）は、具現例に係るコアビアを有するガラス基板を上から見た状態を示し、（ｂ）は、コアビアの断面を説明する概念図である。
具現例において厚さ偏差の評価時に適用する測定点に対して説明するコアビアの断面概念図である。
実施例によって測定したコアシード層の厚さ測定を例示的に示す写真である。
（ａ）は、他の具現例に係るコアビアを有するガラス基板を上から見た状態を示し、（ｂ）は、コアビアの断面を説明する概念図である。
他の具現例において厚さ偏差の評価時に適用する測定点に対して説明するコアビアの断面概念図である。
以下、具現例の属する技術分野における通常の知識を有する者が容易に実施できるように、実施例について添付の図面を参考にして詳細に説明する。しかし、具現例は、様々な異なる形態で具現可能であり、ここで説明する実施例に限定されない。明細書全体にわたって類似する部分に対しては同一の図面符号を付した。
本明細書全体において、マーカッシュ形式の表現に含まれた「これらの組み合わせ」という用語は、マーカッシュ形式の表現に記載された各構成要素からなる群から選ばれる１つ以上の混合又は組み合わせを意味するものであって、前記各構成要素からなる群から選ばれる１つ以上を含むことを意味する。
本明細書全体において、「第１」、「第２」又は「Ａ」、「Ｂ」などの用語は、同一の用語を互いに区別するために使用される。また、単数の表現は、文脈上、明らかに異なる意味を有さない限り、複数の表現を含む。
本明細書において、「～系」は、化合物内に「～に該当する化合物」又は「～の誘導体」を含むものを意味し得る。
本明細書において、Ａ上にＢが位置するということは、Ａ上に直接当接してＢが位置したり、又はそれらの間に別の層が位置しながらＡ上にＢが位置することを意味し、Ａの表面に当接してＢが位置することに限定して解釈されない。
本明細書において、Ａ上にＢが連結されるということは、ＡとＢが直接連結されたり、又はＡとＢがその間の他の構成要素を介して連結されることを意味し、特別な言及がない限り、ＡとＢが直接連結されることに限定して解釈されない。
本明細書において、単数の表現は、特に説明がなければ、文脈上解釈される単数又は複数を含む意味に解釈される。
発明者らは、より集積化され、薄い厚さで高性能を発揮できる半導体装置を開発する過程で、素子自体のみならず、パッケージングに対する部分が性能向上において重要な要素であることを認識し、これに対して研究する中で、既存のインターポーザと有機基板のように２層以上のコアをパッケージング基板としてマザーボード上に適用していた場合と異なり、ガラスコアを単一層で適用し、貫通ビアの形状、これに形成される電気伝導性層などを制御する方法を適用することによって、パッケージング基板をより薄くし、半導体装置の電気的特性を向上できることを確認した。このようなパッケージング基板を具現する過程で、ガラス基板のコアビアの内部にも短絡などの問題が発生しないように比較的均一な厚さを有する電気伝導性層を形成するためには、コアビアの内径面に均一なバッファー層を形成する必要がある。具現例では、以下で説明するスパッタリングを通じたコアシード層を適用する。
図１は、具現例に係る半導体装置の断面を説明する概念図で、図２は、具現例に係るパッケージング基板の断面を説明する概念図で、図３の（ａ）は、コアビアが形成されたガラス基板を上から見た状態を示し、（ｂ）は、（ａ）のａ－ａ'を切断して見た断面を説明する概念図である。図４の（ａ）及び（ｂ）は、それぞれ具現例で適用するコアビアの断面の形態を説明する概念図で、図５は、図４の（ｂ）にコア絶縁層がさらに形成された状態を断面で説明する概念図で、図６は、具現例に係るパッケージング基板の断面の一部を説明する詳細概念図で、図７は、具現例に係るパッケージング基板の断面の一部を説明する詳細概念図である。以下、図１乃至図７を参考にして、具現例をより詳細に説明する。
半導体装置１００
前記目的を達成するために、具現例に係る半導体装置１００は、１以上の半導体素子３２、３４、３６が位置する半導体素子部３０；前記半導体素子と電気的に連結されるパッケージング基板２０；及び前記パッケージング基板と電気的に連結され、前記半導体素子に外部の電気的信号を伝達し、前記半導体素子を互いに連結するマザーボード１０；を含む。
他の具現例に係るパッケージング基板２０は、コア層２２；及び上部層２６；を含む。
前記半導体素子部３０は、半導体装置に実装される各素子を意味し、接続電極などによって前記パッケージング基板２０に実装される。具体的には、前記半導体素子部３０としては、例えば、ＣＰＵ、ＧＰＵなどの演算素子（第１素子：３２、第２素子：３４）、メモリチップなどの記憶素子（第３素子、３６）などが適用され得るが、半導体装置に実装される半導体素子であれば制限なく適用可能である。
前記マザーボード１０としては、印刷回路基板、印刷配線基板などのマザーボードが適用され得る。
前記パッケージング基板２０は、コア層２２；及び前記コア層の一面上に位置する上部層２６；を含む。
前記パッケージング基板２０は、選択的にコア層の下側に位置する下部層２９をさらに含むことができる。
前記コア層２２は、ガラス基板２１；前記ガラス基板を厚さ方向に貫通する多数のコアビア２３；及び前記ガラス基板又はコアビアの表面上に位置し、少なくともその一部が前記コアビアを介して前記第１面と前記第２面上の電気伝導性層を電気的に連結する電気伝導性層が位置するコア分配層２４；を含む。
前記ガラス基板２１は、互いに向かい合う第１面２１３及び第２面２１４を有し、この二つの面は互いに概して平行であり、ガラス基板の全体にわたって一定の厚さを有する。
前記ガラス基板２１には、前記第１面及び前記第２面を貫通するコアビア２３が位置する。
半導体装置のパッケージング基板は、既存にはシリコン基板と有機基板とが積層された形態で形成された。シリコン基板の場合は、半導体という特性上、高速回路に適用したときに寄生素子が発生するおそれがあり、電力損失が相対的に大きいという短所があった。また、有機基板の場合は、より複雑になる分配パターンを形成するために大面積化が必要であるが、これは、超小型化される電子機器の製造の流れと符合していない。定められた大きさ内で複雑な分配パターンを形成するためには、実質的にパターン微細化が必要であるが、有機基板に適用する高分子などの素材の特性上、パターン微細化に実質的な限界があった。
具現例では、このような問題を解決する方法として、ガラス基板２１をコア層２２の支持体として適用する。また、ガラス基板と共に、ガラス基板を貫通して形成されたコアビア２３を適用することによって、電気的流れの長さをより短縮し、より小型化され、より速い反応、より少ない損失特性を有するパッケージング基板２０を提供する。
前記ガラス基板２１としては、半導体に適用されるガラス基板を適用することが好ましく、例えば、ホウケイ酸ガラス基板、無アルカリガラス基板などが適用可能であるが、これに限定されない。
前記ガラス基板２１の厚さは、１，０００μｍ以下であってもよく、１００μｍ～１，０００μｍであってもよく、１００μｍ～７００μｍであってもよい。より具体的には、前記ガラス基板２１の厚さは１００μｍ～５００μｍであってもよい。より薄いパッケージング基板を形成することが、電気的信号の伝達をより効率化できるという点で有利であるが、支持体としての役割もしなければならないので、前記厚さを有するガラス基板２１を適用することが好ましい。ここで、ガラス基板の厚さは、ガラス基板上に位置する電気伝導性層の厚さを除いたガラス基板自体の厚さを意味する。
前記コアビア２３は、前記ガラス基板２１の予め定められた領域を除去する方式で形成されてもよく、具体的には、物理及び／又は化学的な方法で板状ガラスをエッチングすることによって形成されてもよい。
具体的には、前記コアビア２３の形成時には、ガラス基板の表面にレーザーなどの方式で欠陥（溝）を形成した後、化学的にエッチングする方式、レーザーエッチングなどが適用され得るが、これに限定されない。
前記コアビア２３は、前記第１面と接する第１開口部２３３；前記第２面と接する第２開口部２３４；及び前記第１開口部と第２開口部とを連結する全体のコアビアにおいてその内径が最も狭い区域である最小内径部２３５；を含む。
第１開口部の直径（ＣＶ１）と第２開口部の直径（ＣＶ２）は、実質的に異なってもよく、実質的に同一であってもよい。
前記最小内径部は、前記第１開口部又は前記第２開口部に位置することができ、このとき、コアビアは、円筒形又は（切り取られた）三角錐形のコアビアであってもよい。この場合、前記最小内径部の直径（ＣＶ３）は、前記第１開口部及び前記第２開口部のうち小さいものの直径に該当する。
前記最小内径部は、前記第１開口部と前記第２開口部との間に位置し、このとき、コアビアはバレル型のコアビアであってもよい。この場合、最小内径部の直径（ＣＶ３）は、前記第１開口部の直径及び前記第２開口部の直径のうち大きいものより小さくてもよい。
前記最小内径部の平均直径は、具体的に５０μｍ～９５μｍであってもよい。
前記最小内径部は、下記の式１の条件を満足することができる。
［式１］
Figure 2022523898000002
前記式１において、Ｄ５０は、最小内径部の直径分布のうち５０％に該当する値で、Ｄ９０は、最小内径部の直径分布のうち９０％に該当する値で、Ｄ１０は、最小内径部の直径分布のうち１０％に該当する値である。
前記最小内径部の平均直径は、５５μｍ～８５μｍであってもよく、６０μｍ～７０μｍであってもよい。
さらに具体的には、前記最小内径部は、下記の式１－１の条件を満足することができる。
［式１－１］
Figure 2022523898000003
前記式１－１において、Ｄ５０は、最小内径部の直径分布のうち５０％に該当する値で、Ｄ９０は、最小内径部の直径分布のうち９０％に該当する値で、Ｄ１０は、最小内径部の直径分布のうち１０％に該当する値である。
具体的には、前記第１開口部の直径及び前記第２開口部の直径のうち大きいものである対象開口部は、その平均直径が７０μｍ～１２０μｍであってもよい。
具体的には、前記第１開口部の直径及び前記第２開口部の直径のうち大きいものである対象開口部は、下記の式２の条件を満足することができる。
［式２］
Figure 2022523898000004
前記式２において、Ｄ５０は、対象開口部の直径分布のうち５０％に該当する値で、Ｄ９０は、対象開口部の直径分布のうち９０％に該当する値で、Ｄ１０は、対象開口部の直径分布のうち１０％に該当する値である。
具体的には、前記第１開口部の直径及び前記第２開口部の直径のうち大きいものである対象開口部は、その平均直径が８０μｍ～１０５μｍであってもよい。
具体的には、前記第１開口部の直径及び前記第２開口部の直径のうち大きいものである対象開口部は、下記の式２－１の条件を満足することができる。
［式２－１］
Figure 2022523898000005
前記式２－１において、Ｄ５０は、対象開口部の直径分布のうち５０％に該当する値で、Ｄ９０は、対象開口部の直径分布のうち９０％に該当する値で、Ｄ１０は、対象開口部の直径分布のうち１０％に該当する値である。
前記コアビアは、前記第１面と接する開口部での直径である第１開口部の直径、及び第２面と接する開口部での直径である第２開口部の直径のうち大きいものである対象開口部の平均直径が、対象開口部の直径分布のうち５０％に該当する値であるＤ５０より大きい値を有することができる。
上記で説明した直径分布は、製造されたサンプルを９個の区画（３×３）に区分し、左上、左下、中央、右上、及び右下の５個の領域のサンプルを採取して切断処理した後、断面で顕微鏡を用いて観察して測定した直径を基準にして評価した。
前記第１開口部の直径（ＣＶ１）及び前記第２開口部の直径（ＣＶ２）のうち大きいもので測定した電気伝導性層の厚さは、コアビアのうち最小内径を有する部分（ＣＶ３）上に形成された電気伝導性層の厚さと同じかそれより厚くてもよい。
前記コアビア２３は、前記ガラス基板２１の単位面積（１ｃｍ×１ｃｍ）を基準にして１００個～３０００個が位置してもよく、１００個～２５００個が位置してもよく、２２５個～１０２４個が位置してもよい。このようなピッチ条件を満足する場合、電気伝導性層などの形成及びパッケージング基板の性能を向上させることができる。
前記コアビア２３は、前記ガラス基板２１に１．２ｍｍ以下のピッチで位置してもよく、０．１２ｍｍ～１．２ｍｍのピッチで位置してもよく、０．３ｍｍ～０．９ｍｍのピッチで位置してもよい。この場合、ガラス基板の機械的物性を一定水準以上に維持しながら電気伝導性層などを形成するのに有利になる。
前記コア分配層２４は、前記ガラス基板の第１面と第２面とを貫通ビアを介して電気的に連結する電気伝導性層であるコア分配パターン２４１と、前記コア分配パターンを覆うコア絶縁層２２３とを含む。
前記コア層２２は、その内部にコアビアを通じて電気伝導性層が形成され、ガラス基板２１を横切る電気的通路としての役割をし、比較的短い距離でガラス基板の上部と下部とを連結し、より速い電気的信号の伝達及び低損失の特性を有することができる。
前記コア分配パターン２４１は、前記ガラス基板の第１面２１３と第２面２１４とをコアビア２３を介して電気的に連結するパターンであって、具体的には、前記第１面２１３の少なくとも一部上に位置する電気伝導性層である第１面分配パターン２４１ａと、前記第２面２１４の少なくとも一部上に位置する電気伝導性層である第２面分配パターン２４１ｃと、前記第１面分配パターンと前記第２面分配パターンとを前記コアビア２３を介して互いに電気的に連結する電気伝導性層であるコアビア分配パターン２４１ｂとを含む。前記各電気伝導性層としては、例えば、銅めっき層が適用され得るが、これに限定されない。
前記コアビア２３は、前記第１面と接する第１開口部２３３；前記第２面と接する第２開口部２３４；及び前記第１開口部と前記第２開口部とを連結する全体のコアビアにおいてその内径が最も狭い区域である最小内径部２３５；を含む。
前記ガラス基板２１は、上部及び下部にそれぞれ半導体素子部３０及びマザーボード１０を連結する中間役割及び仲介役割をし、前記コアビア２３は、これらの電気的信号を伝達する通路としての役割をするので、信号の伝逹を円滑にする。
前記コアビア２３を断面で見た形態は、ガラス基板の厚さを基準にして一つの開口部の直径がさらに大きく、他の開口部の直径がさらに小さい形態であってもよく（図４の（ａ）及び写真を参考）、中央部分でコアビアの内径が多少狭くなる全体的にバレル形態のコアビアであってもよい（図４の（ｂ）及び写真を参考）。
前記コアビア２３は、前記第１開口部での直径である第１面開口部の直径（ＣＶ１）、前記第２開口部での直径である第２面開口部の直径（ＣＶ２）、及び前記最小内径部での直径である最小内径部の直径（ＣＶ３）を有する。
前記コアビア２３は、前記第１面開口部の直径（ＣＶ１）と第２面開口部の直径（ＣＶ２）が互いに実質的に同一であってもよく、互いに実質的に異なってもよい。
前記コアビア２３は、前記第１開口部と前記第２開口部とを連結する内径面のうちいずれか一つの場所が他の場所より小さい内径を有することができ、これを最小内径（部）という。
前記コアビア２３がビアの少なくとも一部に狭くなる区域を有する場合、最小内径部の大きさ（ＣＶ３）は、第１面開口部の直径（ＣＶ１）及び第２面開口部の直径（ＣＶ２）のうち大きいものを基準にして５０％～９９％であってもよく、７０％～９５％であってもよい。このような範囲で狭くなった大きさを有する場合、電気伝導性層などがより円滑に形成され得る。
前記最小内径部は、前記コアビアの長さ全体（Ｇ２１）を１００％としたとき、前記第１開口部を基準にして４０％～６０％の地点（Ｇ２３）に位置してもよく、４５％～５５％の地点に位置してもよい。このようにコアビアの長さ全体を基準にして、前記最小内径部が上記で説明した位置に存在する場合、パッケージング基板の電気伝導性層の設計及び電気伝導性層の形成過程がより容易になり得る。
前記第１開口部での直径である第１面開口部の直径（ＣＶ１）及び前記第２開口部での直径である第２面開口部の直径（ＣＶ２）のうち大きい直径と前記最小内径部の大きさ（ＣＶ３）は、１：０．６５～０．９９の比率であってもよく、１：０．７２～０．９５の比率であってもよい。このような範囲で狭くなった内径の大きさを有する場合、電気伝導性層などがより円滑に形成され得る。
前記コアビア２３は、前記第１面と接する開口部及び前記第２面と接する開口部のうち大きい直径を有する開口部において、前記コアビアのうち最小内径を有する部分までを前記コアビアの断面で観察した角度が、前記第１面に垂直な厚さ方向を基準にして８度以下であってもよい。
前記最小内径部と前記第１開口部とをつなぐ内径面の角度（Ｃａ１）と、前記最小内径部と前記第２開口部とをつなぐ内径面の角度（Ｃａ２）は、１：０．７～１．３の比率を有することができる。この場合、前記第１開口部から始まるコアビアの内径面と前記第２開口部から始まるコアビアの内径面の角度の差が微々たるものとなり、以降のめっき工程などの進行がより円滑になり得る。
前記角度は、前記第１面又は前記第２面に垂直な仮想の基準線との角度で評価し、方向と関係なく絶対値で評価する（以下、同一である）。
前記最小内径部と前記第１開口部とをつなぐ内径面の角度（Ｃａ１）及び前記最小内径部と前記第２開口部とをつなぐ内径面の角度（Ｃａ２）のうち大きい角度は、８度以下であってもよく、０．１度～８度であってもよく、０．５度～６．５度であってもよい。このような角度を有する場合、めっきなどの以降の工程がより円滑に進行可能になり、意図するパターンを有する電気伝導性層の構成がより容易になる。
前記第１面開口部の直径（ＣＶ１）及び前記第２面開口部の直径（ＣＶ２）のうち大きいもので測定した電気伝導性層の厚さは、コアビアのうち最小内径を有する部分（ＣＶ３）上に形成された電気伝導性層の厚さと同じかそれより厚くてもよい。
前記コア分配層２４は、ガラス基板上に形成される電気伝導性層であって、ＡＳＴＭ Ｄ３３５９による付着力テスト（Ｃｒｏｓｓ Ｃｕｔ Ａｄｈｅｓｉｏｎ Ｔｅｓｔ）値が４Ｂ以上以上を満足することができ、具体的には５Ｂ以上を満足することができる。また、コア分配層２４である電気伝導性層は、前記ガラス基板に対して３Ｎ／ｃｍ以上の接着力を有することができ、４．５Ｎ／ｃｍ以上の接合力を有することができる。このような接合力の程度を満足する場合、パッケージング基板として適用するのに十分な基板－電気伝導性層間の接合力を有する。
前記第１面２１３上には上部層２６が位置する。
前記上部層２６は、上部分配層２５と、前記上部分配層上に位置する上面接続層２７とを含み、前記上部層２６の最上面は、半導体素子部の接続電極が直接当接し得る開口部が形成されたカバー層６０によって保護され得る。
前記上部分配層２５は、前記第１面上に位置する上部絶縁層２５３と、予め定められたパターンを有し、前記コア分配層２４とその少なくとも一部が電気的に連結される電気伝導性層として前記上部絶縁層に内蔵される上部分配パターン２５１とを含む。
前記上部絶縁層２５３としては、半導体素子やパッケージング基板に絶縁体層として適用するものであればいずれも適用可能であり、例えば、フィラーが含まれたエポキシ樹脂などが適用され得るが、これに限定されない。
前記絶縁体層は、コーティング層を形成して硬化する方式で形成されてもよく、未硬化又は半硬化状態でフィルム化された絶縁体フィルムを前記コア層にラミネートして硬化する方法で形成されてもよい。このとき、感圧ラミネーション方法などを適用すると、コアビア内部の空間にまで前記絶縁体が埋め込まれ、効率的な工程進行が可能である。また、複層の絶縁体層を積層して適用したときにも絶縁体層間の実質的な区分が難しい場合があり、複数の絶縁体層を上部絶縁層と総称する。また、コア絶縁層２２３及び上部絶縁層２５３には同一の絶縁材料が適用されてもよく、このとき、その境界が実質的に区分されない場合がある。
前記上部分配パターン２５１は、予め設定された形態で前記上部絶縁層２５３内に位置する電気伝導性層を意味する。例えば、上部分配パターン２５１は、ビルド－アップレイヤ方式で形成され得る。具体的には、絶縁体層を形成し、絶縁体層の不必要な部分を除去した後、銅めっきなどの方式で電気伝導性層を形成し、電気伝導性層のうち不必要な部分を除去した後、この電気伝導性層上に再び絶縁体層を形成し、再び不必要な部分を除去した後、めっきなどの方式で電気伝導性層を形成する方式を繰り返すことによって、意図するパターンで垂直又は水平方向に電気伝導性層が形成された上部分配パターン２５１を形成することができる。
前記上部分配パターン２５１は、コア層２２と半導体素子部３０との間に位置するので、半導体素子部３０への電気的信号の伝達が円滑に進められ、意図する複雑なパターンが十分に収容され得るように、少なくともその一部に微細パターンが含まれるように形成される。このとき、微細パターンの幅及び間隔は、それぞれ４μｍ未満であってもよく、３．５μｍ以下であってもよく、３μｍ以下であってもよく、２．５μｍ以下であってもよく、１μｍ～２．３μｍであってもよい。前記間隔は、互いに隣り合う微細パターン間の間隔であってもよい（以下、微細パターンに対する説明は同一である）。
上部分配パターン２５１に微細パターンが含まれるように形成するためには、具現例では、少なくとも二つ以上の方法を適用する。
その一つの方法は、パッケージング基板のガラス基板としてガラス基板２１を適用する。前記ガラス基板２１は、表面照度（Ｒａ）が１０オングストローム以下であって、相当平坦な表面特性を有することができ、その結果、微細パターンの形成に及ぼす支持体基板の表面モホロジーの影響を最小化することができる。
他の一つの方法は、前記絶縁体の特性に基づく。前記絶縁体の場合、レジンと共にフィラー成分を適用する場合が多いが、前記フィラーとしては、シリカ粒子などの無機系粒子が適用され得る。無機系粒子がフィラーとして絶縁体に適用される場合、この無機系粒子の大きさが微細パターンの形成有無に影響を及ぼし得るが、具現例で適用する絶縁体は、その平均直径が１５０ｎｍ以下の粒子型フィラーを含み、具体的には、平均直径が１ｎｍ～１００ｎｍの粒子型フィラーを含む。このような特徴は、絶縁体に必要な物性を一定水準以上に維持しながら数マイクロメートル単位の幅を有する電気伝導性層の形成に絶縁体自体が及ぼす影響を最小化し、微細な表面モホロジーにより、その表面上に優れた付着力を有する微細パターンを形成することを促進する。
前記上面接続層２７は、前記上部分配パターン２５１とその少なくとも一部が電気的に連結され、前記上部絶縁層２５３に位置する上面連結パターン２７２と、前記半導体素子部３０と前記上面連結パターン２７２とを電気的に連結する上面接続電極２７１とを含む。前記上面連結パターン２７２は、上部絶縁層２５３の一面上に位置してもよく、少なくともその一部が上部絶縁層上に露出しながら埋め込まれていてもよい。例えば、前記上面連結パターンが前記上部絶縁層の一面上に位置する場合は、めっきなどの方式で前記上部絶縁層を形成することができ、前記上面連結パターンの一部が上部絶縁層上に露出しながら埋め込まれている場合は、銅めっき層などを形成した後、表面研磨、表面エッチングなどの方法で絶縁層又は電気伝導性層の一部が除去されたものであってもよい。
前記上面連結パターン２７２は、上記で説明した上部分配パターン２５１のように、微細パターンを少なくともその一部に含むことができる。このように微細パターンを含む上面連結パターン２７２は、より多数個の素子を狭い面積下でも電気的に連結できるようにし、素子間又は外部との電気的信号の連結をより円滑にし、より集積化されたパッケージングが可能である。
前記上面接続電極２７１は、前記半導体素子部３０と端子などで直接連結されてもよく、前記半導体素子部３０とソルダーボールなどの素子連結部５１を媒介して連結されてもよい。
前記パッケージング基板２０は、マザーボード１０とも連結される。前記マザーボード１０は、前記コア層２２の前記第２面２１４の少なくとも一部上に位置するコア分配層である第２面分配パターン２４１ｃとマザーボードの端子を介して直接連結されてもよく、前記第２面分配パターン２４１ｃとソルダーボールなどのボード連結部を媒介して電気的に連結されてもよい。また、前記第２面分配パターン２４１ｃは、前記コア層２２の下部に位置する下部層２９を媒介して前記マザーボード１０と連結されてもよい。
前記下部層２９は、下部分配層２９１及び下面接続層２９２を含む。
下部分配層２９１は、ｉ）前記第２面２１４とその少なくとも一部が接する下部絶縁層２９１ｂ；及びｉｉ）前記下部絶縁層に内蔵（埋設）され、予め定められたパターンを有するものであって、前記コア分配層とその少なくとも一部が電気的に連結される下部分配パターン２９１ａ；を含む。
下面接続層２９２は、ｉ）前記下面連結パターンと電気的に連結される下面接続電極２９２ａを含み、ｉｉ）前記下部分配パターンとその少なくとも一部が電気的に連結され、前記下部絶縁層の一面上に少なくともその一部が露出する下面連結パターン２９２ｂをさらに含むことができる。
前記下面連結パターン２９２ｂは、マザーボード１０と連結される部分であって、より効率的な電気的信号の伝達のために、前記上面連結パターン２７２と異なり、微細パターンより幅が広い非微細パターンで形成され得る。
前記半導体素子部３０と前記マザーボード１０との間に位置するパッケージング基板２０には、前記ガラス基板２１以外に、実質的に追加的な他の基板を適用しないことを発明の特徴の一つとする。
既存には、素子とマザーボードとを連結する間に、インターポーザと有機基板を共に積層して適用した。少なくとも二つの理由によってこのように多段の形態を適用したと把握されるが、その一つの理由は、素子の微細なパターンをマザーボードに直接接合させるにはスケール上の問題があるという点にあり、他の一つの理由は、接合過程で又は半導体装置の駆動過程で熱膨張係数の差による配線損傷の問題が発生し得るという点にある。具現例では、熱膨張係数が半導体素子と類似するガラス基板を適用し、ガラス基板の第１面及びその上部層に、素子の実装に十分な程度に微細なスケールを有する微細パターンを形成することによって、このような問題を解決した。
具現例において、前記コア分配層２４の電気伝導性層のうち薄いものの厚さは、前記上部層２６の電気伝導性層のうち薄いものの厚さ（Ｔｕｓ）と同じかそれより厚くてもよい。このように、コア分配層２４の電気伝導性層のうち薄いものの厚さが前記上部層２６の電気伝導性層のうち薄いものの厚さと同じかそれより厚い場合、素子とマザーボードとの間で電気的信号をより効率的に伝達することができる。
具現例において、第２面分配パターン２４１ｃのうち薄いものの厚さ（Ｔｓｃ）は、前記上面連結パターン２７２のうち薄いものの厚さ（Ｔｕｓ）より厚くてもよい。
具現例において、下面接続電極２９２ａのうち厚いものの厚さ（Ｔｄｓ）は、第２面分配パターン２４１ｃのうち薄いものの厚さ（Ｔｓｃ）より厚くてもよい。
前記半導体装置１００は、相当薄い厚さを有するパッケージング基板２０を有するので、前記半導体装置の全体的な厚さを薄くすることができ、微細パターンを適用することによって、より狭い面積でも意図する電気的な連結パターンを配置することができる。具体的には、前記パッケージング基板の厚さは、約２０００μｍ以下であってもよく、約１５００μｍ以下であってもよく、約９００μｍであってもよい。また、前記パッケージング基板の厚さは、約１２０μｍ以上であってもよく、約１５０μｍ以上であってもよい。前記パッケージング基板は、上記で説明した特徴により、比較的薄い厚さでも素子とマザーボードとを電気的に且つ構造的に安定するように連結し、半導体装置の小型化及び薄膜化により寄与することができる。
図８乃至図１０は、実施例に係るパッケージング基板の製造過程を断面で説明するフローチャートである。以下では、図７乃至図９を参照して、更に他の具現例に係るパッケージング基板の製造方法を説明する。
パッケージング基板の製造方法
具現例のパッケージング基板の製造方法は、ガラス基板の第１面及び第２面の予め定められた位置に欠陥を形成する準備ステップ；エッチング液を前記欠陥が形成されたガラス基板に加えて、コアビアが形成されたガラス基板を設けるエッチングステップ；前記コアビアが形成されたガラス基板の表面をめっきすることによって電気伝導性層であるコア分配層を形成し、コア層を製造するコア層製造ステップ；及び前記コア層の一面上に、絶縁層で覆われた電気伝導性層である上部分配層を形成する上部層製造ステップ；を含み、上記で説明したパッケージング基板を製造する。
前記コア層製造ステップは、前記コアビアが形成されたガラス基板の表面に、アミン基を有するナノ粒子を含む有・無機複合プライマー層を形成し、前処理されたガラス基板を設ける前処理過程；及び前記前処理されたガラス基板に金属層をめっきするめっき過程；を含むことができる。
前記コア層製造ステップは、前記コアビアが形成されたガラス基板の表面にスパッタリングを通じて金属含有プライマー層を形成し、前処理されたガラス基板を設ける前処理過程；及び前記前処理されたガラス基板に金属層をめっきするめっき過程；を含むことができる。
前記コア層製造ステップと前記上部層製造ステップとの間には絶縁層形成ステップがさらに含まれ得る。
前記絶縁層形成ステップは、絶縁体フィルムを前記コア層上に位置させた後、感圧ラミネートを行うことによってコア絶縁層を形成するステップであってもよい。
以下では、パッケージング基板の製造方法をより詳細に説明する。
１）準備ステップ（ガラス欠陥形成過程）：平坦な第１面及び第２面を有するガラス基板２１ａを準備し、コアビアの形成のために予め定められた位置のガラス表面に欠陥（溝、２１ｂ）を形成する。前記ガラス基板としては、電子装置の基板などに適用されるガラス基板が適用されてもよく、例えば、無アルカリガラス基板などが適用され得るが、これに限定されない。市販の製品として、コーニング社、ショット社、ＡＧＣなどの製造社で製造した製品が適用され得る。前記欠陥（溝）の形成時には、機械的なエッチング、レーザー照射などの方式が適用され得る。
２）エッチングステップ（コアビア形成ステップ）：欠陥（溝、２１ｂ）が形成されたガラス基板２１ａは、物理的又は化学的なエッチング過程を通じてコアビア２３を形成する。エッチング過程で、ガラス基板の欠陥部分にビアを形成すると同時に、ガラス基板２１ａの表面も同時にエッチングされ得る。このようなガラス表面のエッチングを防止するために、マスキングフィルムなどを適用することもできるが、マスキングフィルムを適用して除去する過程の煩雑さなどを考慮した上で、欠陥のあるガラス基板自体をエッチングすることができ、この場合、最初のガラス基板の厚さよりも、コアビアを有するガラス基板の厚さが多少薄くなってもよい。
３－１）コア層製造ステップ：ガラス基板上に電気伝導性層２１ｄを形成する。前記電気伝導性層としては、代表的に銅金属を含む金属層が適用され得るが、これに限定されない。
ガラスの表面（ガラス基板の表面及びコアビアの表面を含む）及び銅金属の表面は、その性質が異なることから付着力が劣る方である。具現例では、ドライ方式とウェット方式の二つの方法でガラス表面と金属との間の付着力を向上させた。
ドライ方式は、スパッタリングを適用する方式、すなわち、金属スパッタリングでガラス表面及びコアビアの内径にシード層２１ｃを形成する方式である。前記シード層の形成時には、チタン、クロム、ニッケルなどの異種金属が銅などと共にスパッタリングされてもよく、この場合、ガラスの表面モホロジーと金属粒子とが相互作用するアンカー効果などによってガラス－金属付着力が向上すると考えられる。
ウェット方式は、プライマー処理をする方式であって、アミンなどの官能基を有する化合物質で前処理をすることによってプライマー層２１ｃを形成する方式である。意図する付着力の程度によってシランカップリング剤で前処理をした後、アミン官能基を有する化合物又は粒子でプライマー処理をすることができる。上記でも言及したように、具現例の支持体基板は、微細パターンを形成できる程度の高性能であることを必要とし、これは、プライマー処理後にも維持されなければならない。よって、このようなプライマーがナノ粒子を含む場合は、平均直径が１５０ｎｍ以下の大きさを有するナノ粒子が適用されることが好ましく、例えば、アミン基を有する粒子としてはナノ粒子が適用されることが好ましい。前記プライマー層は、例示的にＭＥＣ社のＣＺシリーズなどで製造する接合力改善剤が適用されることによって形成され得る。
前記シード層／プライマー層２１ｃにおいては、電気伝導性層の形成が不必要な部分を除去した状態で又は除去していない状態で選択的に電気伝導性層が金属層を形成することができる。また、前記シード層／プライマー層２１ｃは、電気伝導性層の形成が必要な部分又は不必要な部分を選択的に金属めっきに活性化された状態又は不活性化された状態で処理し、以降の工程を進めることができる。例えば、前記活性化又は不活性化処理としては、一定の波長のレーザーなどの光照射処理、薬品処理などが適用され得る。金属層の形成時には、半導体素子の製造に適用される銅めっき方法などが適用され得るが、これに限定されない。
前記金属めっき時に、めっき液の濃度、めっき時間、適用する添加剤の種類などの多くの変数を調節し、形成される電気伝導性層の厚さを調節することができる。
前記コア分配層の一部が不必要である場合は除去されてもよく、シード層の一部が除去されたり不活性化処理された後で金属めっきを進めることによって、予め定められたパターンで電気伝導性層を形成し、コア分配層のエッチング層２１ｅが形成されてもよい。
３－２）絶縁層形成ステップ：コアビアは、前記電気伝導層であるコア分配層の形成後、絶縁層で空のスペースを埋める絶縁層形成ステップを経ることができる。このとき、絶縁層としては、フィルム形態で製造されたものが適用されてもよく、例えば、感圧ラミネーション方法などによるフィルム形態の絶縁層が適用されてもよい。このように感圧ラミネートを進めると、絶縁層が前記コアビア内部の空のスペースにまで十分に埋め込まれ、ボイドの形成がないコア絶縁層を形成することができる。
４）上部層製造ステップ：コア層上に上部絶縁層及び上部分配パターンを含む上部分配層を形成するステップである。上部絶縁層は、絶縁層２３ａを形成する樹脂組成物をコーティングしたり、絶縁フィルムを積層する方式で形成されてもよく、簡便には絶縁フィルムを積層する方式で形成されることが好ましい。絶縁フィルムの積層は、絶縁フィルムをラミネートして硬化する過程で進められ得るが、このとき、感圧ラミネーション方法を適用すると、コアビアの内部に電気伝導性層が形成されていない層などにも絶縁樹脂が十分に埋め込まれ得る。前記上部絶縁層の場合も、ガラス基板と少なくともその一部で直接当接し、その結果、十分な付着力を有するものを適用する。具体的には、前記ガラス基板及び前記上部絶縁層は、ＡＳＴＭ Ｄ３３５９による付着力テスト値が４Ｂ以上を満足する特性を有することが好ましい。
上部分配パターンは、前記絶縁層２３ａを形成し、予め定められたパターンで電気伝導性層２３ｃを形成し、不必要な部分をエッチングした後、電気伝導性層のエッチング層２３ｄを形成する過程を繰り返すことによって形成されてもよく、絶縁層を挟んで隣り合うように形成される電気伝導性層の場合は、絶縁層にブラインドビア２３ｂを形成した後、めっき工程を進める方式で形成されてもよい。ブラインドビアの形成時には、レーザーエッチング、プラズマエッチングなどの乾式エッチング方式、マスキング層及びエッチング液を用いた湿式エッチング方式などが適用され得る。
５）上面接続層及びカバー層形成ステップ：上面連結パターン及び上面接続電極も、上部分配層の形成と類似する過程で形成され得る。具体的には、上面連結パターン及び上面接続電極は、絶縁層２３ｅに絶縁層のエッチング層２３ｆを形成し、これに再び電気伝導性層２３ｇを形成した後、電気伝導性層のエッチング層２３ｈを形成する方式などで形成され得るが、エッチングの方式を適用することなく、電気伝導性層のみを選択的に形成する方法で形成されてもよい。カバー層は、上面接続電極に対応する位置に開口部（図示せず）が形成されることによって上面接続電極が露出し、素子連結部又は素子の端子などと直接連結できるように形成され得る。
６）下面接続層及びカバー層形成ステップ：上記で説明した上面接続層及びカバー層形成ステップと類似する方式で下部分配層及び／又は下面接続層を形成し、選択的にカバー層（図示せず）を形成することができる。
図１１の（ａ）は、他の具現例に係るコアビアを有するガラス基板を上から見た状態を示し、（ｂ）は、コアビアの断面を説明する概念図である。以下では、図１及び図１１を参考にして、ガラス基板を含むパッケージング基板及びその製造方法を説明する。
半導体パッケージング用基板２１５及びその製造方法
他の具現例に係る半導体パッケージング用基板２１５は、
ｉ）互いに向かい合う第１面２１３及び第２面２１４を有するガラス基板２１、ｉｉ）前記ガラス基板を厚さ方向に貫通する多数のコアビア２３、及びｉｉｉ）前記コアビアの表面上に位置し、電気伝導性層形成のシードになるコアシード層２２５が位置するコア層；を含む。
前記半導体パッケージング用基板２１５は、上記で説明した前記半導体装置１００のパッケージング基板２０の構成要素として適用され得る。
前記ガラス基板２１としては、半導体に適用されるガラス基板を適用することが好ましく、例えば、ホウケイ酸ガラス基板、無アルカリガラス基板などが適用可能であるが、これに限定されない。
前記ガラス基板２１の厚さは、１，０００μｍ以下であってもよく、１００μｍ～１，０００μｍであってもよく、１００μｍ～７００μｍであってもよい。より具体的には、前記ガラス基板２１の厚さは１００μｍ～５００μｍであってもよい。より薄いパッケージング基板を形成することが、電気的信号の伝達をより効率化できるという点で有利であるが、支持体としての役割もしなければならないので、前記厚さを有するガラス基板２１を適用することが好ましい。ここで、ガラス基板の厚さは、ガラス基板上に位置する電気伝導性層の厚さを除いたガラス基板自体の厚さを意味する。
前記コアビア２３は、前記ガラス基板２１の予め定められた領域を除去する方式で形成されてもよく、具体的には、物理及び／又は化学的な方法で板状ガラスをエッチングすることによって形成されてもよい。
具体的には、前記コアビア２３の形成時には、ガラス基板の表面にレーザーなどの方式で欠陥（溝）を形成した後、化学的にエッチングする方式、レーザーエッチングなどが適用され得るが、これに限定されない。
前記コアビア２３は、前記第１面と接する第１開口部２３３；前記第２面と接する第２開口部２３４；及び前記第１開口部と第２開口部とを連結する全体のコアビアにおいてその内径が最も狭い区域である最小内径部２３５；を含む。
前記第１開口部の直径（ＣＶ１）と前記第２開口部の直径（ＣＶ２）は、実質的に異なってもよく、実質的に同一であってもよい。
前記最小内径部は、前記第１開口部又は前記第２開口部に位置することができ、このとき、コアビアは、円筒形又は（切り取られた）三角錐形のコアビアであってもよい。この場合、前記最小内径部の直径（ＣＶ３）は、第１開口部及び前記第２開口部のうち小さいものの直径に該当する。
前記最小内径部は、前記第１開口部と前記第２開口部との間に位置し、このとき、コアビアはバレル型のコアビアであってもよい。この場合、最小内径部の直径（ＣＶ３）は、前記第１開口部の直径及び前記第２開口部の直径のうち大きいものより小さくてもよい。
前記コアビア２３は、前記第１面と接する開口部、前記第２面と接する開口部、及び前記コアビアのうち最小内径を有する部分を含み、前記最小内径部は、前記コアビアの長さ全体を１００％としたとき、前記第１開口部を基準にして４０％未満又は６０％超過の地点に位置するものであってもよい。このような形態を有するコアビアは、以下で説明する厚さ比率に対する値を有するのにより有利になり得る。
前記コアビア２３は、前記開口部（第１面開口部及び第２面開口部のうち大きいもの）での内径直径と前記ガラス基板の厚さとの比を意味する開口部－厚さ比率が１：２～４であってもよい。前記コアビア２３は、前記最小内径部での内径直径と前記ガラス基板の厚さとの比を意味する最小内径部－厚さ比率が１：２．５～６であってもよい。このような比率を有するコアビアは、後で説明する特徴を有するコアシード層の形成により有利になる。
前記コアシード層２２５をスパッターの方式で形成すると、狭く且つ長いコアビアの形状の特性上、一部の部分にはコアシード層が十分に形成されないか、厚さが互いに異なるコアシード層が形成され得る。このようなコアシード層は、めっきなどの方法で銅層などの電気伝導性層の形成の基礎になり、このような電気伝導性層の厚さ分布は、電気的な信号伝達の速度及び効率性に影響を及ぼし得るので、これを制御する必要がある。
具現例では、前記コアビア２３の内径面のうち互いに向かい合う位置で測定した前記コアシード層２２５の厚さである第１厚さ及び第２厚さを測定し、その比率を通じて全体的に均一な厚さのコアシード層が形成されたかどうかを確認する。
具体的には、その内径面上にコアシード層２２５が位置するコアビア２３を断面で観察し、一定の位置でコアシード層２２５の厚さを測定する。前記コアシード層自体も屈曲のある表面を有し得るので、一地点でも微細に位置を変えながら３回～５回以上測定した標本値を平均し、これを厚さ値で評価する。
前記コアシード層２２５において、下記の式１で表される厚さ偏差率は、９０％以下であってもよく、８３％以下であってもよく、６７％以下であってもよい。このような厚さ偏差率を有する場合、相対的に均一な厚さのコアシード層を提供することができる。
［式１］
厚さ偏差率＝（（コアシード層の最大厚さ－コアシード層の最小厚さ）／コアシード層の平均厚さ）×１００％
前記式１において、前記最大厚さは、測定されたコアシード層の厚さ標本で最大値を有する厚さで、前記最小厚さは、前記厚さ標本で最小値を有する厚さで、前記平均厚さは、前記厚さ標本の平均値である。
前記コアシード層２２５の平均厚さは、３０ｎｍ～２００ｎｍであってもよく、５０ｎｍ～１７０ｎｍであってもよい。このような厚さ範囲を有するコアシード層は、本発明が意図する相対的に均一な電気伝導性を形成することができる。
前記コアシード層２２５は、下記の特徴も共に有することができる。
断面で観察するコアシード層は、同じ高さで互いに向かい合う位置が存在し、これは、図１２で１－１と２－１、１－２と２－２のようにマッチングされる。コアシード層自体も屈曲のある表面を有し得るので、一地点でも微細に位置を変えながら３回～５回以上測定した値を平均し、これを厚さ値で評価する。
また、互いに向かい合う位置にあるコアシード層の厚さは、１－１と１－２のように第１厚さと第２厚さにマッチングされ、これらの第１厚さと第２厚さの比率を計算し、これを厚さ比率と称する。
前記厚さ比率は、１：０．４～４．５であってもよく、１：０．５～３．０であってもよく、１：０．７～２．０であってもよい。このような厚さ比率を有するとき、前記コアシード層２２５は、互いに向かい合う位置で比較的均一な厚さを有する。
前記コアビア２３の内径面のうち互いに高さが異なる３ヶ所又は５ヶ所の位置で測定した前記厚さ比率の標準偏差は、１．５以下であってもよく、１以下であってもよく、０．８以下であってもよい。これは、互いに高さが異なる３ヶ所又は５ヶ所が比較的一定の厚さを有することを意味する。このとき、互いに高さが異なる３ヶ所又は５ヶ所とは、コアビアの全体的な長さを考慮した上で、比較的一定の間隔で指定した位置を意味し、その位置間隔が完全に同一である必要はない。
具体的には、前記コアビアの内径面は、第２面を基準にしたとき、その高さによっても異なるの厚さを有することができ、狭く且つ長い形態のコアビアの特性上、このような厚さの差が発生しやすい。しかし、上記で言及した特徴を有するコアシード層２２５は、その厚さの不均衡を制御し、適正な水準以上に一定の特性を有するコアシード層を提供する。
前記コアシード層２２５は、具体的には、互いに順次連結された第１面上に位置する第１面コアシード層２２５ａ、コアビア上の内径面上に位置するコアビアシード層２２５ｂ、及び第２面上に位置する第２面コアシード層２２５ｃを含む。
上記で言及したコアシード層２２５の具体的な特徴は、前記コアビアシード層２２５ｂに適用される。
図１３に提示したように、実測されたコアシード層の厚さ、厚さ比、及び標準偏差は、下記のように提示される。図１３に提示された写真は、サンプル１のデータである。
Figure 2022523898000006
＊厚さは、５点平均で評価する。＊厚さ比率は、（１－１／２－１）で計算する
以下、前記コアシード層の製造方法を説明する。
前記コアシード層の製造方法は、準備ステップ及びスパッタリングステップを含む。
前記準備ステップは、互いに向かい合う第１面及び第２面を有するガラス基板、及び前記ガラス基板を厚さ方向に貫通する多数のコアビアを有する処理前基板を設けるステップである。前記ガラス基板及びコアビアに対する具体的な説明は上記の説明と重複するので、それについての記載は省略する。また、ガラス基板にコアビアを形成する方法などに対する具体的な内容は、上記で記述したパッケージング基板などに対する説明と重複するので、それについての記載は省略する。
前記スパッタリングステップは、前記第１面に垂直な基準線に対して１０度～９０度のガン角度（Ａｓ）でスパッタリングし、前記コアビアの内径面にコアシード層を形成するステップである。前記ガン角度は１０度～６５度であってもよい。前記ガン角度は、１５度～５５度であってもよく、１５度～４５度であってもよい。前記ガン角度は１０度～３５度であってもよい。このようなガン角度を適用することによってスパッタリングを行う場合、前記コアビアの内部まで一定水準以上の厚さ均一度を有するコアシード層をより効率的に形成することができる。
以下では、具体的な実施例を通じて本発明をより具体的に説明する。下記の実施例は、本発明の理解を促進するための例示に過ぎなく、本発明の範囲がこれに限定されるのではない。
＜実施例１－半導体パッケージング用基板の製造＞
１）準備ステップ（ガラス欠陥形成過程）：平坦な第１面及び第２面を有するガラス基板２１ａを準備し、コアビアの形成のために予め定められた位置のガラス表面に欠陥（溝、２１ｂ）を形成した。前記ガラスとしては、ホウケイ酸ガラス（コーニング社）を適用した。前記欠陥（溝）の形成時には、機械的なエッチング及びレーザー照射方式が適用された。
２）エッチングステップ（コアビア形成ステップ）：欠陥（溝、２１ｂ）が形成されたガラス基板２１ａは、物理的又は化学的なエッチング過程を通じてコアビア２３を形成した。このとき、前記コアビアは、前記第１面と接する第１開口部；前記第２面と接する第２開口部；及び前記第１開口部と第２開口部とを連結する全体のコアビアにおいてその内径が最も狭い区域である最小内径部；を有するように形成された。前記最小内径部は、前記コアビアの長さ全体を１００％としたとき、前記第１開口部を基準にして４０％～６０％の地点に位置させた。また、第１開口部及び第２開口部のうち最も大きい開口部において、前記最小内径部まで前記コアビアの断面で観察した内径面の角度は、前記第２面に垂直な厚さ方向を基準にして８度以下になるようにした。
３－１）コア層製造ステップ：ガラス基板上に電気伝導性層２１ｄを形成した。前記電気伝導性層としては、銅金属を含む金属層が適用された。ドライ方式で前記ガラス基板の表面と金属層との間の付着力を向上させた。前記ドライ方式は、スパッタリングを適用する方式、すなわち、金属スパッタリングでガラス表面及びコアビアの内径にシード層２１ｃを形成する方式である。前記シード層の形成時に、チタン、クロム、及びニッケルのうちいずれか一つ以上の異種金属が銅などと共にスパッタリングされた。このとき、前記スパッタリングは、前記第１面に垂直な基準線に対して４５度のガン角度（Ａｓ）で行った。
その後、金属層の形成時には、半導体素子の製造に適用される銅めっき方法が適用された。
＜実施例２－半導体パッケージング用基板の製造＞
前記実施例１において、２）の最小内径部の位置が前記第１開口部を基準にして４０％未満になるようにし、３－１）のスパッタリング時の角度を５５度に変更したことを除いては、前記実施例１と同一に進めることによってパッケージング用基板を製造した。
＜実施例３－半導体パッケージング用基板の製造＞
前記実施例１において、３－１）のスパッタリング時の角度を６５度に変更したことを除いては、前記実施例１と同一に進めることによってパッケージング用基板を製造した。
＜実施例４－半導体パッケージング用基板の製造＞
前記実施例１において、２）の最小内径部の位置が前記第１開口部を基準にして４０％未満になるようにし、３－１）のスパッタリング時の角度を９０度に変更したことを除いては、前記実施例１と同一に進めることによってパッケージング用基板を製造した。
＜比較例１－半導体パッケージング用基板の製造＞
前記実施例１において、２）の内径面の角度が８度超過になるように変更したことを除いては、前記実施例１と同一に進めることによってパッケージング用基板を製造した。
＜比較例２－半導体パッケージング用基板の製造＞
前記実施例１において、２）の内径面の角度が８度超過になるようにし、最小内径部の位置が前記第１開口部を基準にして４０％未満になるようにし、３－１）のスパッタリング時の角度を６５度に変更したことを除いては、前記実施例１と同一に進めることによってパッケージング用基板を製造した。
＜比較例３－半導体パッケージング用基板の製造＞
前記実施例１において、２）の内径面の角度が８度超過になるようにし、最小内径部の位置が前記第１開口部を基準にして４０％未満になるようにし、３－１）のスパッタリング時の角度を９０度に変更したことを除いては、前記実施例１と同一に進めることによってパッケージング用基板を製造した。
＜実験例－第１厚さと第２厚さの比率、厚さ偏差の測定＞
前記実施例及び比較例で製造されたパッケージング用基板のコアシード層の厚さを、一点及び、その周辺部を含めて５回測定し、前記一点と向かい合う他の点及びその周辺部を含めて５回測定した後、第１厚さと第２厚さの比率、及び厚さ偏差の結果を表１に示した。
Figure 2022523898000007
Ｃａ：第１開口部及び第２開口部のうち大きい開口部において、最小内径部までコアビアの断面で観察した内径面の角度であって、第１面に垂直な厚さ方向を基準にした。
１－ｎ：２－ｎ：コアビアの内径面のうち互いに向かい合う二つの位置で測定したコアシード層の第１厚さと第２厚さの比率
厚さ偏差率：（（コアシード層の最大厚さ－コアシード層の最小厚さ）／コアシード層の平均厚さ）×１００％
最小内径部の位置：コアビアの長さ全体を１００％としたとき、第１開口部を基準にして相対的な位置である。
前記表１を参照すると、前記Ｃａ値が８度以下である実施例１乃至実施例４は、前記厚さ偏差率が９０以下、前記１－ｎ：２－ｎの比率が１：０．４～４．５であって、比較的均一なコアシード層の厚さを示した。このような特徴を有するパッケージング基板は、その上側又は下側にそれぞれ配置された素子に電気的信号を十分に円滑に伝達できると判断される。
具現例のパッケージング基板は、ガラス基板が有する寄生素子を形成することなく、薄く且つ十分な強度を有する基板支持体としての役割を果たせるなどの優れた特性と共に、ガラス基板の適切な比率の厚さで電気伝導性層を形成し、効率的な信号伝達を誘導するなどの優れた特性を活用する。
ガラス基板は、銅層などの電気伝導性層との接合特性が良くないものと評価され、めっきなどの方法で十分な厚さの電気伝導性層を形成するためには、ガラス表面と電気伝導性層との間にシード層又はプライマー層などを形成する必要がある。しかし、このようなシード層又はプライマー層が過度に厚く形成されたり、不均一に形成される場合、定められたコアビアの直径内で十分に電気伝導性層を形成することが難しくなるおそれがあり、これは、パッケージング基板の上下部の電気的信号伝達速度に良くない影響を及ぼし得る。
このような特性を考慮し、効率的な電気的信号の伝達のために、シード層又はプライマー層の厚さは、特定の比率を満足しながら可能な限り均一に且つ薄く適用することが好ましく、前記スパッタリング角度が１５度～９０度で、前記Ｃａが８度以下であることが好ましいと考えられる。
以上では、具現例の好ましい実施例に対して詳細に説明したが、具現例の権利範囲は、これに限定されるのではなく、次の特許請求の範囲で定義している具現例の基本概念を用いた当業者の多くの変形及び改良形態も具現例の権利範囲に属する。
１００：半導体装置 １０：マザーボード
３０：半導体素子部 ３２：第１半導体素子
３４：第２半導体素子 ３６：第３半導体素子
２０：パッケージング基板 ２２：コア層
２２３：コア絶縁層 ２１、２１ａ：ガラス基板
２１３：第１面 ２１４：第２面
２３：コアビア ２３３：第１開口部
２３４：第２開口部 ２３５：最小内径部
２４：コア分配層 ２４１：コア分配パターン
２４１ａ：第１面分配パターン ２４１ｂ：コアビア分配パターン
２４１ｃ：第２面分配パターン ２６：上部層
２５：上部分配層 ２５１：上部分配パターン
２５２：ブラインドビア ２５３：上部絶縁層
２７：上面接続層 ２７１：上面接続電極
２７２：上面連結パターン ２９：下部層
２９１：下部分配層 ２９１ａ：下部分配パターン
２９１ｂ：下部絶縁層 ２９２：下面接続層
２９２ａ：下面接続電極 ２９２ｂ：下面連結パターン
５０：連結部 ５１：素子連結部
５２：ボード連結部 ６０：カバー層
２１ｂ：ガラス欠陥 ２１ｃ：シード層、プライマー層
２１ｄ：コア分配層 ２１ｅ：コア分配層のエッチング層
２３ａ：絶縁層 ２３ｂ：絶縁層のエッチング層
２３ｃ：電気伝導性層 ２３ｄ：電気伝導性層のエッチング層
２３ｅ：絶縁層 ２３ｆ：絶縁層のエッチング層
２３ｇ：電気伝導性層 ２３ｈ：電気伝導性層のエッチング層

Claims (10)

  1. ｉ）互いに向かい合う第１面及び第２面を有するガラス基板；
    ｉｉ）前記ガラス基板を厚さ方向に貫通する多数のコアビア；及び
    ｉｉｉ）前記コアビアの表面上に位置し、電気伝導性層形成のシードになるコアシード層が位置するコア層；を含むものであって、
    前記コアビアの内径面のうち互いに向かい合う二つの位置で測定した前記コアシード層の厚さである第１厚さと第２厚さは、その比率（厚さ比率）が１：０．４～４．５である、半導体パッケージング用基板。
  2. 前記コアシード層の下記の式１で表される厚さ偏差率は９０％以下である、請求項１に記載の半導体パッケージング用基板。
    ［式１］
    厚さ偏差率＝（（コアシード層の最大厚さ－コアシード層の最小厚さ）／コアシード層の平均厚さ）×１００％
  3. 前記コアシード層の平均厚さは３０ｎｍ～２００ｎｍである、請求項１に記載の半導体パッケージング用基板。
  4. 前記コア層上に位置する上部層を含み、
    前記コア層は、前記ガラス基板又はコアビアの表面上に位置するコア分配層を含み、
    前記コア分配層は、少なくともその一部が前記コアビアを介して前記第１面上の電気伝導性層と前記第２面上の電気伝導性層とを電気的に連結する電気伝導性層を含み、
    前記コアビアは、前記第１面と接する開口部及び前記第２面と接する開口部のうち大きい直径を有する開口部において、前記コアビアのうち最小内径を有する部分までを前記コアビアの断面で観察した内径面の角度が、前記第１面に垂直な厚さ方向を基準にして８度以下である、請求項１に記載のパッケージング基板。
  5. 前記コアビアは、前記第１面と接する第１開口部；前記第２面と接する第２開口部；及び前記第１開口部と前記第２開口部とを連結する全体のコアビアにおいてその内径が最も狭い区域である最小内径部；を含む、請求項１に記載のパッケージング基板。
  6. 前記最小内径部の直径は、前記第１開口部及び前記第２開口部のうち大きい直径を有するものを基準にして５０％～９９％の大きさを有する、請求項５に記載のパッケージング基板。
  7. 前記最小内径部は、前記コアビアの長さ全体を１００％としたとき、前記第１開口部を基準にして４０％～６０％の地点に位置する、請求項５に記載のパッケージング基板。
  8. 前記最小内径部は、前記コアビアの長さ全体を１００％としたとき、前記第１開口部を基準にして４０％未満及び６０％超過の地点に位置する、請求項５に記載のパッケージング基板。
  9. 互いに向かい合う第１面及び第２面を有するガラス基板、及び前記ガラス基板を厚さ方向に貫通する多数のコアビアを有する処理前基板を設ける準備ステップ；及び
    前記第１面に垂直な基準線に対して所定角度でスパッタリングし、前記コアビアの内径面にコアシード層を形成するスパッタリングステップ；を含み、
    前記コアビアは、前記第１面と接する開口部及び前記第２面と接する開口部のうち大きい直径を有する開口部において、前記コアビアのうち最小内径を有する部分までを前記コアビアの断面で観察した内径面の角度が、前記第１面に垂直な厚さ方向を基準にして８度以下であって、
    前記コアビアの内径面のうち互いに向かい合う二つの位置で測定した前記コアシード層の厚さである第１厚さと第２厚さは、その比率（厚さ比率）が１：０．４～４．５である、半導体パッケージング用基板の製造方法。
  10. 半導体素子を含む素子部；及び前記素子部と電気的に連結されるパッケージング基板；を含み、前記パッケージング基板は、請求項１によるパッケージング基板である、半導体装置。
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